JP3710341B2 - キャッシュパージ制御機構を有するプロセッサ - Google Patents
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Description
【発明の属する技術分野】
本発明は、プリフェッチ機能を有し、複数のモードで処理を行い、前記各モードによってデコードする情報が変わり、ダイナミックにモードを切り替える命令を有するプロセッサに関するものである。
【0002】
【従来の技術】
従来より、プロセッサにおけるキャッシュフェッチに関する技術が数多く提案されている。このようなキャッシュフェッチを行うプロセッサに関する技術として、複数のモードで処理を行う機構を設ける技術が提案されている。この機構を有するプロセッサでは、モードが切り替わると、同じデータ列であっても、異なる命令にデコードされる。
【0003】
図1は従来のソフトウエアによる複数モード間での切り替え制御を示す。すなわち、モードを切り替える命令が発生する(ステップS11)と、トラップ処理を起こし(ステップS12)、イリーガルな命令でないことを確認して(ステップS13)から、モードを切り替える命令を実行して(ステップS14)、以後切り替わったモードで命令を実行する。
【0004】
【発明が解決しようとする課題】
上記のように、従来の複数のモード間での切り替え操作は、ソフトウエアで制御されており、ハードウェア的に実現する方法はなかった。このため、処理が低速で行われ、モード切り替え時に、切り替え前にプリフェッチしていた命令が誤ったモードで実行されるという問題が生じかねない。
【0005】
本発明は、プリフェッチ機能を有し、複数のモードで処理を行い、各モードによってデコードする情報が変わり、ダイナミックにモードを切り替える命令を有するプロセッサにおいて、モード切り替え時に、切り替え前にプリフェッチしていた命令を実行することによって生じる誤動作を、ソフトウエア制御よりも高速に阻止することを目的とするものである。
【0006】
【課題を解決するための手段】
本発明は、上記のような問題を解決するためになされたものである。
本発明においては、プリフェッチ機能を有し、複数のモードで処理を行い、前記各モードによってデコードする情報が変わり、ダイナミックにモードを切り替える命令によって現在のモードを示すビットを含むレジスタにライト動作を行うプロセッサにおいて、前記現在のモードを示すビットを含むレジスタにライト動作を行わせるタイミングで、イシュー回路から出力されたデータが前記ダイナミックにモードを切り替える命令であることを直接判定し、判定結果が前記ダイナミックにモードを切り替える命令であったときに、前記現在のモードを示すビットの値が変化したか否かにかかわらず、キャッシュパージ信号を出力する。
【0007】
これにより、モード切り替え信号がレジスタにライトされた場合は、キャッシュメモリに対してキャッシュパージ信号が出力される。したがって、プリフェッチされたキャッシュデータのバリッドがオフとなって、異なるモードでプリフェッチされたデータが、異なるモードでデコードされることがなくなり、モード切り替え後の動作を正常に行わせることができる。
【0008】
本発明においては、デコードサイクルにおいてデコードされた結果を参照する代わりに、イシューサイクルにおいてイシューした結果を参照することによっても同様の効果を得ることができる。
さらに、本発明においては、レジスタにライト動作をしたとき、レジスタのモードを示すビットの値が変化したか否かを判定し、ビット値の変化が検出されたときに、キャッシュパージ信号を出力するようにすることによっても同様の効果を得ることができる。
【0009】
【発明の実施の形態】
本発明の実施形態について図を用いて説明する。
図2は、本発明のキャッシュパージ制御機構を有するプロセッサの全体構成を示す。
図において、プロセッサ1は、キャッシュメモリ2及びキャッシュ制御部3を有する。プロセッサ1は、処理に必要なデータ5をメインメモリ4からリードすると、それをキャッシュメモリ2に格納しておく。メインメモリ4に格納されたデータは、モードを示すビットを含む。
【0010】
プロセッサ1は、進行中の処理と並行して、必要と思われるデータ5を予めキャッシュメモリ2からプリフェッチする。したがって、モード切り替えが実行されたときは、プリフェッチされたデータが異なるモードでデコードされることを防止するため、データのバリッドをオフにしなければならない。本実施形態においては、進行中の処理がモードの切り替えの命令である場合、又は、データ中のモードを示すビットが切り替わった場合に、プリフェッチされたデータ5のバリッドをオフにする。
【0011】
(実施形態1)
図3は、キャッシュパージ制御回路の第1の実施形態を示す。
現在の処理のデータを書き込むレジスタ11が用意される。このレジスタ11に書き込まれるデータは、現在のモードの状態を示すビット12を含む。レジスタ11のデータを書き換えるときには、ライト信号がレジスタ11に入力される。
【0012】
このライト信号は、パージ判定回路13にも入力され、パージ判定回路13は、ライト信号入力時にパージ判定を行う。その詳細については後述する。
レジスタ11の書換えが行われると、キャッシュメモリ2に格納されたデータから、現在の処理のキャッシュデータ14(レジスタ11に書き込まれたデータと同一)がイシュー回路15により読み出される。イシュー回路15は、キャッシュデータ14のバリッド16をチェックし、バリッドがオンであれば、データ14を、パージ判定回路13とデコード回路17に渡す。
【0013】
図4は、パージ判定回路13の具体例を示す。
パージ判定回路13は、イシュー回路15からの出力とライト信号が入力される。図示の例は、イシュー回路15からの出力が4ビット(bit[0],bit[1],bit[2],bit[3] )であり、全ての4ビットの値が「1」のとき、モード切り替え命令に相当するデータであるとしている。このとき、ライト信号のタイミングで、4ビットの情報がフリップフロップ(以下、「FF」と略称する。)18に保持される。そして、AND回路20により4つのFF18の値のANDをとり、FF19に記憶させる。このFF19の値がパージ信号として使用される。
【0014】
図3に戻ると、FF19の値が「1」のとき、パージ判定回路13からパージ信号がキャッシュメモリ2に出力され、キャッシュデータのバリッド16をオフにする。
これにより、モード切り替えを意味する命令が解読されたときは、モードの切り替えが行われると同時に、キャッシュメモリ2にプリフェッチされていたデータがパージされ、以後のモード切り替え後の処理において、誤ったデコードがされることがない。また、モード切り替え命令がなければ、キャッシュメモリ2のパージは行われず、通常の処理が継続される。
【0015】
したがって、本例では、以後のモード切り替え後の処理において、誤ったデコードがされることがない。また、図4に示すように、パージ判定回路13がハードウェアにより構成されるため、その判定処理が高速で行われ、確実に誤動作を防止することができる。
(実施形態2)
図5は、キャッシュパージ制御回路の第2の実施形態を示す。
【0016】
上記の実施形態1では、デコードサイクルにおけるデコード結果を参照してキャッシュパージを行っている。これに対して、イシューサイクルにおいてイシューした結果を参照してキャッシュパージを行うこともできる。
図5では、パージ判定回路13は、キャッシュメモリ2とイシュー回路15の間に設けられる。パージ判定回路13としては、既に説明した図4に示す回路が使用される。その他の点については、図3及び図4を用いて説明したとおりであるので、重複する説明は省略する。
【0017】
(実施形態3)
以上説明した実施形態1及び2は、レジスタ11に対してライト動作を行ったとき、モードの状態を示すビットの値が変化したかどうかに関わらず、モード切り替え信号を参照してキャッシュデータのバリッドの値を設定する。これに対し、モードの状態を示すビットの値が変化したか否かを判定することもできる。以下にこの例を説明する。
【0018】
図6は、キャッシュパージ制御回路の第3の実施形態を示す。
本例では、パージ判定回路23には、ライト信号が入力され、レジスタ11のモードを示すビット12の値が入力される。その他の点は上記の実施形態1の図3と同様であるので、重複する説明は省略する。
図7は、図6の回路におけるパージ判定回路23の具体例を示す。ここでは仮にモードが2つのバリッドについて述べる。
【0019】
パージ判定回路は、レジスタ11からのモード信号とライト信号が入力される。現在のモードを示すビットの信号をモード信号とし、ライト信号によってあるタイミングでFF28に値を保持させる。さらに、排他的論理和回路26により、FF28に保持されたモード信号と保持される前のモード信号の排他的論理和をとり、AND回路27により、ライト信号のタイミングでFF29に値を保持させ、これをパージ信号とする。このパージ信号の値が「1」のとき、キャッシュデータのバリッドをオフにし、パージする。
【0020】
【発明の効果】
本発明によれば、プリフェッチ機能を有し、複数のモードで処理を行い、現在のモードを示すレジスタを保持し、モードによってデコードする情報が変わり、ダイナミックにモードを切り替える命令があるプロセッサにおいて、上記のような制御機構を持ち合わせることによって、ソフトウエアで制御されているときよりも、高速に誤ってプリフェッチされていた命令をパージし、複数モードの切り替えを行うことができる。
【図面の簡単な説明】
【図1】従来のキャッシュフェッチ制御方法を示すフローチャート。
【図2】本発明のキャッシュパージ制御機構が適用されるプロセッサの全体構成を示す図。
【図3】本発明の第1の実施形態を示す回路図。
【図4】図3のパージ判定回路を示す図。
【図5】本発明の第2の実施形態を示す回路図。
【図6】本発明の第3の実施形態を示す回路図。
【図7】図6のパージ判定回路を示す図。
【符号の説明】
1…プロセッサ
2…キャッシュメモリ
3…キャッシュ制御部
4…メインメモリ
5…データ
11…レジスタ
12…モードを示すビット
13…パージ判定回路
14…キャッシュデータ
15…イシュー回路
16…バリッド
17…デコーダ
18,19…FF
20…アンド回路
23…パージ判定回路
26…排他的論理和回路
27…AND回路
28,29…FF
Claims (3)
- プリフェッチ機能を有し、複数のモードで処理を行い、前記各モードによってデコードする情報が変わり、ダイナミックにモードを切り替える命令によって現在のモードを示すビットを含むレジスタにライト動作を行うプロセッサにおいて、
前記現在のモードを示すビットを含むレジスタにライト動作を行わせるタイミングで、イシュー回路から出力されたデータが前記ダイナミックにモードを切り替える命令であることを直接判定し、判定結果が前記ダイナミックにモードを切り替える命令であったときに、前記現在のモードを示すビットの値が変化したか否かにかかわらず、キャッシュパージ信号を出力することにより、プリフェッチされていたデータをキャッシュパージする機構を具備することを特徴とするプロセッサ。 - プリフェッチ機能を有し、複数のモードで処理を行い、前記各モードによってデコードする情報が変わり、ダイナミックにモードを切り替える命令によって現在のモードを示すビットを含むレジスタにライト動作を行うプロセッサにおいて、
前記現在のモードを示すビットを含むレジスタにライト動作を行わせるタイミングで、キャッシュメモリから出力されたデータが前記ダイナミックにモードを切り替える命令であることを直接判定し、判定結果が前記ダイナミックにモードを切り替える命令であったときに、前記現在のモードを示すビットの値が変化したか否かにかかわらず、キャッシュパージ信号を出力することにより、プリフェッチされていたデータをキャッシュパージする機構を具備することを特徴とするプロセッサ。 - プリフェッチ機能を有し、複数のモードで処理を行い、前記各モードによってデコードする情報が変わり、ダイナミックにモードを切り替える命令によって現在のモードを示すビットを含むレジスタにライト動作を行うプロセッサにおいて、
前記現在のモードを示すビットを含むレジスタにライト動作したとき、前記現在のモードを示すビットの値が変化したか否かを判定し、ビット値の変化が検出されたときに、キャッシュパージ信号を出力することにより、プリフェッチされた命令をキャッシュパージする機構を具備することを特徴とするプロセッサ。
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