JPH02226449A - キャッシュメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、マルチプロセッサシステムにおけるキャッ
シュメモリ制御方式に関する。

（従来の技術） 複数のプロセッサが主記憶を共有使用するキャッシュメ
モリ制御方式のマルチプロセッサシステムでは、メモリ
ライト時のキャッシュメモリ制御としてライトスルー方
式を適用するのが一般的である。マルチプロセッサシス
テムでライトスルー方式が適用される理由は、以下に述
べるように各プロセッサ毎に用意されるキャッシュメモ
リと主記憶との間のデータの一致がとり易いためである
。即ち、マルチプロセッサシステムにおけるライトスル
ー方式では、成るプロセッサからのメモリライト要求が
あった場合、このプロセッサのキャッシュメモリは勿論
、主記憶にもデータが書込まれる。これと同時に他のプ
ロセッサの（キャッシュメモリをそれぞれ管理するため
の）各キャソシュタグメモリがチエツクされ、もし他の
プロセッサのキャッシュメモリに同一アドレス（同一ブ
ロックアドレス）の内容が格納されていた場合、対応す
るキャッシュタグメモリのタグを無効状態にする操作が
行われる。この結果、各プロセッサのキャッンユメモリ
と主記憶との間でデータを一致させることか可能となる
。

さて、メモリライト時のキャッシュメモリ制御方式とし
て、上記のライトスルー方式の他にライトバック方式が
知られている。このライトバック方式は、通常はメモリ
ライトを要求したプロセッ→ノ゛のキャッシュメモリへ
の書込みを行うだけのため、処理は簡単１１つ高速とな
るものの、キャッシュメモリと主記憶との間のデータの
一致はとれない。したがって、主記憶を複数のプロセッ
サで共ｑするマルチプロセッサシステムでは、採用され
ていなかった。

（発明が解決しようとする課題） 上記したように従来のマルチプロセッサシステムにおけ
るキャッシュメモリ制御方式では、各プロセッサのキャ
ッシュメモリと主記憶との間のデータの一致をとり品く
するためにライトスルー方式が適用されていた。しかし
、ライトスルー方式では、成るプロセッサからメモリラ
イト要求が出された場合、主記憶への書込み動作、およ
び他のプロセッサのキャッシュタグメモリを対象とする
タグチエツクが必ず必要となるため、システム性能の低
下を招くという問題があった。

したがってこの発明の解決すべき課題は、マルチプロセ
ッサシステムにおける各プロセッサのキャッシュメモリ
と主記憶との間のデータ一致を図りながら、システム性
能の向上が図れるようにすることである。

［発明の構成］ （課題を解決するための手段） この発明は、複数のプロセッサが主記憶を共有使用する
キャッシュメモリ制御方式のマルチプロセッサシステム
に、上記プロセッサから主記憶アクセス要求が発せられ
た際に、その要求先の主記憶領域が他プロセッサとの間
で共有使用される共有領域であるか否かを判別する判別
手段を設け、主記憶アクセス要求がライトアクセス要求
の場合には、土肥ｔｌｌ別手段の判別結果に応じてライ
トスルー方式またはライトバック方式によるキャッシュ
メモリ制御を行うようにしたことを特徴とする。

（作用） この発明は、マルチプロセッサシステムにおいて谷プロ
セッサのキャッシュメモリと主Ｊ己憶との間でデータの
一致をとる必要がある領域は、主記憶の全領域ではなく
、各プロセッサで実際に共ａ使用される共ａ領域だけで
あることに右目してなされており、プロセッサからのラ
イトアクセス要求先が主記憶の共有領域でないことが上
記判別手段によって判別された場合に、ライトバック方
式によるキャッシュメモリ制御に切換えることにより、
従来は避けられなかった不用な主記憶へのライト動作や
他プロセッサのタグチエツクの発生を防止することがで
きるようになる。なお、プロセッサからのライトアクセ
ス要求先が主記憶の共有領域である場合には、各プロセ
ッサのキャッシュメモリと主記憶との間でデータの一致
をとるためにライトスルー方式のキャッシュメモリ制御
を行う必要がある。

（実施例） 第１図はこの発明を適用するマルチプロセッサシステム
の一実施例を示すブロックもη成因である。同図におい
て、１１は主記憶、＋２−０．１２−１は主記憶Ｉ＋を
共有使用するプロセッサである。この実施例において１
．プロセッサ＋２−０．１２−１は論理アドレスによっ
て主記憶１１をアクセスするようになっている。主記憶
１１の領域は、主としてプログラム領域、プロセッサ１
２−０．１２−１に固有のローカルデータ領域、および
プロセッサ１２−０．１２−１が相互のデータ交換等の
ために共有使用する共有領域に分けて用いられ、各領域
はページを単位に管理される。１３は主記憶ｔｉのメモ
リバスである。このメモリバス１３は、アドレス、デー
タ、リード／ライト信号等の他に、主記憶１１の共有領
域へのアクセスであるか否かを示す共有領域アクセス信
号の転送に供される。なお、メモリバス１３に代えてシ
ステムバスを用いることも可能である。

１４−０．１４−１はプロセッサ１２−０．１２−１の
主記憶１１に対するアクセスを管理するためのメモリ管
理ユニットである。メモリ管理ユニット１４−０．　１
４−１は、プロセッサ＋２−０．　１２−１から出力さ
れる論理アドレスのうち、ページ内オフセット（ディス
プレイスメント）を示す下位ビットを除くアドレス（論
理アドレス情報）を、物理アドレス情報（ページ内オフ
セットを除く上位物理アドレス）ＰＡに変換するだめの
アドレス変換テーブル１５−０．１５−１を持つ。アド
レス変換テーブル１５−０．１５−１は、論理アドレス
情報で指定可能な段数のエントリを有しており、各エン
トリには対応する論理アドレス情報で指定される論理ペ
ージ領域が割付けられる上記＋ｆ５．１１の物理ページ
領域を示す物理アドレス情報ＰＡ、主記憶保護情報Ｐな
どの周知の情報、および上記物理ページ領域が共有領域
に属しているか否かを示す共有フラグＳＦ　（ＳＦ−１
で共有領域を示す）を有するアドレス変換情報が登録さ
れる。

なお、主記憶保護情報Ｐについては、この発明に直接関
係しないため説明を省略する。

１Ｂ−０，１６−１はキャッシュブロックである。キャ
ー／　シュ”：ｆ　ｏ　ツク１６−０．　１６−１ハ、
上記ｔａｌｌ（７）一部の写しが所定サイズのブロック
単位で置かれるキャッシュデータメモリ、このキャッシ
ュデータメモリに置かれている上記各ブロックに対応す
るアドレス領域を示すアドレスタグ並びに同タグが有効
であるか否かを示すバリッドビットを含むタグ情報が登
録されるキャッシュタグメモリ、およびプロセッサ１２
−０．１２−１がアクセスしようとする主記憶１１の領
域のデータがキャッシュデータメモリに存在するか否か
（即ちヒツト／ミスヒツト）を検出するためのヒツト検
出器（いずれも図示せず）を有する。１７−０．１７−
１はキャッシュブロック１８−０゜１８−１　（内のヒ
ツト検出器）からのヒツト／ミスヒツトを示すヒツト検
出信号である。Ｉｆ！−０，ｆｌｉ−■はキャッシュブ
ロック＋６−０．１８−１内のキャッシュタグメモリと
は別に設けられたキャッシュタグメモリ、＋９−０．１
９−１は他プロセッサからの主記憶アクセス要求時に上
記［１１に対する（ライトスルーによる）書込みが行わ
れた場合に、その領域のデータがキャッシュブロックＩ
Ｇ−０，ｉｅ−を内のキャッシュデータメモリに存在す
るか否かを、メモリバス１３上のメモリアドレス（ライ
トアドレス）の所定フィールドと、同アドレスで指定さ
れるキャッシュタグメモリ１７−０．１７−１内エント
リのアドレスタグとを比較することでチエツクする比較
器、２０−０゜２０刊は比較器＋９−０．１９−１の比
較結果を示す一致検出信号である。

２１−０．　２１−１はメモリ管理ユニット１４−０．
　１４−１から出力されるメモリアドレス（主記憶アド
レス）またはメモリバス１３上のメモリアドレス（ライ
トアドレス）のいずれか一方をキャッシュブロック１６
−０．　１６−１に選択出力するセレクタ、２２−０．
２２−１はメモリ管理ユニット１４−０．　１４−１か
ら出力されるメモリアドレス（主記憶アドレス）または
メモリバス１３上のメモリアドレス（ライトアドレス）
のいずれか一方をキャッシュタグメモリｔｓ−ｏ、　ｔ
ｓ−ｔに選択出力するセレクタである。２３−０．２３
−１はキャッシュメモリ制御を司るキャッシュ制御部で
ある。このキャッシュ制御部２３−０．２３−１はメモ
リバス１３、メモリ管理ユニット１４−０．１４−１、
キャッシュブロックｔｅ−ｏ、　ｔｅ−ｔおよび比較器
１９−０．１９−１などと接続されており、同制御部２
３−０．２３−１には、メモリ管理ユニット１４−０．
１４−１でのアドレス変換時に参照されるアドレス変換
テーブル１５−０．１５−１のエントリ中の共有フラグ
ＳＦ、キャッシュブロック１６−０．１８−１　（内の
ヒツト検出器）からのヒツト検出信号１７−０．　１７
−Ｌおよび比較器１９−０．１９−１からの一致検出信
号２０−０．２０−１などが供給されるようになってい
る。

次に、第１図の構成の動作を説明する。

まずプロセッサ１２−０で主記憶アクセス要求が発生さ
れ、同プロセッサ１２−０からアクセス先を示す論理ア
ドレスが出力されたものとする。この論理アドレスはメ
モリ管理ユニット１４−０に供給される。

メモリ管理ユニット１４−０は、プロセッサ１２−０か
らの論理アドレスの上位アドレス（論理アドレス情報）
の指定するアドレス変換テーブル１５−０のエントリを
参照し、同エントリ中の物理アドレス情報ＦＡと上記論
理アドレスのページ内オフセットとにより、上記論理ア
ドレスに対応する物理アドレスを求める。即ちメモリ管
理ユニット１４−０は、プロセッサ１２−０からの論理
アドレスを物理アドレスに変換する。この物理アドレス
はセレクタ２１−０゜２２−０の一方の入力に供給され
る。セレクタ２１−０゜２２−０の他方の入力にはメモ
リバス１３（のアドレスバス）上のアドレスが供給され
るようになっている。

セレクタ２１−０．２２−０は、通常状態では、メモリ
管理ユニット１４−０から出力されるアドレスを選択す
る。セレクタ２１−０によって選択されたアドレスはキ
ャッシュブロック１６−０に供給され、セレクタ２２−
０によって選択されたアドレスはキャッシュタグメモリ
１８−Ｏに供給される。キャッシュブロック１６−０で
は、セレクタ２１−０によって選択出力されたメモリ管
理ユニット１４−０からのアドレスが属する主記憶１１
のブロックのデータが、キャッシュブロック１６−０内
のキャッシュデータメモリに存在するか否かが、周知の
方式で１凋べられ、その結果を示すヒツト検出信号１７
−０がキャッシュブロック１Ｇ−０（のヒツト検出回路
）からキャッシュ制御部２３−０に供給される。このキ
ャッシュ制御部２３−０には、上記した物理アドレスへ
の変換に際して参照されたアドレス変換テーブル１５−
０内エントリの共有フラグＳＦがメモリ管理ユニット１
４−０から供給される。またキャッシュ制御部２３−０
には、プロセッサ１２−０からの主記憶アクセス要求が
リードアクセス要求であるかライトアクセス要求である
かを示すアクセス種別も通知される。キャッシュ制御部
２３−０は、上記共有フラグＳＦおよびアクセス種別等
に応じてキャッシュメモリ制御を行う。このキャッシュ
メモリ制御について以下に詳述する。

第１図のマルチプロセッサシステムでは、上記ｔａｔｉ
の領域は、前記したように主としてプログラム領域、ロ
ーカルデータ領域および共有領域に割当てられる。この
３種の領域の中で、プログラム領域およびローカルデー
タ領域は、必ずしも他プロセッサのキャッシュデータメ
モリとの間でブタの一致をる必要はない。このような場
合をケスａと呼ぶ。これに対して共釘領域は、各プロセ
ッサで共有使用されデータ交換等に供されることから、
各プロセッサのキャッシュメモリ同士の間でデータの一
致をとる必要がある。このような場合を、ケースｂと呼
ぶ。本実施例におけるキャッシュメモリ制御は、上記の
ケース（ａ／ｂ）とプロセッサからの主記憶アクセス要
求の種別（ライトアクセス／リードアクセス）との組合
わせにより、■ケースａにおけるキャッシュメモリ制御
（タイプ１のキャッシュメモリ制御と呼ぶ）■ケースｂ
で且つリードアクセス時におけるキャッシュメモリ制御
（タイプ２のキャッシュメモリ制御と呼ぶ）、■ケース
ｂで且つライトアクセス時におけるキャッシュメモリ制
御（タイプ３のキャッシュメモリ制御と呼ぶ）の３種に
大別される。

そこで、この■〜■のキャッシュメモリ制御について順
に説明する。

■タイプ１のキャッシュメモリ制御 キャッシュ制御部２３−〇は、プロセッサ１２−０から
の主記憶アクセス要求時にメモリ管理ユニット１４−０
から供給される共ＨフラグＳＦが“０“の場合、即ち主
記憶アクセス要求先が共Ｈ８ｆｊ域でない場合、ライト
バック方式のキャッシュメモリ制御を適用す−る。

まず、キャッシュブロック１Ｇ−０（内のヒツト検出器
）からのヒツト検出信号１７−０が“Ｏ”であれば、即
ち上記ｔａｌｌ内の要求先のデータがキャッシュブロッ
ク１Ｇ−０のキャッシュデータメモリに存在しないキャ
ッシュミス（ミスヒツト）の場合であれば、キャッシュ
制御部２３−０はアクセス種別に無関係に、メモリバス
１３を介して主記憶１１から該当ブロックのデータをリ
ードして、そのリードブロックをキャッシュブロック１
６−０内のキャッシュデータメモリに書込むブロックリ
ード（コピー）動作を行う。この後キャッシュ制御部２
３−０は、主記憶アクセス要求がライトアクセス要求の
場合に限り、キャッシュブロック１６−〇内のキャッシ
ュデータメモリに書込んだリードブロックのうち要求先
に対応するデータを、プロセッサ１２−０からのライト
データに書換える。上記ブロックリードに際し、そのリ
ード先のキャッシュデータメモリのブロックが白゛効で
且つ既に書換え済みであれば、キャッシュ制御部２３−
０はそのブロックの内容を主記憶１１の元の領域に書込
む（ライトバックする）。またキャッシュ制御部２３−
０は、上記のブロックリードを行った場合、キャッシュ
タグメモリ１８−ロとキャッシュブロック１６−０内の
キャッシュタグメモリの各対応エントリに、６効なタグ
情報を登録する。

なお、キャッシュタグメモリ１８−０へのタグ情報登録
は、この例のように主記憶アクセス要求先が共存領域で
ない場合には不用あるが、ここではキャソンユ制御部２
３−０の制御を簡略化するためにキャッシュタグメモリ
１８−０にに・１してもキャッシュブロック１６−０内
のキャッシュタグメモリと同様の処理を行うようにして
いる。

次に、キャッシュブロック１６−Ｏからのヒツト検出信
号ｌ７−０が“１″の場合、即ち主記憶１１内の要求先
のデータがキャッシュブロック１６−０のキャッシュデ
ータメモリに存在するキャツシュヒツトの場合には、キ
ャッシュ制御部２３−０は主記憶アクセス要求がライト
アクセス要求であれば、キャッシュブロック１６−０内
のキャッシュデータメモリの該当データブロックのうち
要求先に対応するデータを、プロセッサ１２−０からの
ライトデータに書換える。なお、主記憶アクセス要求が
リードアクセス要求であれば、ヒツト／ミスに無関係に
、キャッシュデータメモリの該当データブロックのうち
要求先に対応するデータがプロセッサ１２−０に転送さ
れる。

■タイプ２のキャッシュメモリ制御 キャッシュ制御部２３−０は、プロセッサ１２−０から
の主記憶アクセス要求時にメモリ管理ユニット１４−０
から供給される共有フラグＳＦが“１″であり、即ち主
記憶アクセス要求先が共有領域であり、その要求がリー
ドアクセス要求の場合には、キャッシュブロック１６−
〇からのヒツト検出信号１７−０に応じてブロックリー
ド動作を行う。即ちキャッシュ制御部２３−Ｏは、ヒツ
ト検出信号１７−０によってキャッシュミスが示されて
いれば、主記憶１１から該当ブロックのデータをリード
して、そのリードブロックをキャッシュブロック１６−
０内のキャッシュデータメモリに書込む。そしてキャッ
シュ制御部２３−０は、キャンシュタグメモリ１８−０
およびキャッシュブロック１６−０内のキャッシュタグ
メモリの各対応エントリに、ａ効なタグ情報を登録する
。なお、キャッシュデータメモリの該当データブロック
のうち要求先に対応するデータがプロセッサ１２０に転
送されることは言うまでもない。

■タイプ３のキャッシュメモリ制御 キャッシュ制御部２３−０は、プロセッサ１２−Ｏから
の主記憶アクセス要求時にメモリ管理ユニット１４−０
から供給される共有フラグＳＦが“１″であり、即ち主
記憶アクセス梁求先が共有領域であり、その要求がライ
トアクセス要求の場合には、ライトスルー方式のキャッ
ンユメモリ制御を適用する。

但し、この際の制御は、キャッシュブロック１６−０か
らのヒツト検出信号１７−０の状態、即ちキャッシュミ
スかヒツトかにより、次の２つに分けられる。

まずキャッシュミスの場合、キャッシュ制御部２３−０
は主記憶１１から該巴ブロックのデータをり一ドして、
そのリードブロックをキャッシュブロック１６−〇内の
キャッシュデータメモリに書込むブロックリード動作を
行う。この後キャッシュ制御部２３−０は、キャッシュ
ブロック１ト０内のキャッシュデータメモリに書込んだ
リードブロックのうち要求先に対応するデータを、プロ
セッサ！２−０からのライトデータに書換えると共に、
このライトデータをメモリ管理ユニット１４−０からの
アドレスの指定する主記憶１１の領域に書込む。この主
記憶１１への書込みは、メモリ管理ユニット１４−０か
らのアドレス、ライトデータおよびライトアクセスを示
すリード／ライト信号等を、キャッシュ制御部２３−０
がメモリバス１３上に出力することにより行われる。

この際、キャッシュ制御部２３−０は、書込み先が共有
領域であることを示す共有領域アクセス信号もメモリバ
ス１３上に出力する。

プロセッサ１２−０に対応して設けられたキャッシュ制
御部２３−０からメモリバス１３上に送出された共有領
域アクセス信号は、他のプロセッサ１２−１に対応して
設けられたキャッシュ制御部２３−１に導かれる。この
キャッシュ制御部２３−１には、キャッシュ制御部２３
−０からメモリバス１３に送出されたライトアクセスを
示すリード／ライト信号も導かれる。

この場合、キャッシュ制御部２３−１は、他のキャッシ
ュ制御部２３−０によってライトスルー方式のキャッシ
ュメモリ制御が行われていることを判断し、セレクタ２
２−１をメモリバス１３側に切換える。またキャッシュ
制御部２３−１は、キャッシュブロック１６−１が動作
中でなければ直ちに、動作中であればその動作終了を待
って、セレクタ２１−１をメモリバス１３側に切換える
。これにより、キャッシュ制御部２３−０から上記＋ｆ
５．１１への書込みのためにメモリバス１３上に送出さ
れたアドレスは、セレクタ２１−１によってキャッシュ
ブロックＩＧ−１に、セレクタ２２−１によってキャッ
シュタグメモリ１８−１に、それぞれ選択出力される。

キャッシュタグメモリ１８−１は、メモリバス１３から
のアドレスの所定フィールドでアクセスされ、これによ
りキャッシュタグメモリ１８−１の対応エントリ中のア
ドレスタグおよびバリッドビットが比較器１９−１に読
出される。比較Ｓ　１９−１は、キャッシュタグメモリ
１８−１から読出されたアドレスタグと、メモリバス１
３からのアドレス中の上記とは別の所定フィールドとを
比較し、両者が等しく且つバリッドビットがオン（真）
の場合だけ、即ちキャッシュ制御部２３−０によってラ
イトされる主記憶１１の領域が属するブロックのデータ
がキャッシュブロック１Ｇ−１内のキャッシュデータメ
モリに存在するヒツトの場合だけ、論理“１”の一致検
出信号２０−１を出力する。キャッシュ制御部２３−１
は、ヒツトを示す論理“１”の一致検出信号２０−１に
応し、キャッシュタグメモリ１８−１およびキャッシュ
ブロックｔｅ−を内のキャッシュタグメモリの該肖エン
トリのバリッドビットをいずれもオフする無効化処理を
行う。これに対して、一致検出信号２０がミスヒツトを
示す論理“０”の場合には、その時点でキャッシュ制御
部２３−１の動作は終了する。

次に、プロセッサ１２−０からの共有領域へのライトア
クセス要求に対して、キャッシュブロック１Ｂ−０（ヒ
ツト検出器）からキャツシュヒツトを示す論理“１″の
ヒツト検出信号１７−０が出力された場合について説明
する。この場合、キャッシュ制御部２３−０はキャッシ
ュミス時とは異なってブロックリード動作を行わず、直
ちにキャッシュブロック１６−０内のキャッシュデータ
メモリの該当ブロックデータのうち要求先にχ・Ｉ応す
るデータを、プロセッサ１２−０からのライトデータに
書換える。この書換えの後の動作は、上記のキャッシュ
ミスの場合と同様となる。

なお、前記実施例では、プロセッサ数が２台のマルチプ
ロセッサシステムに実施した場合について説明したが、
この発明は３台以上のプロセッサを持つマルチプロセッ
サシステムにも同様に適用できる。

［発明の効果］ 以上詳述したようにこの発明によれば、マルチプロセッ
サシステムにおける主記憶の領域のうち共有領域以外で
は、各プロセッサのキャッシュデータメモリの間でデー
タの一致は必ずしも必要でないことに着目し、プロセッ
サからのライトアクセス要求先が主記憶の共有領域であ
るか否かを判別して、共存領域でない場合にはライトス
ルー方式からライトバック方式のキャッシュメモリ制御
に切換えるようにしたので、従来は避けられなかった主
記憶へのライト動作や他プロセッサのタグチエツクが不
用に発生するのを防止でき、システム性能が向上する。

【図面の簡単な説明】

第１図はこの発明を適用するマルチプロセッサシステム
の一実施例を示すブロック構成図である。 １１・・・主記憶、１２−０．１２−１・・・プロセッ
サ、１３・・・メモリバス、１４−０．　１４−１・・
・メモリ管理ユニット、１５−０．１５−１・・・アド
レス変換テーブル、１Ｂ−０，１６＝１・・・キャッシ
ュブロック、１９−０．１９−１・・・比較器、２１−
０．２１−１．２２−０．　２２−１・・・セレクタ、
２３−０．　２３−１・・・キャッシュ制御部、ＳＦ・
・・共有フラグ。 出願人代理人　　弁理士　鈴江武彦

Claims (1)

1. 【特許請求の範囲】 複数のプロセッサが主記憶を共有使用し、キャッシュメ
   モリ制御方式を適用するマルチプロセッサシステムにお
   いて、 上記プロセッサから主記憶アクセス要求が発せられた場
   合に、その要求先の上記主記憶の領域が他プロセッサと
   共有使用される共有領域であるか否かを判別する判別手
   段を設け、 上記主記憶アクセス要求がライトアクセス要求の場合に
   、上記判別手段により上記要求先が上記共有領域である
   ことが判別されたならばライトスルー方式によるキャッ
   シュメモリ制御を行い、上記要求先が上記共有領域でな
   いことが判別されたならばライトバック方式によるキャ
   ッシュメモリ制御を行うようにしたことを特徴とするキ
   ャッシュメモリ制御方式。