JPH07168204A - 表示装置 - Google Patents
表示装置Info
- Publication number
- JPH07168204A JPH07168204A JP6223049A JP22304994A JPH07168204A JP H07168204 A JPH07168204 A JP H07168204A JP 6223049 A JP6223049 A JP 6223049A JP 22304994 A JP22304994 A JP 22304994A JP H07168204 A JPH07168204 A JP H07168204A
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- display
- electrode
- voltage
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 スイッチ素子の欠陥及び断線が発生してもデ
ィスプレイの表示状態を劣化させないようにする。 【構成】 スイッチ素子1を各表示画素4に対して複数
(Tr1,Tr2)設け、それらのスイッチ素子の主回路
を直列に接続し、その直列回路の一端を当該表示画素に
対応する前記信号電極S1に接続し、その直列回路の他
端と中間の接続点を当該表示画素P1と当該表示画素以
外のそれぞれの画素電極P0に相異ならせて接続し、前
記スイッチ素子の制御端子を当該表示画素に対応する前
記走査電極L1に接続する。これにより、走査電極L1が
断線した場合、健全な走査電極L2により駆動されるス
イッチ素子Tr3,Tr4を介して、信号電圧S1が表示
画素P1に供給されるから、ある程度の表示状態を保つ
ことができる。
ィスプレイの表示状態を劣化させないようにする。 【構成】 スイッチ素子1を各表示画素4に対して複数
(Tr1,Tr2)設け、それらのスイッチ素子の主回路
を直列に接続し、その直列回路の一端を当該表示画素に
対応する前記信号電極S1に接続し、その直列回路の他
端と中間の接続点を当該表示画素P1と当該表示画素以
外のそれぞれの画素電極P0に相異ならせて接続し、前
記スイッチ素子の制御端子を当該表示画素に対応する前
記走査電極L1に接続する。これにより、走査電極L1が
断線した場合、健全な走査電極L2により駆動されるス
イッチ素子Tr3,Tr4を介して、信号電圧S1が表示
画素P1に供給されるから、ある程度の表示状態を保つ
ことができる。
Description
【0001】
【産業上の利用分野】本発明は表示装置に係り、特に薄
膜トランジスタ(以下TFTと称す)等のスイッチ素子
により駆動する、いわゆるアクティブマトリクス表示装
置に関する。
膜トランジスタ(以下TFTと称す)等のスイッチ素子
により駆動する、いわゆるアクティブマトリクス表示装
置に関する。
【0002】
【従来の技術】TFTなどのスイッチ素子と液晶あるい
はエレクトロルミネセンス等を組み合せたアクティブマ
トリクスはB.J.Lecherらにより、“Ligu
idCrystal Matrix Display
s”Proc.IEEE 59,1566(1971)
に提案されて以来、各種のスイッチ素子について研究が
続けられている。その画素部の回路構成として、1画素
に1個のTFTを形成し、液晶を駆動する方式や、1画
素に2個のTFTと、電圧保持用の容量を形成し、液晶
層への電圧印加時間を改善する方式などが提案されてい
る。
はエレクトロルミネセンス等を組み合せたアクティブマ
トリクスはB.J.Lecherらにより、“Ligu
idCrystal Matrix Display
s”Proc.IEEE 59,1566(1971)
に提案されて以来、各種のスイッチ素子について研究が
続けられている。その画素部の回路構成として、1画素
に1個のTFTを形成し、液晶を駆動する方式や、1画
素に2個のTFTと、電圧保持用の容量を形成し、液晶
層への電圧印加時間を改善する方式などが提案されてい
る。
【0003】しかし、これらの方式では、TFT素子に
欠陥が発生した場合には、液晶層に正常な駆動電圧が印
加されなくなり、ディスプレイの表示特性を劣化させて
しまう。ここで、ディスプレイの単位面積当りの欠陥発
生確率が一定であるとすると、大面積で表示画素数が多
いほど、ディスプレイの製造歩留りは低下する。したが
って、ディスプレイの歩留りを一定にするためには、大
面積になるほど欠陥の発生確率を小さくしなければなら
ない。
欠陥が発生した場合には、液晶層に正常な駆動電圧が印
加されなくなり、ディスプレイの表示特性を劣化させて
しまう。ここで、ディスプレイの単位面積当りの欠陥発
生確率が一定であるとすると、大面積で表示画素数が多
いほど、ディスプレイの製造歩留りは低下する。したが
って、ディスプレイの歩留りを一定にするためには、大
面積になるほど欠陥の発生確率を小さくしなければなら
ない。
【0004】このことから、上述の回路方式により、大
面積で表示画素数の多いディスプレイを欠陥なく製造す
ることは困難となることが予想される。また1画素中の
トランジスタに故障対策を施し、製造歩留りを向上させ
るアイデアとして、特開昭55−530号公報(特公昭
59−12179号公報)記載の構造が提案されてい
る。
面積で表示画素数の多いディスプレイを欠陥なく製造す
ることは困難となることが予想される。また1画素中の
トランジスタに故障対策を施し、製造歩留りを向上させ
るアイデアとして、特開昭55−530号公報(特公昭
59−12179号公報)記載の構造が提案されてい
る。
【0005】特開昭55−530号公報に記載の発明の
基本構成は、図9に示されているもので、たとえば一画
素近傍において、横方向に走査電極L1,L2が縦方向に
信号電極S1,S2が形成されており、2個のトランジス
タTr1,Tr2の各ドレインが信号電極S1に接続さ
れ、また前記トランジスタTr1,Tr2の各ゲートが走
査電極L1に接続されている。そして、前記トランジス
タTr1,Tr2のソースは共通接続されて、表示画素P
1に接続されている。
基本構成は、図9に示されているもので、たとえば一画
素近傍において、横方向に走査電極L1,L2が縦方向に
信号電極S1,S2が形成されており、2個のトランジス
タTr1,Tr2の各ドレインが信号電極S1に接続さ
れ、また前記トランジスタTr1,Tr2の各ゲートが走
査電極L1に接続されている。そして、前記トランジス
タTr1,Tr2のソースは共通接続されて、表示画素P
1に接続されている。
【0006】
【発明が解決しようとする課題】しかし、図9のような
構成にあってはたとえば、走査電極L1が断線した場
合、前記各トランジスタTr1,Tr2の各ゲートにはそ
れぞれ全く電圧が印加されなくなってしまうという欠点
があった。
構成にあってはたとえば、走査電極L1が断線した場
合、前記各トランジスタTr1,Tr2の各ゲートにはそ
れぞれ全く電圧が印加されなくなってしまうという欠点
があった。
【0007】本発明の目的は、スイッチ素子の欠陥及び
断線が発生しても、比較的簡単な構造を用いてディスプ
レイの表示状態を劣化させない表示装置を提供すること
にある。
断線が発生しても、比較的簡単な構造を用いてディスプ
レイの表示状態を劣化させない表示装置を提供すること
にある。
【0008】
【課題を解決するための手段】このような目的を達成す
るため、本発明は、複数の信号電極と複数の走査電極と
を格子状に配列し、それらの電極の交叉点に対応させて
表示画素の画素電極を配置し、それらの画素電極に選択
的に信号電圧を印加して前記表示画素を駆動するスイッ
チ素子を設けて成るアクティブマトリクス表示装置にお
いて、前記スイッチ素子を各表示画素に対して複数設
け、それらのスイッチ素子の主回路を直列に接続し、そ
の直列回路の一端を当該表示画素に対応する前記信号電
極に接続し、その直列回路の他端と中間の接続点を当該
表示画素と当該表示画素以外のそれぞれの画素電極に相
異ならせて接続し、前記スイッチ素子の制御端子を当該
表示画素に対応する前記走査電極に接続したことを特徴
とする。
るため、本発明は、複数の信号電極と複数の走査電極と
を格子状に配列し、それらの電極の交叉点に対応させて
表示画素の画素電極を配置し、それらの画素電極に選択
的に信号電圧を印加して前記表示画素を駆動するスイッ
チ素子を設けて成るアクティブマトリクス表示装置にお
いて、前記スイッチ素子を各表示画素に対して複数設
け、それらのスイッチ素子の主回路を直列に接続し、そ
の直列回路の一端を当該表示画素に対応する前記信号電
極に接続し、その直列回路の他端と中間の接続点を当該
表示画素と当該表示画素以外のそれぞれの画素電極に相
異ならせて接続し、前記スイッチ素子の制御端子を当該
表示画素に対応する前記走査電極に接続したことを特徴
とする。
【0009】
【作用】このように構成することにより、ある表示画素
のスイッチ素子の1つが欠陥を発生した場合は、他の健
全なスイッチ素子を介して信号電圧又は走査電圧が表示
画素に供給される。また、その表示画素に対応する信号
電極又は走査電極が断線した場合は、他の表示画素に対
応する健全な信号電極又は走査電極を介して信号電圧又
は走査電圧が表示画素に供給される。その結果、それぞ
れの表示画素には、接続された複数のスイッチ素子から
なる複数の回路を介して電圧が重複して印加されるか
ら、1つの回路に欠陥が発生しても、表示状態の劣化を
抑えることができる。
のスイッチ素子の1つが欠陥を発生した場合は、他の健
全なスイッチ素子を介して信号電圧又は走査電圧が表示
画素に供給される。また、その表示画素に対応する信号
電極又は走査電極が断線した場合は、他の表示画素に対
応する健全な信号電極又は走査電極を介して信号電圧又
は走査電圧が表示画素に供給される。その結果、それぞ
れの表示画素には、接続された複数のスイッチ素子から
なる複数の回路を介して電圧が重複して印加されるか
ら、1つの回路に欠陥が発生しても、表示状態の劣化を
抑えることができる。
【0010】なお、表示画素に印加される信号電圧は、
本来その表示画素に印加すべきものとは異なる他の表示
画素の信号電圧が印加されることになるが、表示する画
像がテレビ画像等のように表示パターンの変化がゆるや
かな場合には、1フレーム内での信号電圧の変化がゆる
やかであるから、表示画像の欠陥は認識し難くなり、自
然な画像を表示することができる。また、文字表示の場
合であっても、例えば隣接する画素と同じ表示状態にす
れば、画素電極に常に電圧が印加されない場合と比較し
て、改善される。
本来その表示画素に印加すべきものとは異なる他の表示
画素の信号電圧が印加されることになるが、表示する画
像がテレビ画像等のように表示パターンの変化がゆるや
かな場合には、1フレーム内での信号電圧の変化がゆる
やかであるから、表示画像の欠陥は認識し難くなり、自
然な画像を表示することができる。また、文字表示の場
合であっても、例えば隣接する画素と同じ表示状態にす
れば、画素電極に常に電圧が印加されない場合と比較し
て、改善される。
【0011】
【実施例】図1は本発明の原理を説明するための表示装
置の一例の構成図である。同図において、横方向に線状
の走査電極L1,L2,L3が、また縦方向に線状の信号
電極S1,S2,S3……が形成されている。これら走査
電極および信号電極に囲まれる一区画内にはそれぞれ表
示画素P1,P2,P3,P4が配置されている。そして、
この各表示画素P1,P2,P3,P4はそれぞれ2個のT
FT素子を介して前記走査電極および信号電極に接続さ
れている。たとえば表示画素P1を掲げて説明すると、
TFT素子Tr1がありそのドレインは信号電極S1に、
ゲートは走査電極L1に、またソースは表示画素P1に接
続されている。さらに、TFT素子Tr2があり、その
ドレインは信号電極S1にゲートは走査電極L2に、また
ソースは表示画素P1に接続されている。
置の一例の構成図である。同図において、横方向に線状
の走査電極L1,L2,L3が、また縦方向に線状の信号
電極S1,S2,S3……が形成されている。これら走査
電極および信号電極に囲まれる一区画内にはそれぞれ表
示画素P1,P2,P3,P4が配置されている。そして、
この各表示画素P1,P2,P3,P4はそれぞれ2個のT
FT素子を介して前記走査電極および信号電極に接続さ
れている。たとえば表示画素P1を掲げて説明すると、
TFT素子Tr1がありそのドレインは信号電極S1に、
ゲートは走査電極L1に、またソースは表示画素P1に接
続されている。さらに、TFT素子Tr2があり、その
ドレインは信号電極S1にゲートは走査電極L2に、また
ソースは表示画素P1に接続されている。
【0012】次に、このような構成において、その動作
を図2の駆動波形により説明する。Vscan1,Vscan2,
Vscan3はそれぞれ図1の走査電極L1,L2,L3に印加
される走査電圧であり、Vsigは信号電極S1に印加され
る信号電圧であり、Vp1,Vp2はそれぞれ画素P1およ
びP2の液晶層に印加される電圧波形である。この波形
は、表示画素として、テレビ画像等の中間調のある画像
を示しており、信号電圧Vsigは表示画像の明るさに対
応したアナログ信号を印加している。
を図2の駆動波形により説明する。Vscan1,Vscan2,
Vscan3はそれぞれ図1の走査電極L1,L2,L3に印加
される走査電圧であり、Vsigは信号電極S1に印加され
る信号電圧であり、Vp1,Vp2はそれぞれ画素P1およ
びP2の液晶層に印加される電圧波形である。この波形
は、表示画素として、テレビ画像等の中間調のある画像
を示しており、信号電圧Vsigは表示画像の明るさに対
応したアナログ信号を印加している。
【0013】また、信号電圧Vsigは液晶層に印加する
電圧の直流成分を0にするため、1フレーム毎に正負の
反転する電圧としている。また、信号電圧Vsigの中心
レベルは特に0電位とする必要はなく、TFT基板と対
向する共通電極基板との差電位、すなわち、液晶層に印
加される電圧波形Vp1,Vp2が、直流成分を持たないよ
うに、共通電極基板の電圧レベルに応じて、信号電圧V
sigの中心レベルを調整する。
電圧の直流成分を0にするため、1フレーム毎に正負の
反転する電圧としている。また、信号電圧Vsigの中心
レベルは特に0電位とする必要はなく、TFT基板と対
向する共通電極基板との差電位、すなわち、液晶層に印
加される電圧波形Vp1,Vp2が、直流成分を持たないよ
うに、共通電極基板の電圧レベルに応じて、信号電圧V
sigの中心レベルを調整する。
【0014】まず、期間t1において走査電圧Vscan1に
より走査電極L1に接続されたTFT素子Tr1がオン状
態となった時に信号電極に印加されている信号電圧Vsi
gがTFT素子Tr1を通して液晶層に印加される。次の
走査期間t2では、走査電極L2に接続されたTFT素子
Tr2とTr3とがオン状態となり、このとき、表示画素
P1,P2に対し信号電極S1から信号電圧Vsigが印加さ
れる。画素P1においては、前の走査期間t1の信号電圧
が印加されているが、この状態に対し、走査期間t2の
信号電圧が新たに印加されることになる。画素P2にお
いても走査期間t2とt3に、信号電圧Vsigが印加され
る。
より走査電極L1に接続されたTFT素子Tr1がオン状
態となった時に信号電極に印加されている信号電圧Vsi
gがTFT素子Tr1を通して液晶層に印加される。次の
走査期間t2では、走査電極L2に接続されたTFT素子
Tr2とTr3とがオン状態となり、このとき、表示画素
P1,P2に対し信号電極S1から信号電圧Vsigが印加さ
れる。画素P1においては、前の走査期間t1の信号電圧
が印加されているが、この状態に対し、走査期間t2の
信号電圧が新たに印加されることになる。画素P2にお
いても走査期間t2とt3に、信号電圧Vsigが印加され
る。
【0015】次に、1画素に接続された2個のTFT素
子、たとえば、画素P1に接続された2個のTFT素子
Tr1とTr2のいずれかが正常に動作せず、TFT素子
を通して画素電極に電圧が印加されない場合を考える。
もし画素P1中のTFT素子Tr2が動作不良の場合に
は、t1期間中にTr1を通して画素電極に信号Vsigが
印加されるが、t2期間ではTr2を通して電圧が印加さ
れず、図2中の破線で示した電圧波形が液晶層に印加さ
れることになる。
子、たとえば、画素P1に接続された2個のTFT素子
Tr1とTr2のいずれかが正常に動作せず、TFT素子
を通して画素電極に電圧が印加されない場合を考える。
もし画素P1中のTFT素子Tr2が動作不良の場合に
は、t1期間中にTr1を通して画素電極に信号Vsigが
印加されるが、t2期間ではTr2を通して電圧が印加さ
れず、図2中の破線で示した電圧波形が液晶層に印加さ
れることになる。
【0016】ここで、表示する画像がテレビ画像等のよ
うに表示パターンの変化がゆるやかな場合には、1フレ
ーム内での信号電圧の変化がゆるやかであり、液晶層に
印加される電圧波形Vp1において実線の波形と破線の
波形の差が小さくなるため、P1画素中のTFT素子T
r2が動作不良であっても、表示画像中ではP1画素の欠
陥は認識し難くなり、自然な画像を表示することができ
る。また、文字表示の場合であっても、P1画素中のT
FT素子Tr2が動作不良の場合でも、P1の表示状態は
前行の画素P0と同じ表示状態であるので、P1画素とP
0画素に表示しようとする状態が異なったときだけP1画
素の欠陥が認識され、P1画素の画素電極に常に電圧が
印加されない場合と比較して欠陥が認識される確率が低
くなる。
うに表示パターンの変化がゆるやかな場合には、1フレ
ーム内での信号電圧の変化がゆるやかであり、液晶層に
印加される電圧波形Vp1において実線の波形と破線の
波形の差が小さくなるため、P1画素中のTFT素子T
r2が動作不良であっても、表示画像中ではP1画素の欠
陥は認識し難くなり、自然な画像を表示することができ
る。また、文字表示の場合であっても、P1画素中のT
FT素子Tr2が動作不良の場合でも、P1の表示状態は
前行の画素P0と同じ表示状態であるので、P1画素とP
0画素に表示しようとする状態が異なったときだけP1画
素の欠陥が認識され、P1画素の画素電極に常に電圧が
印加されない場合と比較して欠陥が認識される確率が低
くなる。
【0017】また、表示画素P1中のTFT素子Tr1に
欠陥が発生し、TFT素子Tr1を通して画素電極4に
電圧が印加できない場合には、Tr2を通して表示しよ
うとする信号電圧が印加されるため、表示画像には全く
影響がない。
欠陥が発生し、TFT素子Tr1を通して画素電極4に
電圧が印加できない場合には、Tr2を通して表示しよ
うとする信号電圧が印加されるため、表示画像には全く
影響がない。
【0018】この例のように1画素中に2個のTFT素
子を形成して駆動する方式で、画素電極に全く電圧が印
加されなくなる条件は、Tr1,Tr2とも欠陥が発生す
る場合である。TFT素子1個欠陥が発生する確率をα
とすると、TFT素子2個とも欠陥が発生する確率は、
各欠陥の発生に相関がないものとすればα2となり、表
示画像の欠陥を大幅に減少することが可能となる。ま
た、一表示画素に対する2個のTFT素子はそれぞれの
ゲートが隣近する走査電極に別個に接続されている構成
を持っていることから、たとえば一の走査電極が断線し
ても、他の一の走査電極によって表示画素を駆動できる
ようになる。
子を形成して駆動する方式で、画素電極に全く電圧が印
加されなくなる条件は、Tr1,Tr2とも欠陥が発生す
る場合である。TFT素子1個欠陥が発生する確率をα
とすると、TFT素子2個とも欠陥が発生する確率は、
各欠陥の発生に相関がないものとすればα2となり、表
示画像の欠陥を大幅に減少することが可能となる。ま
た、一表示画素に対する2個のTFT素子はそれぞれの
ゲートが隣近する走査電極に別個に接続されている構成
を持っていることから、たとえば一の走査電極が断線し
ても、他の一の走査電極によって表示画素を駆動できる
ようになる。
【0019】すなわち、TFT素子の欠陥のみでなく配
線の断線にあっても、表示画素の欠陥を減少させること
ができるものである。
線の断線にあっても、表示画素の欠陥を減少させること
ができるものである。
【0020】なお、図2に示した波形は表示部を線順次
走査した場合の一般的な波形について示したが、この
他、たとえば点順次走査のように駆動方法を変えたり、
または駆動波形を変えたりしても有効である。
走査した場合の一般的な波形について示したが、この
他、たとえば点順次走査のように駆動方法を変えたり、
または駆動波形を変えたりしても有効である。
【0021】図3は、具体的な平面パターンの一例であ
る。島状の半導体薄膜6中にTFT素子を形成してい
る。信号電極8はTFT素子のドレイン電極に、走査電
極7はTFT素子のゲート電極に、画素電極9はTFT
素子のソース電極に接続されている。このような素子は
公知の作成方法で製作することができ、たとえば半導体
薄膜として多結晶シリコン膜や多結晶シリコン膜を熱に
より溶融せしめ、再結晶化した再結晶化シリコン膜、あ
るいは非晶質シリコン、テルル(Te)、カドミウムセ
レナイド(CdSe)等、各種の膜が使用できる。ま
た、走査電極として、リン処理等を施して低抵抗化した
多結晶シリコン膜や、あるいはアルミニウム等の金属膜
などが使用でき、さらに信号電極8はアルミニウム等の
金属膜、または酸化インジウムと酸化スズの混合組成物
であるITO(Indium Tin Oxide)膜が使用でき、
さらに画素電極9としてITO膜などが使用できる。こ
のような材料は、素子を製作するプロセスや、素子に必
要とされる特性により決定される。本発明はこれら各種
の材料のTFT素子、あるいは各種の構造のTFT素子
に適用できる。
る。島状の半導体薄膜6中にTFT素子を形成してい
る。信号電極8はTFT素子のドレイン電極に、走査電
極7はTFT素子のゲート電極に、画素電極9はTFT
素子のソース電極に接続されている。このような素子は
公知の作成方法で製作することができ、たとえば半導体
薄膜として多結晶シリコン膜や多結晶シリコン膜を熱に
より溶融せしめ、再結晶化した再結晶化シリコン膜、あ
るいは非晶質シリコン、テルル(Te)、カドミウムセ
レナイド(CdSe)等、各種の膜が使用できる。ま
た、走査電極として、リン処理等を施して低抵抗化した
多結晶シリコン膜や、あるいはアルミニウム等の金属膜
などが使用でき、さらに信号電極8はアルミニウム等の
金属膜、または酸化インジウムと酸化スズの混合組成物
であるITO(Indium Tin Oxide)膜が使用でき、
さらに画素電極9としてITO膜などが使用できる。こ
のような材料は、素子を製作するプロセスや、素子に必
要とされる特性により決定される。本発明はこれら各種
の材料のTFT素子、あるいは各種の構造のTFT素子
に適用できる。
【0022】図4は本発明の実施例を示す回路構成であ
る。画素P1中に2個のTFT素子Tr1,Tr2を形成
する。Tr1,Tr2のゲート電極は走査電極L1に接続
し、Tr1のドレイン電極を信号電極S1に接続し、Tr
1のソース電極は画素電極4とTr2のドレイン電極に接
続しTr2のソース電極は前行の画素P0の画素電極に接
続した構造である。また画素P1の画素電極には次行の
画素P2のTFT素子Tr4のソース電極が接続されてい
る。
る。画素P1中に2個のTFT素子Tr1,Tr2を形成
する。Tr1,Tr2のゲート電極は走査電極L1に接続
し、Tr1のドレイン電極を信号電極S1に接続し、Tr
1のソース電極は画素電極4とTr2のドレイン電極に接
続しTr2のソース電極は前行の画素P0の画素電極に接
続した構造である。また画素P1の画素電極には次行の
画素P2のTFT素子Tr4のソース電極が接続されてい
る。
【0023】この実施例の動作についても、図2で示し
た動作波形で説明できる。表示画素P1の液晶層に印加
される電圧をVp1とする。すなわち、期間t1中に走査
電極L1に走査電圧が印加され、Tr1,Tr2がオン状
態となる。このとき、表示画素P1及びP0の画素電極に
Tr1,Tr2を通して信号電圧Vsigが印加される。次
に期間t2において、TFT素子Tr1,Tr2はオフ状
態となり、TFT素子はTr3,Tr4がオン状態とな
る。これにより、TFT素子Tr3,Tr4を通して、画
素P1の画素電極に信号電圧Vsigが印加され、期間t1
中に印加された電圧を期間t2で書きかえる。1フレー
ム中の他の期間では、TFT素子Tr1〜Tr4の全TF
T素子がオフ状態となり、表示画素P1では期間t2で印
加された電圧が保持され、画素P1の液晶層に印加され
る電圧波形はVp1ようになる。
た動作波形で説明できる。表示画素P1の液晶層に印加
される電圧をVp1とする。すなわち、期間t1中に走査
電極L1に走査電圧が印加され、Tr1,Tr2がオン状
態となる。このとき、表示画素P1及びP0の画素電極に
Tr1,Tr2を通して信号電圧Vsigが印加される。次
に期間t2において、TFT素子Tr1,Tr2はオフ状
態となり、TFT素子はTr3,Tr4がオン状態とな
る。これにより、TFT素子Tr3,Tr4を通して、画
素P1の画素電極に信号電圧Vsigが印加され、期間t1
中に印加された電圧を期間t2で書きかえる。1フレー
ム中の他の期間では、TFT素子Tr1〜Tr4の全TF
T素子がオフ状態となり、表示画素P1では期間t2で印
加された電圧が保持され、画素P1の液晶層に印加され
る電圧波形はVp1ようになる。
【0024】図5は図4の変形例である。すなわち、画
素P1中のTFT素子Tr1〜Tr4の接続方法を変え、
P1画素の画素電極をTr2とTr3により駆動するよう
にしたものである。図5の動作も図4の動作と同様な動
作で考えることができる。
素P1中のTFT素子Tr1〜Tr4の接続方法を変え、
P1画素の画素電極をTr2とTr3により駆動するよう
にしたものである。図5の動作も図4の動作と同様な動
作で考えることができる。
【0025】ここで、図4及び図5のTFT素子におい
て、動作特性不良の欠陥により、そのTFT素子を通し
て電圧が印加されない場合を考える。まず、TFT素子
Tr1に欠陥が発生したときは、図2の期間t2において
信号電圧Vsigが画素電極に印加されないが、期間t1に
おいてTFT素子Tr3,Tr4を通して表示画素P1の
画素電極に信号電圧Vsigが印加されるので表示状態に
は全く悪影響を与えない。また、TFT素子Tr3ある
いはTr4のいずれかに欠陥が発生したときは、t1期間
中にTFT素子Tr1を通して画素電極に信号電圧が印
加されるため液晶層に印加される電圧波形は図2のVp
1の破線で示したものとなる。このときには、図1の例
の動作でも述べたように、表示画像を表示素子P1とP0
が同じ状態の表示となるが、テレビ画像等の画像の濃淡
の比較的ゆるやかな表示の場合には、表示状態にそれほ
ど重大な悪影響を与えずに表示が可能である。また文字
表示等の場合でも図1の例と同じ効果がある。
て、動作特性不良の欠陥により、そのTFT素子を通し
て電圧が印加されない場合を考える。まず、TFT素子
Tr1に欠陥が発生したときは、図2の期間t2において
信号電圧Vsigが画素電極に印加されないが、期間t1に
おいてTFT素子Tr3,Tr4を通して表示画素P1の
画素電極に信号電圧Vsigが印加されるので表示状態に
は全く悪影響を与えない。また、TFT素子Tr3ある
いはTr4のいずれかに欠陥が発生したときは、t1期間
中にTFT素子Tr1を通して画素電極に信号電圧が印
加されるため液晶層に印加される電圧波形は図2のVp
1の破線で示したものとなる。このときには、図1の例
の動作でも述べたように、表示画像を表示素子P1とP0
が同じ状態の表示となるが、テレビ画像等の画像の濃淡
の比較的ゆるやかな表示の場合には、表示状態にそれほ
ど重大な悪影響を与えずに表示が可能である。また文字
表示等の場合でも図1の例と同じ効果がある。
【0026】図6及び図7はそれぞれ図4及び図5の実
施例の、実際に素子を製作した場合の平面構造の一例で
ある。各TFT素子のゲート電極を走査電極7を利用す
ることにより、1個の島状半導体薄膜中に2個のTFT
素子Tr1とTr2とを作りさらにTr1とTr2を90°
回転した位置に配置し、画素中に占めるTFT素子の面
積を小さくするようできる。
施例の、実際に素子を製作した場合の平面構造の一例で
ある。各TFT素子のゲート電極を走査電極7を利用す
ることにより、1個の島状半導体薄膜中に2個のTFT
素子Tr1とTr2とを作りさらにTr1とTr2を90°
回転した位置に配置し、画素中に占めるTFT素子の面
積を小さくするようできる。
【0027】これまで述べた実施例は、いずれも近接す
る上下2行の画素2個を1組として、TFT素子に欠陥
が発生した場合の表示画素の劣化防止方法である。図8
は、図1の例の変形例であり、たとえば3色の色フィル
タ等を用いてカラー画像を表示する場合の回路構成であ
る。赤(R)、緑(G)、青(B)のフィルタを配置す
る方法には多くの方法が考えられているが、図8はその
一例として、R,G,Bの各色を小行毎に1画素ずつず
らした構成である。この場合、たとえば、赤の表示を行
うR1〜R3画素のうちR2画素はTr3とTr4の2個の
TFT素子により電圧が印加される。ここで、走査電極
L2に走査電圧が印加されたときには、TFT素子T
r2,Tr3がオン状態となり、画素R1とR2に信号電極
S2から信号電圧が印加される。次に走査電極L3に走査
電圧が印加されると、Tr2,Tr3はオフ状態となり、
また、Tr4,Tr5がオン状態となり、信号電極S3か
ら、画素R2,R3に信号電圧が印加される。
る上下2行の画素2個を1組として、TFT素子に欠陥
が発生した場合の表示画素の劣化防止方法である。図8
は、図1の例の変形例であり、たとえば3色の色フィル
タ等を用いてカラー画像を表示する場合の回路構成であ
る。赤(R)、緑(G)、青(B)のフィルタを配置す
る方法には多くの方法が考えられているが、図8はその
一例として、R,G,Bの各色を小行毎に1画素ずつず
らした構成である。この場合、たとえば、赤の表示を行
うR1〜R3画素のうちR2画素はTr3とTr4の2個の
TFT素子により電圧が印加される。ここで、走査電極
L2に走査電圧が印加されたときには、TFT素子T
r2,Tr3がオン状態となり、画素R1とR2に信号電極
S2から信号電圧が印加される。次に走査電極L3に走査
電圧が印加されると、Tr2,Tr3はオフ状態となり、
また、Tr4,Tr5がオン状態となり、信号電極S3か
ら、画素R2,R3に信号電圧が印加される。
【0028】ここで、たとえば画素R2のTr4に欠陥が
発生し走査電極L3に走査電圧が印加されても、信号電
極S3からTFT素子Tr4を通して電圧が印加されない
場合であっても、R2画素は、TFT素子Tr3を通して
R1と同じ電圧が印加されているため、表示画像の劣化
を防止することができる。また、TFT素子Tr3に欠
陥が発生しても、TFT素子Tr4により電圧が印加さ
れるため、表示画像への影響はあらわれない。
発生し走査電極L3に走査電圧が印加されても、信号電
極S3からTFT素子Tr4を通して電圧が印加されない
場合であっても、R2画素は、TFT素子Tr3を通して
R1と同じ電圧が印加されているため、表示画像の劣化
を防止することができる。また、TFT素子Tr3に欠
陥が発生しても、TFT素子Tr4により電圧が印加さ
れるため、表示画像への影響はあらわれない。
【0029】このように、本発明はカラー表示のような
複雑な画素の配置に対しても有効である。
複雑な画素の配置に対しても有効である。
【0030】
【発明の効果】本発明によれば、1画素中に形成した複
数のTFT素子のうち、1個が動作不良あるいは断線不
良があっても、画素電極に印加される電圧波形は、1画
素中の全TFTが正常に動作する場合とほぼ同じ波形と
なり、これにより表示画像の劣化が防止でき、信頼性の
高いアクティブマトリクス表示装置を得ることができ
る。
数のTFT素子のうち、1個が動作不良あるいは断線不
良があっても、画素電極に印加される電圧波形は、1画
素中の全TFTが正常に動作する場合とほぼ同じ波形と
なり、これにより表示画像の劣化が防止でき、信頼性の
高いアクティブマトリクス表示装置を得ることができ
る。
【図1】本発明の基本的な考え方を説明するための表示
装置の一例を示す構成図である。
装置の一例を示す構成図である。
【図2】図1の表示装置の動作を説明するための駆動波
形図である。
形図である。
【図3】図1の表示装置の具体的な平面配置構成例を示
す図である。
す図である。
【図4】本発明による表示装置の一実施例を示す構成図
である。
である。
【図5】本発明による表示装置の他の実施例を示す構成
図である。
図である。
【図6】図4の実施例の具体的な平面配置構成例を示す
図である。
図である。
【図7】図5の実施例の具体的な平面配置構成例を示す
図である。
図である。
【図8】図1の例をカラー画像の表示装置に適用した一
例を示す構成図である。
例を示す構成図である。
【図9】従来例の表示装置を示す構成図である。
1 薄膜トランジスタ(TFT) L1,L2,L3 走査電極 S1,S2,S3 信号電極 4 画素電極 6 半導体薄膜
Claims (2)
- 【請求項1】 複数の信号電極と複数の走査電極とを格
子状に配列し、それらの電極により画成される領域にそ
れぞれ表示画素の画素電極を配置し、それらの画素電極
に選択的に信号電圧を印加して前記表示画素を駆動する
スイッチ素子を設けて成るアクティブマトリクス表示装
置において、前記スイッチ素子を各表示画素に対して複
数設け、それらのスイッチ素子の主回路を直列に接続
し、その直列回路の一端を当該表示画素に対応する前記
信号電極に接続し、その直列回路の他端と中間の接続点
を当該表示画素と当該表示画素以外のそれぞれの画素電
極に相異ならせて接続し、前記スイッチ素子の制御端子
を当該表示画素に対応する前記走査電極に接続したこと
を特徴とする表示装置。 - 【請求項2】 特許請求の範囲第1項において、該表示
画素以外の画素は近接した上下、左右及び斜方向に位置
した画素であることを特徴とする表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22304994A JP2517842B2 (ja) | 1994-09-19 | 1994-09-19 | 表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22304994A JP2517842B2 (ja) | 1994-09-19 | 1994-09-19 | 表示装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3906585A Division JPS61198269A (ja) | 1985-02-28 | 1985-02-28 | 表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07168204A true JPH07168204A (ja) | 1995-07-04 |
JP2517842B2 JP2517842B2 (ja) | 1996-07-24 |
Family
ID=16792041
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22304994A Expired - Lifetime JP2517842B2 (ja) | 1994-09-19 | 1994-09-19 | 表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2517842B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100404983B1 (ko) * | 1999-11-01 | 2003-11-10 | 가부시끼가이샤 도시바 | 액정표시장치의 제조방법 및 액정표시장치 |
US8416163B2 (en) | 2005-04-06 | 2013-04-09 | Lg Display Co., Ltd. | Liquid crystal panel and liquid crystal display device having the same |
WO2016090698A1 (zh) * | 2014-12-10 | 2016-06-16 | 深圳市华星光电技术有限公司 | 液晶显示面板及其驱动方法 |
CN110770628A (zh) * | 2017-06-14 | 2020-02-07 | 李程 | 头戴式显示器及其显示屏、头戴支架和视频 |
-
1994
- 1994-09-19 JP JP22304994A patent/JP2517842B2/ja not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100404983B1 (ko) * | 1999-11-01 | 2003-11-10 | 가부시끼가이샤 도시바 | 액정표시장치의 제조방법 및 액정표시장치 |
US8416163B2 (en) | 2005-04-06 | 2013-04-09 | Lg Display Co., Ltd. | Liquid crystal panel and liquid crystal display device having the same |
WO2016090698A1 (zh) * | 2014-12-10 | 2016-06-16 | 深圳市华星光电技术有限公司 | 液晶显示面板及其驱动方法 |
CN110770628A (zh) * | 2017-06-14 | 2020-02-07 | 李程 | 头戴式显示器及其显示屏、头戴支架和视频 |
Also Published As
Publication number | Publication date |
---|---|
JP2517842B2 (ja) | 1996-07-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7129923B2 (en) | Active matrix display device | |
US5491347A (en) | Thin-film structure with dense array of binary control units for presenting images | |
USRE40771E1 (en) | Liquid crystal display device and method of driving the same | |
US6778162B2 (en) | Display apparatus having digital memory cell in pixel and method of driving the same | |
US8310475B2 (en) | Display apparatus | |
JP3778079B2 (ja) | 表示装置 | |
US8421724B2 (en) | Liquid crystal display device | |
JP3989756B2 (ja) | 表示装置およびその走査回路検査方法 | |
US7978165B2 (en) | Liquid crystal display device, method for repairing liquid crystal display device, and method for driving liquid crystal display device | |
US6873378B2 (en) | Liquid crystal display panel | |
JPH05188395A (ja) | 液晶表示素子 | |
EP1381015B1 (en) | Electro-optical device, drive device and drive method for electro-optical device, and electronic apparatus | |
JP2004126106A (ja) | エレクトロルミネッセンス表示装置 | |
JPH0333724A (ja) | 液晶表示装置 | |
JP2517842B2 (ja) | 表示装置 | |
US7548283B2 (en) | Active matrix structure for display screen and screen comprising one such matrix | |
JPH05273592A (ja) | アクティブマトリクス型液晶表示素子及びその製造方法 | |
JP3518851B2 (ja) | アクティブマトリクス基板の駆動方法 | |
JP4135547B2 (ja) | 反射型液晶表示装置 | |
US20050088582A1 (en) | Liquid crystal display | |
JPH0627982B2 (ja) | 表示装置 | |
JP4128045B2 (ja) | 有機elパネル | |
JPH02245740A (ja) | 液晶表示装置 | |
JP2004340981A (ja) | 液晶表示装置 | |
JPH0573023B2 (ja) |