JPH07161703A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH07161703A
JPH07161703A JP33956593A JP33956593A JPH07161703A JP H07161703 A JPH07161703 A JP H07161703A JP 33956593 A JP33956593 A JP 33956593A JP 33956593 A JP33956593 A JP 33956593A JP H07161703 A JPH07161703 A JP H07161703A
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JP
Japan
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film
plasma cvd
substrate
bias
ecr plasma
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JP33956593A
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English (en)
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Akihiro Fuse
晃広 布施
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Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 バイアスＥＣＲプラズマＣＶＤ法で、半導体
装置に与える損傷を抑え、優れた段差被覆形状を有する
信頼性の高い絶縁膜を制御性よく形成する。 【構成】 先ず、成膜原料ガスとアルゴンガスを導入し
てバイアスＥＣＲプラズマＣＶＤ工程を所定の時間行な
い、（Ａ）のように金属配線２上に多少オーバーハング
形状を有するシリコン酸化膜３を形成する。次に、成膜
原料ガスの導入を中止し、スパッタエッチング工程を所
定時間行ない、シリコン酸化膜３のオーバーハング部を
優先的にエッチングして（Ｂ）に示されるような形状と
する。その後さらにバイアスＥＣＲプラズマＣＶＤ工程
とスパッタエッチングを順次繰り返して、最終的に
（Ｈ）に示されるように、金属配線２，２間がボイドな
く埋め込まれ、平坦化も行なわれた優れた段差被覆形状
を有する絶縁膜３を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の製
造プロセスにおいて層間絶縁膜やパッシベーション膜な
どの絶縁膜を形成する工程を含む半導体装置の製造方法
に関するものである。特に、本発明は半導体集積回路装
置の製造プロセスにおいて、層間絶縁膜やパッシベーシ
ョン膜などの絶縁膜をバイアスＥＣＲプラズマＣＶＤ法
により形成する方法に特徴をもつ半導体装置の製造方法
に関するものである。
【０００２】
【従来の技術】現在、ＬＳＩ（大規模集積回路）に代表
される半導体装置の製造プロセスにおいて、特に層間絶
縁膜やパッシベーション膜の形成手段としてＥＣＲ（電
子サイクロトロン共鳴）プラズマＣＶＤ法が積極的に検
討されている。ＥＣＲプラズマＣＶＤ法は低温で膜形成
が可能なことや、利用するラジカルやイオンのエネルギ
ーの大きさが揃っていること、また従来の高周波プラズ
マＣＶＤ法に比べてプラズマにより基板が受けるダメー
ジが少なく、さらに高真空領域で膜形成が可能であるこ
となど、多くの利点を備えている。
【０００３】また、基板に高周波バイアスを印加し、ア
ルゴンなどのガスを添加して成膜と同時にアルゴンなど
のイオンによるスパッタエッチングを起こさせることに
より、段差被覆性を向上させたバイアスＥＣＲプラズマ
ＣＶＤ法が提案されている。バイアスＥＣＲプラズマＣ
ＶＤ法は基板に高周波バイアスを印加し、ＥＣＲプラズ
マによりイオン化された陽イオンを基板近傍に発生した
イオンシースによる自己バイアス効果により引き寄せ、
陽イオンによるスパッタエッチングの効果を利用する方
法である。スパッタエッチングは基板表面の傾斜部にお
いてより顕著に現われることから、絶縁膜のオーバーエ
ッチング部を優先的にエッチングし、金属配線間をボイ
ドなく埋め込む手法として注目されている。
【０００４】一般に、バイアスＥＣＲプラズマＣＶＤ法
は成膜とエッチングの同時進行による競争反応である。
スパッタエッチングの速度は基板に印加する高周波電力
の大きさに比例する。ＥＣＲプラズマＣＶＤ法の特徴の
１つである高い成膜速度に対抗するスパッタエッチング
速度を得るため、一般的なバイアスＥＣＲプラズマＣＶ
Ｄ法は、基板に印加する高周波電力が少なくとも６００
Ｗ、通常は１ｋＷ程度で使用されている。
【０００５】しかし、このような高出力の高周波バイア
スを印加すると、段差被覆性は向上しても、高い高周波
電力を印加することにより次のような問題が発生する。
その１つは、アルゴンイオンなどの陽イオンのスパッタ
リングにより金属配線そのものがエッチングされてしま
い、配線の寿命を低下させるという問題である。他の問
題は、絶縁膜表面のチャージアップが起こり、基板表面
とプラズマの間で局所放電が起こり、異物が発生して表
面性が著しく低下する点である。これらの問題は積層配
線を実現する上では大きな問題となる。また、一般的な
バイアスＥＣＲプラズマＣＶＤ法は、膜形成とスパッタ
エッチングの同時進行による競争反応であるため、その
条件設定が難しいという問題点も挙げられる。
【０００６】これらの問題点を解決する方法として次の
方法が提案されている。絶縁膜形成の初期過程は高周波
バイアスを印加しないか、又は低出力の高周波バイアス
を印加して金属配線に損傷を与えないようにし、その後
はより高出力の高周波バイアスを印加して絶縁膜の形成
を行なう（特開平３−２８０５３９号公報参照）。しか
し、その方法によれば、金属配線への損傷は確かに避け
られるものの、より高出力の、例えば出力６００Ｗの高
周波バイアスを印加しての絶縁膜形成工程では、絶縁膜
表面でのチャージアップは避けられず、局所放電による
異物の発生や絶縁破壊の問題がある。
【０００７】別の提案として、基板に高周波バイアスを
印加せず、またアルゴンガスなどのスパッタリングガス
となるガスを導入しないで成膜のみを行なう工程と、高
周波バイアスを印加し、アルゴンなどの陽イオンでスパ
ッタエッチングのみを行なう工程とを繰り返す方法が提
案されている（特開平３−５２２３２号公報参照）。し
かし、その方法は、成膜工程とスパッタエッチング工程
を分離して、成膜のみの工程とスパッタエッチングのみ
の工程とを繰り返す方法であるため、成膜とスパッタエ
ッチングの同時進行による段差被覆性の向上というバイ
アスＥＣＲプラズマＣＶＤ法の特徴を全く利用していな
い。そのため、次のような問題が発生する。一般にＥＣ
ＲプラズマＣＶＤ法の場合、基板に高周波バイアスを印
加しないで成膜を行なうと、金属配線上の絶縁膜形状は
オーバーハング形状となることはよく知られており、こ
のオーバーハング形状が金属配線間のスペースのボイド
の原因となる。ＥＣＲプラズマＣＶＤ法の場合は、一般
にその成膜速度が大きく、シリコン酸化膜で数１０００
Å／分〜数μｍ／分の値である。したがって、半導体装
置の素子寸法及び金属配線の微細化が進むにつれて、オ
ーバーハング形状によるボイドの発生という問題は、絶
縁膜形成開始後のごく短時間のうちに決定的となり、そ
の後にスパッタエッチングを行なってもボイドの解消は
不可能となる。この問題を解決するには、成膜工程開始
後のごく僅かの時間、例えば成膜速度が１μｍ／分、デ
ザインルールのライン・アンド・スペース（Ｌ／Ｓ）が
０.５μｍ／０.５μｍの場合では１０〜２０秒程度の時
間を制御下におくことが必要となるが、プラズマ状態の
不安定さからいっても再現性が低く、非常に不安定なプ
ロセスになるという問題がある。
【０００８】
【発明が解決しようとする課題】本発明は以上に述べた
ような問題点を解決するために、バイアスＥＣＲプラズ
マＣＶＤ法の特徴を有しつつ、しかも半導体装置に与え
る損傷を抑え、優れた段差被覆形状を有する信頼性の高
い絶縁膜を制御性よく形成することを特徴とするもので
ある。
【０００９】
【課題を解決するための手段】本発明は、絶縁膜を形成
する工程では、基板に低出力の高周波バイアスを印加し
つつ、成膜原料となるガスと、イオン化して陽イオンと
なる元素を含むガスとを同時に導入し、成膜と陽イオン
によるスパッタエッチングとを同時に行なわせる第１の
工程と、基板に低出力の高周波バイアスを印加しつつ、
成膜原料となるガスを導入せず、イオン化して陽イオン
となる元素を含むガスのみを導入して陽イオンによるス
パッタエッチングのみを行なわせる第２の工程とを繰り
返すことを特徴とする半導体装置の製造方法である。こ
れにより、バイアスＥＣＲプラズマＣＶＤプロセスによ
る成膜と、陽イオンによるスパッタエッチングのプロセ
スを繰り返すことによって、半導体装置に与える損傷を
抑え、金属配線間をボイドなしに埋め込み、かつ優れた
段差被覆性を有する絶縁膜を形成する。
【００１０】好ましい態様では高周波バイアスの電力を
５０〜５００Ｗに設定する。本発明での好ましい条件
は、第１の工程の成膜速度をＡ（Å／分）、その第１の
工程の１回当りの成膜時間をｔ1（分）とし、第２の工
程のエッチング速度をＢ（Å／分）、その第２の工程の
１回当りのエッチング時間をｔ2（分）としたとき、次
の関係式が成り立つように設定する。 ０.４≦Ａ・ｔ1／Ｂ・ｔ2≦２０
【００１１】本発明に用いるＥＣＲプラズマＣＶＤ装置
は、基板に高周波バイアスを印加できるＥＣＲプラズマ
ＣＶＤ装置である。一般に用意されている高周波電源は
その出力が１ｋＷ以上の能力を有するものが多いが、本
発明では低出力の高周波バイアスで効果が得られるの
で、高々５００Ｗクラスの高周波電源を用意すればす
む。
【００１２】本発明においてスパッタエッチング用とし
て用いるガスはイオン化して陽イオンとなる元素を含む
ガスであれば使用可能であり、通常はスパッタ効率や取
扱いの容易さからいってＡｒ（アルゴン）ガスを選ぶの
が最も適切である。Ｈｅ（ヘリウム）もまたイオン化し
てＨｅイオンを供給するので、単体で、又はＡｒガスと
の混合ガスとして使用することができる。絶縁膜形成用
に用いる原料ガスは、形成する膜がシリコン酸化膜の場
合はシラン（ＳｉＨ4）と酸素が好ましく、また形成す
る膜がシリコン窒化膜の場合はシランと窒素が好まし
い。
【００１３】
【実施例】図１に本発明に従ってシリコン酸化膜を形成
したときのプロセスを工程順に示す。成膜原料ガスとし
てシランと酸素を用い、またスパッタリング用のガスと
してアルゴンを用いた。図中で（Ａ），（Ｃ），
（Ｅ），（Ｇ）は成膜原料ガスとスパッタリング用ガス
をともに導入して行なう、いわゆるバイアスＥＣＲプラ
ズマＣＶＤ工程後の形状を示している。一方、（Ｂ），
（Ｄ），（Ｆ），（Ｈ）はスパッタリング用ガスのみを
導入して行なうスパッタエッチング工程後の形状を示し
ている。両工程での基板に印加する高周波バイアスの出
力は２５０Ｗとした。
【００１４】先ず、バイアスＥＣＲプラズマＣＶＤ工程
を所定の時間行なうと、（Ａ）のように、基板１上の金
属配線２上のシリコン酸化膜３は多少オーバーハング形
状を有するものとなる。通常のバイアスＥＣＲプラズマ
ＣＶＤではこのようなオーバーハング形状が発生しない
ように高出力の高周波バイアスを印加するが、本発明で
は後にスパッタエッチング工程を有するため、多少のオ
ーバーハング形状は許容できる。
【００１５】次に、成膜原料ガスの導入を中止し、スパ
ッタエッチング工程に移る。スパッタエッチング工程を
所定時間行なったときの形状は、オーバーハング部が優
先的にスパッタエッチングされ、その結果（Ｂ）に示さ
れるような形状となる。その後さらにバイアスＥＣＲプ
ラズマＣＶＤ工程を行なうと、（Ｃ）に示される形状と
なり、その後さらにスパッタエッチングを行なうと
（Ｄ）に示される形状となる。
【００１６】このようにバイアスＥＣＲプラズマＣＶＤ
工程とスパッタエッチング工程を順次繰り返していくこ
とによって、最終的には（Ｈ）に示されるように、金属
配線２，２間がボイドなく埋め込まれ、平坦化も行なわ
れた優れた段差被覆形状を有する絶縁膜３が形成され
る。このように、バイアスＥＣＲプラズマＣＶＤ工程と
スパッタエッチングを繰り返すことにより、低出力の高
周波バイアスであっても優れた段差被覆性を有する絶縁
膜が半導体装置に与える損傷を抑えながら形成させるこ
とができる。
【００１７】（実施例１）４インチの単結晶シリコンウ
エハ上に既知の方法によりアルミニウム薄膜を約９００
０Åの厚さに形成し、写真製版とエッチングによりライ
ン・アンド・スペース（Ｌ／Ｓ）＝０.７μｍ／０.７μ
ｍにパターン化したものを基板とした。バイアスＥＣＲ
プラズマＣＶＤ及びスパッタエッチングの条件は以下の
通りである。
【００１８】バイアスＥＣＲプラズマＣＶＤ工程 ＳｉＨ4流量： １０ｓｃｃｍ Ｏ2流量 ： １５ｓｃｃｍ Ａｒ流量 ： ２０ｓｃｃｍ スパッタエッチング工程 Ａｒ流量 ： ２０ｓｃｃｍ 両工程とも圧力は１ｍTorr、基板温度は１５０℃、マイ
クロ波電力は７００Ｗ、高周波（１３.５６ＭＨｚ）電
力は２５０Ｗである。
【００１９】各工程の条件をこのように設定し、バイア
スＥＣＲプラズマＣＶＤ工程の単位時間を３分間、スパ
ッタエッチング工程の単位時間を５分間とし、またそれ
らを交互に繰り返す繰返し回数を８回とした。その結
果、金属配線間をボイドなく埋め込んで、かつ表面性も
平坦なシリコン酸化膜が得られた。
【００２０】（実施例２）実施例１と同様であるが、基
板のライン・アンド・スペース（Ｌ／Ｓ）＝０.５μｍ
／０.５μｍとし、バイアスＥＣＲプラズマＣＶＤ工程
の単位時間を２分間、スパッタエッチング工程の単位時
間を６分間とし、繰返し回数を８回とした。その結果、
金属配線間をボイドなく埋め込んで、かつ表面性も平坦
なシリコン酸化膜が得られた。
【００２１】第１の工程、すなわちバイアスＥＣＲプラ
ズマＣＶＤ工程の成膜速度をＡ（Å／分）、その１回当
りの成膜時間、すなわち第１の工程の単位時間をｔ
1（分）とする。第２の工程、すなわちスパッタエッチ
ング工程のエッチング速度をＢ（Å／分）、その１回当
りのエッチング時間、すなわち第２の工程の単位時間を
ｔ 2（分）とする。
【００２２】図２に、基板に印加する高周波バイアスの
出力を変化させながら、バイアスＥＣＲプラズマＣＶＤ
法によりシリコン酸化膜を成膜したときの成膜速度を示
す。高周波バイアス電力が０のときの成膜速度はバイア
スを印加しない場合の成膜速度であり、約８００Å／分
である。一方、高周波バイアス電力を２５０Ｗ印加した
場合の成膜速度Ａは、グラフから約６００Å／分と読み
取ることができる。また、この結果から、高周波バイア
スを２５０Ｗ印加することによって得られる見掛けのエ
ッチング速度Ｂは、 ８００−６００＝２００（Å／分） と考えられる。ここで、第１の工程の成膜速度Ａと単位
時間ｔ1との積Ａ・ｔ1と、第２の工程のエッチング速度
Ｂと単位時間ｔ2との積Ｂ・ｔ2との比Ａ・ｔ1／Ｂ・ｔ2に
よって両工程の繰返し周期を評価する。
【００２３】実施例１及び２を含み、さらに条件を変え
て測定を行ない、金属配線間にすがなく埋め込めるかど
うかを評価した結果を表１に示す。
【００２４】
【表１】
【００２５】条件の欄で、例えば（５，３）×５は第１
の工程の単位時間が５分、第２の工程の単位時間が３
分、繰返し回数が５回であることを示している。ライン
・アンド・スペース（Ｌ／Ｓ）は小さい方が良好な絶縁
膜の形成が難しく、表中の○は金属配線間の層間膜にす
がなく埋込みができた結果を示し、×印はすが発生した
結果を示している。
【００２６】
【発明の効果】本発明によれば低出力の高周波バイアス
によるバイアスＥＣＲプラズマＣＶＤ工程とスパッタエ
ッチング工程を繰り返すことにより、半導体装置に与え
る損傷を抑えることができ、金属配線間をボイドなく埋
め込んで、かつ表面性も平坦な、段差被覆性に優れた絶
縁膜を得ることができる。また、本発明の工程はバイア
スＥＣＲプラズマＣＶＤ工程とスパッタエッチング工程
であり、それぞれの時間と繰返し回数という制御しやす
いパラメータを最適化することにより、種々の配線寸法
に対応することができので、再現性も得られやすく、制
御性に優れている。
【図面の簡単な説明】
【図１】一実施例におけるシリコン酸化膜形成工程を示
す工程断面図である。
【図２】一実施例における高周波バイアス電力に対する
成膜速度を示す図である。
【符号の説明】
１ シリコン基板 ２ 金属配線 ３ シリコン酸化膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年９月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】また、基板に高周波バイアスを印加し、ア
ルゴンなどのガスを添加して成膜と同時にアルゴンなど
のイオンによるスパッタエッチングを起こさせることに
より、段差被覆性を向上させたバイアスＥＣＲプラズマ
ＣＶＤ法が提案されている。バイアスＥＣＲプラズマＣ
ＶＤ法は基板に高周波バイアスを印加し、ＥＣＲプラズ
マによりイオン化された陽イオンを基板近傍に発生した
イオンシースによる自己バイアス効果により引き寄せ、
陽イオンによるスパッタエッチングの効果を利用する方
法である。スパッタエッチングは基板表面の傾斜部にお
いてより顕著に現われることから、絶縁膜のオーバーエ
ッチング部を優先的にエッチングし、金属配線間をボイ
ド（本明細書では「空隙」の意味で使用している）なく
埋め込む手法として注目されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】好ましい態様では高周波バイアスの電力を
５０〜５００Ｗに設定する。本発明での好ましい条件
は、第１の工程の成膜速度をＡ（Å／分）、その第１の
工程の１回当りの成膜時間をｔ1（分）とし、第２の工
程のエッチング速度をＢ（Å／分）、その第２の工程の
１回当りのエッチング時間をｔ2（分）としたとき、次
の関係式が成り立つように設定する。 ０.４≦Ａ・ｔ1／Ｂ・ｔ2≦２.０
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 基板に高周波バイアスを印加できるＥＣ
    ＲプラズマＣＶＤ法により基板上に絶縁膜を形成する工
    程を含む半導体装置の製造方法において、 絶縁膜を形成する前記工程では、基板に低出力の高周波
    バイアスを印加しつつ、成膜原料となるガスと、イオン
    化して陽イオンとなる元素を含むガスとを同時に導入
    し、成膜と陽イオンによるスパッタエッチングとを同時
    に行なわせる第１の工程と、 基板に低出力の高周波バイアスを印加しつつ、成膜原料
    となるガスを導入せず、イオン化して陽イオンとなる元
    素を含むガスのみを導入して陽イオンによるスパッタエ
    ッチングのみを行なわせる第２の工程とを繰り返すこと
    を特徴とする半導体装置の製造方法。
  2. 【請求項２】 基板に印加する高周波バイアスの電力が
    ５０〜５００Ｗの範囲内である請求項１に記載の半導体
    装置の製造方法。
  3. 【請求項３】 前記第１の工程の成膜速度をＡ（Å／
    分）、その第１の工程の１回当りの成膜時間をｔ
    1（分）とし、前記第２の工程のエッチング速度をＢ
    （Å／分）、その第２の工程の１回当りのエッチング時
    間をｔ2（分）としたとき、次の関係式が成り立つよう
    に条件を設定する請求項１又は２に記載の半導体装置の
    製造方法。 ０.４≦Ａ・ｔ1／Ｂ・ｔ2≦２０
JP33956593A 1993-12-03 1993-12-03 半導体装置の製造方法 Pending JPH07161703A (ja)

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