JPH06163809A - 集積回路素子およびその製造方法 - Google Patents
集積回路素子およびその製造方法Info
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- JPH06163809A JPH06163809A JP5197087A JP19708793A JPH06163809A JP H06163809 A JPH06163809 A JP H06163809A JP 5197087 A JP5197087 A JP 5197087A JP 19708793 A JP19708793 A JP 19708793A JP H06163809 A JPH06163809 A JP H06163809A
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Abstract
(57)【要約】
【目的】 半導体素子はチップキャリアを、信号接続基
板、コンデンサ基板、抵抗器基板及び電源基板のような
多数の機能性基板に細分して製造する。多数の基板は組
み立てられる前に別個に製造されテストされる。基板の
製造やテストは都合良く並行して実施するので、半導体
素子の製造時間は減少する。 【構成】 各々の基板102,103,104,105 は上部連結層及
び底部連結層を有する。各々の連結層は同一パターンの
多数のボンドパッドを有する。パッドは同じ設計規則、
構造体、ピッチ、直径及び各層に対する製造方法を使用
して形成する。この同一性のため、異なる機能性基板を
連結層を変更することなく電気的に交換できる。この場
合、基板内部の変更が必要な場合がある。
板、コンデンサ基板、抵抗器基板及び電源基板のような
多数の機能性基板に細分して製造する。多数の基板は組
み立てられる前に別個に製造されテストされる。基板の
製造やテストは都合良く並行して実施するので、半導体
素子の製造時間は減少する。 【構成】 各々の基板102,103,104,105 は上部連結層及
び底部連結層を有する。各々の連結層は同一パターンの
多数のボンドパッドを有する。パッドは同じ設計規則、
構造体、ピッチ、直径及び各層に対する製造方法を使用
して形成する。この同一性のため、異なる機能性基板を
連結層を変更することなく電気的に交換できる。この場
合、基板内部の変更が必要な場合がある。
Description
【0001】
【産業上の利用分野】本発明は一般的に半導体素子のパ
ッケージングに関するものであり、特に半導体素子の製
造を容易にするチップキャリアのデザインに関する。
ッケージングに関するものであり、特に半導体素子の製
造を容易にするチップキャリアのデザインに関する。
【0002】
【従来の技術】半導体素子をパッケージで製造する方法
に関しては、数多くの先行技術による方法がある。図1
6はデポジション法(MCM−D)を使用してマルチチ
ップモジュールを製造する先行技術を示すフローチャー
トである。この方法では、基板の層は他の基板の上面に
連続的に形成される。各層が形成された後に、各層はテ
ストされる。技術的に周知の方法で、電源基板が最初に
製造される(ステップ1001)。製造後、この電源基
板はテストされる(ステップ1002)。次の層、薄膜
基板1(TFS1)は、電源基板の上面に技術的に周知
の方法(ステップ1003)でデポジットされる。この
部分的にアセンブルされた基板はテストされる(ステッ
プ1004)。この部分的にアセンブルされた基板がテ
ストに不合格の場合は、再加工されるかまたは廃棄され
なければならない。後者を選択する場合、良品の電源基
板が部分的にアセンブルされた不合格品の基板の一部と
して廃棄されることになる。第2の薄膜基板(TFS
2)は第1の薄膜基板(TSF1)上にデポジットされ
(ステップ1005)、テストされる(ステップ100
6)。第1の薄膜基板と同様に、ステップ1006でテ
ストに不合格の場合は、この部分的にアセンブルされた
基板全体を再加工または廃棄しなければならない。この
工程は、薄膜基板の第N層(TFSN)が連続的にアセ
ンブルされた基板上にデポジットされ(ステップ100
7)、テストされる(ステップ1008)まで続行され
る。基板のアセンブリと並行して、チップがアセンブル
され(ステップ1009)テストされる(ステップ10
11)。基板がアセンブルされテストに合格した後、技
術的に周知のチップ結合技術を使用して、テストに合格
したチップは基板に結合される(ステップ1002)。
に関しては、数多くの先行技術による方法がある。図1
6はデポジション法(MCM−D)を使用してマルチチ
ップモジュールを製造する先行技術を示すフローチャー
トである。この方法では、基板の層は他の基板の上面に
連続的に形成される。各層が形成された後に、各層はテ
ストされる。技術的に周知の方法で、電源基板が最初に
製造される(ステップ1001)。製造後、この電源基
板はテストされる(ステップ1002)。次の層、薄膜
基板1(TFS1)は、電源基板の上面に技術的に周知
の方法(ステップ1003)でデポジットされる。この
部分的にアセンブルされた基板はテストされる(ステッ
プ1004)。この部分的にアセンブルされた基板がテ
ストに不合格の場合は、再加工されるかまたは廃棄され
なければならない。後者を選択する場合、良品の電源基
板が部分的にアセンブルされた不合格品の基板の一部と
して廃棄されることになる。第2の薄膜基板(TFS
2)は第1の薄膜基板(TSF1)上にデポジットされ
(ステップ1005)、テストされる(ステップ100
6)。第1の薄膜基板と同様に、ステップ1006でテ
ストに不合格の場合は、この部分的にアセンブルされた
基板全体を再加工または廃棄しなければならない。この
工程は、薄膜基板の第N層(TFSN)が連続的にアセ
ンブルされた基板上にデポジットされ(ステップ100
7)、テストされる(ステップ1008)まで続行され
る。基板のアセンブリと並行して、チップがアセンブル
され(ステップ1009)テストされる(ステップ10
11)。基板がアセンブルされテストに合格した後、技
術的に周知のチップ結合技術を使用して、テストに合格
したチップは基板に結合される(ステップ1002)。
【0003】このMCM−Dアセンブリ方法は、デポジ
ション法が標準的な写真印刷技術を使用するため、高密
度の連結を可能にする。この写真印刷技術では微小信号
トレース、微小なトレース間距離、及び連続した基板層
間の精密なアライメントが得られる。しかしながら、こ
の方法には多くの欠点がある。第1に、より高いアニー
ル温度を必要とする層はより低いアニール温度を必要と
する層より前に製造されねばならず、そのため半導体素
子の設計やパッケージングに潜在的に厳しい制約が加え
られることになる。例えば、五酸化タンタル(TaO5)か
ら製造される薄膜コンデンサ層は、摂氏600度から8
00度の間の温度で約1分間アニールされる。他の基板
層は、一般により低い安定温度を持つ別の誘電体から製
造される。例えば、典型的な材料に摂氏400度まで安
定なポリイミド樹脂がある。このため、薄膜コンデンサ
層はポリイミド樹脂層の前に製造されねばならず、その
結果コンデンサ層は最上部の層にすることはできない。
電気回路の中には、コンデンサ層ができるだけチップに
接近することが好ましい場合がある。この例において
は、基板の物理的な制約が対応する回路の電気的性能を
制限することになる。
ション法が標準的な写真印刷技術を使用するため、高密
度の連結を可能にする。この写真印刷技術では微小信号
トレース、微小なトレース間距離、及び連続した基板層
間の精密なアライメントが得られる。しかしながら、こ
の方法には多くの欠点がある。第1に、より高いアニー
ル温度を必要とする層はより低いアニール温度を必要と
する層より前に製造されねばならず、そのため半導体素
子の設計やパッケージングに潜在的に厳しい制約が加え
られることになる。例えば、五酸化タンタル(TaO5)か
ら製造される薄膜コンデンサ層は、摂氏600度から8
00度の間の温度で約1分間アニールされる。他の基板
層は、一般により低い安定温度を持つ別の誘電体から製
造される。例えば、典型的な材料に摂氏400度まで安
定なポリイミド樹脂がある。このため、薄膜コンデンサ
層はポリイミド樹脂層の前に製造されねばならず、その
結果コンデンサ層は最上部の層にすることはできない。
電気回路の中には、コンデンサ層ができるだけチップに
接近することが好ましい場合がある。この例において
は、基板の物理的な制約が対応する回路の電気的性能を
制限することになる。
【0004】第2は、MCM−D法を使用して連続的に
層を形成することは、総合的な歩留まりも低いことであ
る。例えば、第1の層の製造歩留まりが90%でしかも
第2の層の製造歩留まりが90%の場合、これら2個の
層を製造する平均の総合歩留まりは81%である。層の
数が増加するにつれて、総合的な歩留まりは減少する。
設計の中には歩留まりが約50%のモジュール層もあ
る。この層が後の工程で形成される場合、多数の部分的
にアセンブルされた良品の層が、歩留まりの低い層が結
合された後で廃棄される。従って、製造コストを減少さ
せるために、歩留まりの低い層は一般に最初に製造され
る層になるべく設計される。このことは半導体の素子や
パッケージの電気設計に、さらなる制約を加えることに
なる。
層を形成することは、総合的な歩留まりも低いことであ
る。例えば、第1の層の製造歩留まりが90%でしかも
第2の層の製造歩留まりが90%の場合、これら2個の
層を製造する平均の総合歩留まりは81%である。層の
数が増加するにつれて、総合的な歩留まりは減少する。
設計の中には歩留まりが約50%のモジュール層もあ
る。この層が後の工程で形成される場合、多数の部分的
にアセンブルされた良品の層が、歩留まりの低い層が結
合された後で廃棄される。従って、製造コストを減少さ
せるために、歩留まりの低い層は一般に最初に製造され
る層になるべく設計される。このことは半導体の素子や
パッケージの電気設計に、さらなる制約を加えることに
なる。
【0005】図17は積層法(MCM−L)を使用して
マルチチップモジュールを製造する先行技術を説明する
フローチャートである。MCM−D法とは異なり、MC
M−L法は層を並行して製造する。第1の薄膜基板から
第Nの薄膜基板(TSF1....TSFN)は並行して製
造される(ステップ1101,1102,1103)。
更に電源基板も並行して製造される(ステップ110
4)。各々の基板層は連続的に個別にテストされる(ス
テップ1106,1107,1108,1109)。
マルチチップモジュールを製造する先行技術を説明する
フローチャートである。MCM−D法とは異なり、MC
M−L法は層を並行して製造する。第1の薄膜基板から
第Nの薄膜基板(TSF1....TSFN)は並行して製
造される(ステップ1101,1102,1103)。
更に電源基板も並行して製造される(ステップ110
4)。各々の基板層は連続的に個別にテストされる(ス
テップ1106,1107,1108,1109)。
【0006】テストに合格した後、基板層は薄膜基板か
ら剥離され、連結トレースとバイアスを含むデポジット
材料の薄い層を形成する(ステップ1111,111
2,1113)。この薄い層は次に電源基板に結合さ
れ、基板層を形成する(ステップ1114)。この結合
では、一方の基板層上の連結接点は他方の基板層上の対
応するボンドパッドに電気的に接続されることを必要と
する。層を共に積層するために、層を一列に並べて、ボ
ンドパッドが互いに間隔を取って向かい合うようにす
る。
ら剥離され、連結トレースとバイアスを含むデポジット
材料の薄い層を形成する(ステップ1111,111
2,1113)。この薄い層は次に電源基板に結合さ
れ、基板層を形成する(ステップ1114)。この結合
では、一方の基板層上の連結接点は他方の基板層上の対
応するボンドパッドに電気的に接続されることを必要と
する。層を共に積層するために、層を一列に並べて、ボ
ンドパッドが互いに間隔を取って向かい合うようにす
る。
【0007】エポキシ樹脂のような結合材料が基板層間
に配設され、硬化して機械的に剛性の構造体になる。間
隔を取ったボンドパッドを接続するために、この剛性の
構造体に孔をあけ、剛性の構造体の一方の表面から反対
側にある剛性の構造体の他方の表面を接続する電気的導
体を通して伸長する孔を形成する(ステップ111
6)。この孔は次いでめっきまたは他の技術的に周知の
方法で金属化され、個別の基板層上のボンドパッド間の
電気的径路を形成する(ステップ1117)。以前の図
16で説明したのと同様の方法で、チップはアセンブル
され(ステップ1118)、テストされる(ステップ1
119)。電気的テストを終えたチップは、次にキャリ
アに結合される(ステップ1120)。
に配設され、硬化して機械的に剛性の構造体になる。間
隔を取ったボンドパッドを接続するために、この剛性の
構造体に孔をあけ、剛性の構造体の一方の表面から反対
側にある剛性の構造体の他方の表面を接続する電気的導
体を通して伸長する孔を形成する(ステップ111
6)。この孔は次いでめっきまたは他の技術的に周知の
方法で金属化され、個別の基板層上のボンドパッド間の
電気的径路を形成する(ステップ1117)。以前の図
16で説明したのと同様の方法で、チップはアセンブル
され(ステップ1118)、テストされる(ステップ1
119)。電気的テストを終えたチップは、次にキャリ
アに結合される(ステップ1120)。
【0008】MCM−L法には多くの欠点がある。第1
に、剥離された薄膜基板層は薄くかつ曲がりやすいた
め、基板層を間隔を置いて配設する場合、この層が反っ
てしまう傾向がある。この反りのために対応するボンド
パッドは一直線になれない。第2に、結合材料を基板層
間に配設する工程がアセンブルされた基板の最小の厚さ
を制限してしまう。第3に、機械的に剛性の構造体に機
械的に孔をあけることである。機械的なドリルビットの
最小の直径は約150マイクロメータである。これが基
板内の電気的導体間のピッチを制限する。
に、剥離された薄膜基板層は薄くかつ曲がりやすいた
め、基板層を間隔を置いて配設する場合、この層が反っ
てしまう傾向がある。この反りのために対応するボンド
パッドは一直線になれない。第2に、結合材料を基板層
間に配設する工程がアセンブルされた基板の最小の厚さ
を制限してしまう。第3に、機械的に剛性の構造体に機
械的に孔をあけることである。機械的なドリルビットの
最小の直径は約150マイクロメータである。これが基
板内の電気的導体間のピッチを制限する。
【0009】半導体素子が製造可能でしかも個別にテス
トできる独立した層に分離できる場合は、前述で証明し
たこれら欠点を回避できる。例えば、異なるアニール温
度を要する2個の半導体層が個別に製造でき、その後1
個の最終製品に結合できる。その上、素子はテスト済み
の層のみの結合で形成されるので、総合的な歩留まりは
組立工程の歩留まりによってのみ制限され、90%以上
となる。
トできる独立した層に分離できる場合は、前述で証明し
たこれら欠点を回避できる。例えば、異なるアニール温
度を要する2個の半導体層が個別に製造でき、その後1
個の最終製品に結合できる。その上、素子はテスト済み
の層のみの結合で形成されるので、総合的な歩留まりは
組立工程の歩留まりによってのみ制限され、90%以上
となる。
【0010】さらに、個々の層は並行して製造されかつ
テストされるので、素子の製造時間が短縮される。
テストされるので、素子の製造時間が短縮される。
【0011】
【発明の要約】本発明は1つの見地によれば、半導体素
子のパッケージングに使用するチップキァリアに関す
る。このキャリアは、少なくとも1個の集積回路の半導
体チップを備える第1の基板と、第1の基板に直接結合
する少なくとも1個の個別に製造された第2の基板とを
具える。第2の基板は、半導体チップの集積回路に接続
するために予め定めた電気的機能要素を有する。
子のパッケージングに使用するチップキァリアに関す
る。このキャリアは、少なくとも1個の集積回路の半導
体チップを備える第1の基板と、第1の基板に直接結合
する少なくとも1個の個別に製造された第2の基板とを
具える。第2の基板は、半導体チップの集積回路に接続
するために予め定めた電気的機能要素を有する。
【0012】都合の良いことに、各第2の基板はボンド
パッドのほぼ等しいパターンを持つ上部及び底部連結層
を有するため、第2の基板を追加したり取り去ったりす
ることは、素子を形成する第2の基板の配置と同様に、
容易に達成できる。本発明は他の見地では、少なくとも
1個の集積回路の半導体チップを有する半導体素子を製
造する方法に関する。この方法は、少なくとも1個の半
導体チップを備える第1の基板を形成する工程と、多数
の電気的機能素子を有する少なくとも1個の別個の第2
の基板を形成する工程と、第1の基板を直接第2の基板
に結合しこの半導体チップを備えるキャリアを形成する
工程とを具える。
パッドのほぼ等しいパターンを持つ上部及び底部連結層
を有するため、第2の基板を追加したり取り去ったりす
ることは、素子を形成する第2の基板の配置と同様に、
容易に達成できる。本発明は他の見地では、少なくとも
1個の集積回路の半導体チップを有する半導体素子を製
造する方法に関する。この方法は、少なくとも1個の半
導体チップを備える第1の基板を形成する工程と、多数
の電気的機能素子を有する少なくとも1個の別個の第2
の基板を形成する工程と、第1の基板を直接第2の基板
に結合しこの半導体チップを備えるキャリアを形成する
工程とを具える。
【0013】本発明はさらに他の見地では、連結基板及
び多数のこの連結基板に結合する集積回路素子を有する
マルチチップモジュールに関する。各々の集積回路素子
は、半導体チップと少なくとも1個の機能性基板とを有
する。各々の機能性基板は個別に製造され、かつ半導体
チップと連結基板とを結合する予め定めた電気的機能素
子を有する。
び多数のこの連結基板に結合する集積回路素子を有する
マルチチップモジュールに関する。各々の集積回路素子
は、半導体チップと少なくとも1個の機能性基板とを有
する。各々の機能性基板は個別に製造され、かつ半導体
チップと連結基板とを結合する予め定めた電気的機能素
子を有する。
【0014】
【実施例】本発明の機能は、多数の連結された基板から
集積回路用チップ等のためのキャリアを製造することで
ある。4種の基板を典型的な回路では使用する。各基板
は各面に同一パターンのボンディングパッドを有する。
代表的なキャリア内の基板は、ボンディングパッドによ
って対面結合される。回路は基板を通過する電気的接続
及び基板間の電気的接続により組み立てられる。
集積回路用チップ等のためのキャリアを製造することで
ある。4種の基板を典型的な回路では使用する。各基板
は各面に同一パターンのボンディングパッドを有する。
代表的なキャリア内の基板は、ボンディングパッドによ
って対面結合される。回路は基板を通過する電気的接続
及び基板間の電気的接続により組み立てられる。
【0015】連結基板は上面と底面に同一パターンのボ
ンドパッドを有する。代表的な連結基板では、一方の面
の若干のボンドパッドは反対側の他方の面のボンドパッ
ドに直接接続している。上面の若干のボンドパッドは、
向き合っていない底面のボンドパッドに接続できる。連
結基板内の薄膜導体はこの種非対向側のボンドパッドを
連結する。あるボンドパッドは、特定の実施例ではどこ
にも接続できない。特定の連結基板内の連結は、特定の
回路構成のために製造される。
ンドパッドを有する。代表的な連結基板では、一方の面
の若干のボンドパッドは反対側の他方の面のボンドパッ
ドに直接接続している。上面の若干のボンドパッドは、
向き合っていない底面のボンドパッドに接続できる。連
結基板内の薄膜導体はこの種非対向側のボンドパッドを
連結する。あるボンドパッドは、特定の実施例ではどこ
にも接続できない。特定の連結基板内の連結は、特定の
回路構成のために製造される。
【0016】他の種類の基板はコンデンサ基板である。
この基板も上面及び底面に同一パターンのボンドパッド
を有する。若干のこれらボンドパッドはコンデンサ基板
に組み立てられた薄膜コンデンサのターミナルに接続す
る。どのパッドが特定の値のコンデンサに接続するか
は、コンデンサ基板を使用する回路の機能による。第3
の種類の基板は抵抗器基板である。この基板も上面及び
底面に同一パターンのボンドパッドを有する。薄膜抵抗
器は基板内に形成される。この種抵抗器は、この種基板
から組み立てられる特定の回路に好適な形態でボンドパ
ッドに接続する。
この基板も上面及び底面に同一パターンのボンドパッド
を有する。若干のこれらボンドパッドはコンデンサ基板
に組み立てられた薄膜コンデンサのターミナルに接続す
る。どのパッドが特定の値のコンデンサに接続するか
は、コンデンサ基板を使用する回路の機能による。第3
の種類の基板は抵抗器基板である。この基板も上面及び
底面に同一パターンのボンドパッドを有する。薄膜抵抗
器は基板内に形成される。この種抵抗器は、この種基板
から組み立てられる特定の回路に好適な形態でボンドパ
ッドに接続する。
【0017】最後の一般的種類の基板は電源基板であ
る。この基板は上面に、他の基板のボンドパッドのパタ
ーンと同一のボンドパッドのパターンを有する。アース
接続や電源等のような機能回路素子は、電源基板内に形
成できる。このため例えば抵抗器を有する基板は、この
基板に接続される他の回路素子を心配することなく製造
及びテストできる。
る。この基板は上面に、他の基板のボンドパッドのパタ
ーンと同一のボンドパッドのパターンを有する。アース
接続や電源等のような機能回路素子は、電源基板内に形
成できる。このため例えば抵抗器を有する基板は、この
基板に接続される他の回路素子を心配することなく製造
及びテストできる。
【0018】この種基板の集合体は次に、一緒に結合さ
れる隣接する基板にボンドパッドを持つ対面スタックの
形に組み立てられる。典型的には連結基板はスタックの
頂部にある。集積回路のチップは連結基板にチップリー
ド線で取り付けられ、このリード線は基板の底部の選択
されたボンドパッドに、基板を通って直接またはより離
れたパッドには基板を通して組み立てられた連結リード
線によって接続する。
れる隣接する基板にボンドパッドを持つ対面スタックの
形に組み立てられる。典型的には連結基板はスタックの
頂部にある。集積回路のチップは連結基板にチップリー
ド線で取り付けられ、このリード線は基板の底部の選択
されたボンドパッドに、基板を通って直接またはより離
れたパッドには基板を通して組み立てられた連結リード
線によって接続する。
【0019】電源基板は通常熱を消散するためスタック
の底部にある。抵抗器基板及びコンデンサ基板が中間に
対面して挟まれる。回路は各種の基板内の接続により
“アセンブル”され、能動回路素子のリード線を所望の
場合コンデンサ、抵抗器、アースなどに連結する。これ
は能動素子をコンデンサや抵抗器等のようなディスクリ
ート部品に接続することにより回路を組み立てるのと対
比できる。これは別個のコンデンサ、抵抗器及び能動回
路素子の層が1個の基板上に連続的に形成されて製造さ
れる素子とも対比できる。個別の基板は最もコストの効
率の良い方法で独立して製造でき、しかも各基板はアセ
ンブルされる素子に組み込む前にテストできる。
の底部にある。抵抗器基板及びコンデンサ基板が中間に
対面して挟まれる。回路は各種の基板内の接続により
“アセンブル”され、能動回路素子のリード線を所望の
場合コンデンサ、抵抗器、アースなどに連結する。これ
は能動素子をコンデンサや抵抗器等のようなディスクリ
ート部品に接続することにより回路を組み立てるのと対
比できる。これは別個のコンデンサ、抵抗器及び能動回
路素子の層が1個の基板上に連続的に形成されて製造さ
れる素子とも対比できる。個別の基板は最もコストの効
率の良い方法で独立して製造でき、しかも各基板はアセ
ンブルされる素子に組み込む前にテストできる。
【0020】事実上、基板のアセンブリは、能動素子
(例えば、トランジスタ)、コンデンサ及び抵抗器が全
て連続する薄膜層を持つ1個の基板上に形成され連結さ
れている集積回路に似ている。隣接する層間の接続は、
層自体が異なる基板上にあるため、各基板を通って伸長
する貫通接続または径路によるところが異なる。集積回
路のチップは連結基板に固定されるか、または直接機能
性基板にこの基板の一部になることなく固定されるとこ
ろも異なる。このため、基板上の多数のチップの連結が
可能になる。機能性基板は薄いため、信号の走行時間は
短い。
(例えば、トランジスタ)、コンデンサ及び抵抗器が全
て連続する薄膜層を持つ1個の基板上に形成され連結さ
れている集積回路に似ている。隣接する層間の接続は、
層自体が異なる基板上にあるため、各基板を通って伸長
する貫通接続または径路によるところが異なる。集積回
路のチップは連結基板に固定されるか、または直接機能
性基板にこの基板の一部になることなく固定されるとこ
ろも異なる。このため、基板上の多数のチップの連結が
可能になる。機能性基板は薄いため、信号の走行時間は
短い。
【0021】図1は、本発明が実施する半導体素子10
0の略断面図を示す。この半導体素子100は、電源基
板102、薄膜抵抗器基板103、薄膜コンデンサ基板
104及び信号接続基板105のような多数の機能性基
板を有するチップキャリア101を具える。後述するよ
うに、各機能性基板は上面及び底面に隣接する基板に電
気的かつ物理的に結合している。
0の略断面図を示す。この半導体素子100は、電源基
板102、薄膜抵抗器基板103、薄膜コンデンサ基板
104及び信号接続基板105のような多数の機能性基
板を有するチップキャリア101を具える。後述するよ
うに、各機能性基板は上面及び底面に隣接する基板に電
気的かつ物理的に結合している。
【0022】機能性基板102,103,104,10
5は図1に示すように配設する必要はないが、個々の素
子の必要性により、一般に他の形状及び順序で配設でき
る。多数の半導体チップ106が上部機能性基板の上面
に電気的に結合している。図1に示すように、半導体チ
ップ106は信号接続基板105に接続する。図2は、
半導体素子100の略断面図であり、分離した基板10
2,103,104,105を示す。図示のように、こ
れら基板の各々は、電源基板102を除いて、各底部連
結層201と隣接する機能基板の上部連結層202とを
電気的に接続するため、上部連結層202及び底部連結
層201を有する。
5は図1に示すように配設する必要はないが、個々の素
子の必要性により、一般に他の形状及び順序で配設でき
る。多数の半導体チップ106が上部機能性基板の上面
に電気的に結合している。図1に示すように、半導体チ
ップ106は信号接続基板105に接続する。図2は、
半導体素子100の略断面図であり、分離した基板10
2,103,104,105を示す。図示のように、こ
れら基板の各々は、電源基板102を除いて、各底部連
結層201と隣接する機能基板の上部連結層202とを
電気的に接続するため、上部連結層202及び底部連結
層201を有する。
【0023】電源基板102は、上部連結層のみを有す
るように示す。これは電源回路は概して半導体素子の底
部に置かれて、熱の消散を容易にするためである。必要
なら、電源基板102は抵抗器基板又はコンデンサ基板
と同様に、上部及び底部の両方の連結層を有することも
できる。各機能性基板102,103,104及び10
5の一般的な構造は、図3のより詳細な断面図に示す。
これら基板の各々は、ウェーハ301の上部の1個以上
の薄膜層302に形成する多数の予め定めた機能素子を
有する。図3に示す構造の相対寸法は、説明を容易にす
るため強調してある。
るように示す。これは電源回路は概して半導体素子の底
部に置かれて、熱の消散を容易にするためである。必要
なら、電源基板102は抵抗器基板又はコンデンサ基板
と同様に、上部及び底部の両方の連結層を有することも
できる。各機能性基板102,103,104及び10
5の一般的な構造は、図3のより詳細な断面図に示す。
これら基板の各々は、ウェーハ301の上部の1個以上
の薄膜層302に形成する多数の予め定めた機能素子を
有する。図3に示す構造の相対寸法は、説明を容易にす
るため強調してある。
【0024】コンデンサ基板104に対しては、多数の
コンデンサが薄膜層302の内部に形成される。薄膜コ
ンデンサの典型的な構造は、1983年にマグローヒル
・パブリシング・カンパニ(McGraw-Hill Publishing C
ompany)社から再発行されたレオン・アイ・メイセル
(Leon I. Maissel)及びレインハード・グラング(Rei
nhard Glang)著“ハンドブック・オブ・スィン・フィ
ルム・テクノロジ”(Handbook of Thin Film Technolo
gy)の19−3及び19−28ページで見つけることが
できる。このコンデンサは、例えばチップキャリア10
1に結合する半導体チップ106内の回路によってバイ
パスコンデンサとして使用できる。
コンデンサが薄膜層302の内部に形成される。薄膜コ
ンデンサの典型的な構造は、1983年にマグローヒル
・パブリシング・カンパニ(McGraw-Hill Publishing C
ompany)社から再発行されたレオン・アイ・メイセル
(Leon I. Maissel)及びレインハード・グラング(Rei
nhard Glang)著“ハンドブック・オブ・スィン・フィ
ルム・テクノロジ”(Handbook of Thin Film Technolo
gy)の19−3及び19−28ページで見つけることが
できる。このコンデンサは、例えばチップキャリア10
1に結合する半導体チップ106内の回路によってバイ
パスコンデンサとして使用できる。
【0025】抵抗器基板103に対しては、多数の抵抗
器は薄膜層302に形成される。薄膜抵抗器の典型的な
構造は、メイセル(Maissel)等の18−35ページに
見つけることができる。この抵抗器は、例えばチップキ
ャリア101に結合する半導体チップ106内の回路に
よって、ターミネーティング抵抗器又はプルアップ抵抗
器として使用できる。
器は薄膜層302に形成される。薄膜抵抗器の典型的な
構造は、メイセル(Maissel)等の18−35ページに
見つけることができる。この抵抗器は、例えばチップキ
ャリア101に結合する半導体チップ106内の回路に
よって、ターミネーティング抵抗器又はプルアップ抵抗
器として使用できる。
【0026】再度図3に戻るに、上部連結層303は、
各基板102,103,104,105の薄膜層302
の上部に形成する。底部連結層304は、各基板10
2,103,104のウェーハ301の底部に形成す
る。この種連結は、1989年にニューヨークのバン・
ノーストランド・レインホールド(Van Norstrand Rein
hold)社から発行されたラオ アール トゥマラ(Rao
R. Tummala)及びエウゲンジェー リマスゼウスキ(Eu
gene J. Rymaszewski)著の“マイクロエレクトロニク
ス・パッケージング・ハンドブック”(Microelectroni
cs Packaging Handbook)の第6章の366ページに記
載されている。
各基板102,103,104,105の薄膜層302
の上部に形成する。底部連結層304は、各基板10
2,103,104のウェーハ301の底部に形成す
る。この種連結は、1989年にニューヨークのバン・
ノーストランド・レインホールド(Van Norstrand Rein
hold)社から発行されたラオ アール トゥマラ(Rao
R. Tummala)及びエウゲンジェー リマスゼウスキ(Eu
gene J. Rymaszewski)著の“マイクロエレクトロニク
ス・パッケージング・ハンドブック”(Microelectroni
cs Packaging Handbook)の第6章の366ページに記
載されている。
【0027】各上部連結層303及び底部連結層304
は、各々上面及び底面にほぼ同一のボンドパッド306
を有する。上部連結層303及び底部連結層304上の
多数のボンドパッド306は、互いに同一のパターンで
配設するため、どの基板の上部連結層303も他のどの
基板の底部連結層304に電気的にしかも物理的に結合
できる。図4〜8に関連して後述するように、パターン
が同一のため基板を交換できる。さらに、連結層30
3,304は各層に対して同じ冶金学、同一の設計ルー
ル、同じ製造方法を使用して形成する。その結果、基板
を形成する場合、連結層303,304は同じ方法を使
用して形成する。その上、連結層303,304の物理
的構造は同一である。この同一性のため、層を電気的に
接続する場合、均一の力が層の表面にわたって加えられ
て、電気的接続を達成する。ボンドパッドは変形自在の
バンプあるいははんだ、導電性エラストマまたは金のよ
うな材料でできた他の電気的コネクタでも良い。
は、各々上面及び底面にほぼ同一のボンドパッド306
を有する。上部連結層303及び底部連結層304上の
多数のボンドパッド306は、互いに同一のパターンで
配設するため、どの基板の上部連結層303も他のどの
基板の底部連結層304に電気的にしかも物理的に結合
できる。図4〜8に関連して後述するように、パターン
が同一のため基板を交換できる。さらに、連結層30
3,304は各層に対して同じ冶金学、同一の設計ルー
ル、同じ製造方法を使用して形成する。その結果、基板
を形成する場合、連結層303,304は同じ方法を使
用して形成する。その上、連結層303,304の物理
的構造は同一である。この同一性のため、層を電気的に
接続する場合、均一の力が層の表面にわたって加えられ
て、電気的接続を達成する。ボンドパッドは変形自在の
バンプあるいははんだ、導電性エラストマまたは金のよ
うな材料でできた他の電気的コネクタでも良い。
【0028】基板内の機能素子を底部連結層304に接
続するため、または上部連結層303を底部連結層30
4に接続するため、スルーホールコネクタ305のよう
な基板内接続が各基板のウェーハ301内に形成する。
スルーホール接続は、スルーホールを形成するために、
ドリル加工、リアクティブイオンエッチングまたはプラ
ズマエッチングのような周知の技術を使用して形成でき
る(前述のトゥマラ(Tummala)等著の4ページ29行
の記事を参照のこと)。ホールは次に導電性金属で満た
される。スルーホールを満たすまたは金属化するために
選択する導電性材料は、金属、金属の合金、金属非金属
混合物等を含むことができる。スルーホールは、化学蒸
着デポジション、プラズマデポジション、電気めっき、
MOCVD等のような当業者にとって周知のデポジショ
ン技術を使用して金属化できる。
続するため、または上部連結層303を底部連結層30
4に接続するため、スルーホールコネクタ305のよう
な基板内接続が各基板のウェーハ301内に形成する。
スルーホール接続は、スルーホールを形成するために、
ドリル加工、リアクティブイオンエッチングまたはプラ
ズマエッチングのような周知の技術を使用して形成でき
る(前述のトゥマラ(Tummala)等著の4ページ29行
の記事を参照のこと)。ホールは次に導電性金属で満た
される。スルーホールを満たすまたは金属化するために
選択する導電性材料は、金属、金属の合金、金属非金属
混合物等を含むことができる。スルーホールは、化学蒸
着デポジション、プラズマデポジション、電気めっき、
MOCVD等のような当業者にとって周知のデポジショ
ン技術を使用して金属化できる。
【0029】電源基板102は、ウェーハ301上に形
成した電源回路を有する。この電源基板は上部連結層3
03を有するが、電源基板102は一般的に半導体素子
の底部に置かれるため、底部連結層304は有しない。
しかしながら、一般的に底部連結層は必要なら特別な設
計によって、他の機能性基板内に配設できる。上述の基
板は、図9に関連して後述するように、個別にしかも分
離して製造できテストできる。テストした後、2個以上
の基板は(例えば、はんだで)結合され、1個の半導体
素子を形成できる。
成した電源回路を有する。この電源基板は上部連結層3
03を有するが、電源基板102は一般的に半導体素子
の底部に置かれるため、底部連結層304は有しない。
しかしながら、一般的に底部連結層は必要なら特別な設
計によって、他の機能性基板内に配設できる。上述の基
板は、図9に関連して後述するように、個別にしかも分
離して製造できテストできる。テストした後、2個以上
の基板は(例えば、はんだで)結合され、1個の半導体
素子を形成できる。
【0030】本発明の模範的な実施例を図4及び図5に
示す。図4は素子400の回路図の略図であり、電界効
果トランジスタ401を具え、この電界効果トランジス
タ401はドレインターミナル402、ソースターミナ
ル403及びゲートターミナル404を有する。ゲート
ターミナル404は、抵抗器405を介して電源Vcc
に接続する。この電源Vccにドレインターミナル40
2も接続する。ゲートターミナル404はコンデンサ4
06を介してアースにも接続する。このアースにはソー
スターミナル403も接続する。
示す。図4は素子400の回路図の略図であり、電界効
果トランジスタ401を具え、この電界効果トランジス
タ401はドレインターミナル402、ソースターミナ
ル403及びゲートターミナル404を有する。ゲート
ターミナル404は、抵抗器405を介して電源Vcc
に接続する。この電源Vccにドレインターミナル40
2も接続する。ゲートターミナル404はコンデンサ4
06を介してアースにも接続する。このアースにはソー
スターミナル403も接続する。
【0031】図5はいかに図4の素子400が本発明に
よって達成されるかを示す、半導体素子の断面図であ
る。図6は図5の構造を示す別の略図であり、いかに図
4の回路400が図5の構造体によって達成されるかを
より明瞭に示す。図5を参照するに、電界効果トランジ
スタ401は、当業者にとって周知の方法で半導体チッ
プ上に製造される。電界効果トランジスタはチップ上の
複合集積回路の1個の素子に過ぎない。この電界効果ト
ランジスタのみを模範的な能動回路素子として示す。ト
ランジスタ401のドレインターミナル402、ソース
ターミナル403及びゲートターミナル404はチップ
401の底面に形成する。トランジスタのドレイン、ソ
ース及びゲートターミナルは、各々コネクタ443,4
44,445により信号接続基板410の上部連結層4
11上のボンドパッド440,441,442に結合す
る。コネクタ443,444,445は、図3に関連し
て前述したように、変形自在のバンプまたは他の電気的
コネクタで良い。この特定の実施例では、信号接続基板
410内では連結はしない。電界効果トランジスタ40
1の3個のターミナル402,403及び404から伝
達される信号は、信号接続基板410の上部連結層41
1から、ウェーハを通る3個の独立したスルーホール接
続421,422及び423を介して、底部連結層41
2に通じる。上部連結層411上のボンドパッド44
6,447はこの例では使用しないが、底部連結層41
2上のボンドパッドと同一パターンの一部を形成する。
よって達成されるかを示す、半導体素子の断面図であ
る。図6は図5の構造を示す別の略図であり、いかに図
4の回路400が図5の構造体によって達成されるかを
より明瞭に示す。図5を参照するに、電界効果トランジ
スタ401は、当業者にとって周知の方法で半導体チッ
プ上に製造される。電界効果トランジスタはチップ上の
複合集積回路の1個の素子に過ぎない。この電界効果ト
ランジスタのみを模範的な能動回路素子として示す。ト
ランジスタ401のドレインターミナル402、ソース
ターミナル403及びゲートターミナル404はチップ
401の底面に形成する。トランジスタのドレイン、ソ
ース及びゲートターミナルは、各々コネクタ443,4
44,445により信号接続基板410の上部連結層4
11上のボンドパッド440,441,442に結合す
る。コネクタ443,444,445は、図3に関連し
て前述したように、変形自在のバンプまたは他の電気的
コネクタで良い。この特定の実施例では、信号接続基板
410内では連結はしない。電界効果トランジスタ40
1の3個のターミナル402,403及び404から伝
達される信号は、信号接続基板410の上部連結層41
1から、ウェーハを通る3個の独立したスルーホール接
続421,422及び423を介して、底部連結層41
2に通じる。上部連結層411上のボンドパッド44
6,447はこの例では使用しないが、底部連結層41
2上のボンドパッドと同一パターンの一部を形成する。
【0032】図5の特定の実施例では、薄膜コンデンサ
基板419は信号接続基板410の下に固定する。コン
デンサ基板419の上面の上部連結層413は、コンデ
ンサ基板419の底面に固定した底部連結層414の多
数のボンドパッド459,460,432,461,4
62のパターンと各々同一のパターンに配設した多数の
ボンドパッド431,457,456,455,454
を有する。連結層上のボンドパッドの同一性については
以前説明した。さらに、コンデンサ基板419の上部連
結層413は、信号接続基板410の上部連結層411
及び底部連結層412と同一である。
基板419は信号接続基板410の下に固定する。コン
デンサ基板419の上面の上部連結層413は、コンデ
ンサ基板419の底面に固定した底部連結層414の多
数のボンドパッド459,460,432,461,4
62のパターンと各々同一のパターンに配設した多数の
ボンドパッド431,457,456,455,454
を有する。連結層上のボンドパッドの同一性については
以前説明した。さらに、コンデンサ基板419の上部連
結層413は、信号接続基板410の上部連結層411
及び底部連結層412と同一である。
【0033】底部連結層412上のボンドパッド44
8,449,450,451,452は、上部連結層4
13上のボンドパッド431,457,456,45
5,454に、各々コネクタ463,424,425,
426,453により結合する。電気信号はトランジス
タ401のターミナル402,403,404と上部連
結層413上のボンドパッド455,457,456と
の間を伝達する。ボンドパッド452,454は回路で
使用しないにもかかわらず、隣接する連結層の対応する
ボンドパッドに接続されていることに注意すべきであ
る。
8,449,450,451,452は、上部連結層4
13上のボンドパッド431,457,456,45
5,454に、各々コネクタ463,424,425,
426,453により結合する。電気信号はトランジス
タ401のターミナル402,403,404と上部連
結層413上のボンドパッド455,457,456と
の間を伝達する。ボンドパッド452,454は回路で
使用しないにもかかわらず、隣接する連結層の対応する
ボンドパッドに接続されていることに注意すべきであ
る。
【0034】薄膜コンデンサ基板419内には、多数の
コンデンサ406が薄膜層内に形成しているが、図面を
明瞭にするため、これらコンデンサの1個のみを示す。
コンデンサ406は簡潔のため集中回路素子として示
す。コンデンサ406は典型的には、2個の金属層の間
に挟まれた誘電体層を持つ2個の平行に間隔を空けた金
属の層を具える。ボンドパッド456と結合するゲート
404は、コンデンサ406の一方のターミナルに結合
する。コンデンサ406の他方のターミナルは、ボンド
パッド431に接続する。従って、信号径路がゲート4
04からボンドパッド456に、更にコンデンサ406
を介してボンドパッド431に形成する。
コンデンサ406が薄膜層内に形成しているが、図面を
明瞭にするため、これらコンデンサの1個のみを示す。
コンデンサ406は簡潔のため集中回路素子として示
す。コンデンサ406は典型的には、2個の金属層の間
に挟まれた誘電体層を持つ2個の平行に間隔を空けた金
属の層を具える。ボンドパッド456と結合するゲート
404は、コンデンサ406の一方のターミナルに結合
する。コンデンサ406の他方のターミナルは、ボンド
パッド431に接続する。従って、信号径路がゲート4
04からボンドパッド456に、更にコンデンサ406
を介してボンドパッド431に形成する。
【0035】ボンドパッド431から、ゲートの信号径
路はコンデンサ基板419を通り、スルーホール接続4
30を介して、コンデンサ基板419の底面に結合する
底部連結層414上のボンドパッド459に至る。この
信号径路はコネクタ493を通り、抵抗器基板420の
上部連結層415内のボンドパッド458へと続く。ボ
ンドパッド458から、この信号径路は抵抗器基板42
0を通過しスルーホール接続435を介して、抵抗器基
板の底面の底部連結層416内のボンドパッド464へ
至る。この信号径路はコネクタ465を通過し、アース
に接続する電源基板421の上面の上部連結層417上
のボンドパッド466へと続く。アースへの接続は、上
部連結層を介して達成できる。この上部連結層は外部ア
ース、又は更に複雑な回路では電源基板421内に形成
された回路に接続する信号線を有する。
路はコンデンサ基板419を通り、スルーホール接続4
30を介して、コンデンサ基板419の底面に結合する
底部連結層414上のボンドパッド459に至る。この
信号径路はコネクタ493を通り、抵抗器基板420の
上部連結層415内のボンドパッド458へと続く。ボ
ンドパッド458から、この信号径路は抵抗器基板42
0を通過しスルーホール接続435を介して、抵抗器基
板の底面の底部連結層416内のボンドパッド464へ
至る。この信号径路はコネクタ465を通過し、アース
に接続する電源基板421の上面の上部連結層417上
のボンドパッド466へと続く。アースへの接続は、上
部連結層を介して達成できる。この上部連結層は外部ア
ース、又は更に複雑な回路では電源基板421内に形成
された回路に接続する信号線を有する。
【0036】ボンドパッド456におけるゲート信号
は、スルーホール接続428を介して、コンデンサ基板
419の底部連結層414上のボンドパッド432にも
接続する。ボンドパッド432で、抵抗器基板420の
ボンドパッド433にコネクタ467を介して接続す
る。薄膜抵抗器基板420内には、多数の抵抗器405
が薄膜層内に形成されているが、簡潔にするため、これ
ら抵抗器の1個のみを示す。この結果、ゲート404か
らの信号は、各々スルーホール接続423,428上の
信号接続基板410及びコンデンサ基板419を通過
し、ボンドパッド433へ転送される。薄膜層内に形成
された抵抗器405の第1のターミナルは、ボンドパッ
ド433に接続する。抵抗器405の第2のターミナル
は、上部連結層415上のボンドパッド434に接続す
る。従って、信号径路がゲート404から連続してボン
ドパッド450及び433に、抵抗器405を通過しボ
ンドパッド434に形成する。機能的には使用しない
が、底部連結層414のボンドパッド462は、コネク
タ481によりボンドパッド434に接続する。
は、スルーホール接続428を介して、コンデンサ基板
419の底部連結層414上のボンドパッド432にも
接続する。ボンドパッド432で、抵抗器基板420の
ボンドパッド433にコネクタ467を介して接続す
る。薄膜抵抗器基板420内には、多数の抵抗器405
が薄膜層内に形成されているが、簡潔にするため、これ
ら抵抗器の1個のみを示す。この結果、ゲート404か
らの信号は、各々スルーホール接続423,428上の
信号接続基板410及びコンデンサ基板419を通過
し、ボンドパッド433へ転送される。薄膜層内に形成
された抵抗器405の第1のターミナルは、ボンドパッ
ド433に接続する。抵抗器405の第2のターミナル
は、上部連結層415上のボンドパッド434に接続す
る。従って、信号径路がゲート404から連続してボン
ドパッド450及び433に、抵抗器405を通過しボ
ンドパッド434に形成する。機能的には使用しない
が、底部連結層414のボンドパッド462は、コネク
タ481によりボンドパッド434に接続する。
【0037】ゲート404からの信号が接続されるボン
ドパッド434から、スルーホール接続436とボンド
パッド468とを介して、コネクタ470によりボンド
パッド469に接続する。ボンドパッド469は、電源
基板421の電源Vcc(図示せず)に接続する。電源
Vccへの接続は、外部電源Vccへ接続している信号
線を有する上部連結層を介しても達成できる。
ドパッド434から、スルーホール接続436とボンド
パッド468とを介して、コネクタ470によりボンド
パッド469に接続する。ボンドパッド469は、電源
基板421の電源Vcc(図示せず)に接続する。電源
Vccへの接続は、外部電源Vccへ接続している信号
線を有する上部連結層を介しても達成できる。
【0038】チップ401からのソースターミナル40
3は、コネクタ444により信号接続基板410の上部
連結層411上のボンドパッド441に結合する。ソー
スターミナル403から、ソース信号はコネクタ444
を通過し上部連結層411のボンドパッド441に至
る。ボンドパッド441から、ソース信号はスルーホー
ル接続422に沿って信号接続基板410を通り、底部
連結層412のボンドパッド449に至る。ボンドパッ
ド449から、信号はコネクタ424を通りコンデンサ
基板419の上部連結層413上のボンドパッド457
に至る。ソース信号はスルーホール接続429を通って
コンデンサ基板419を通過し、底部連結層414のボ
ンドパッド460に至る。このソース信号は、ボンドパ
ッド460からコネクタ471を通過し抵抗器基板42
0からの上部連結層415上のボンドパッド472へ続
く。このソース信号は、スルーホール接続437と底部
連結層416上のボンドパッド437に沿って抵抗器基
板420を通過する。底部連結層416でソース信号
は、コネクタ474を通って電源基板421の上部連結
層417上のボンドパッド475に移送される。ボンド
パッド475はアースに接続する。アースへの接続は、
外部アースへ接続している信号線を有する上部連結層を
介しても達成できる。
3は、コネクタ444により信号接続基板410の上部
連結層411上のボンドパッド441に結合する。ソー
スターミナル403から、ソース信号はコネクタ444
を通過し上部連結層411のボンドパッド441に至
る。ボンドパッド441から、ソース信号はスルーホー
ル接続422に沿って信号接続基板410を通り、底部
連結層412のボンドパッド449に至る。ボンドパッ
ド449から、信号はコネクタ424を通りコンデンサ
基板419の上部連結層413上のボンドパッド457
に至る。ソース信号はスルーホール接続429を通って
コンデンサ基板419を通過し、底部連結層414のボ
ンドパッド460に至る。このソース信号は、ボンドパ
ッド460からコネクタ471を通過し抵抗器基板42
0からの上部連結層415上のボンドパッド472へ続
く。このソース信号は、スルーホール接続437と底部
連結層416上のボンドパッド437に沿って抵抗器基
板420を通過する。底部連結層416でソース信号
は、コネクタ474を通って電源基板421の上部連結
層417上のボンドパッド475に移送される。ボンド
パッド475はアースに接続する。アースへの接続は、
外部アースへ接続している信号線を有する上部連結層を
介しても達成できる。
【0039】前にソースターミナル403で述べたのと
同様の方法で、ドレインターミナル402からの信号
は、スルーホール接続421に沿って信号接続基板41
0を通過し、底部連結層412上のボンドパッド451
に至る。ボンドパッド451から、この信号はコネクタ
426を通過し、コンデンサ基板419の上部連結層4
13上のボンドパッド455に至る。ボンドパッド45
5から、ドレイン信号はスルーホール接続427を通過
し、コンデンサ基板419の底部連結層414上のボン
ドパッド461に至る。ボンドパッド461から、この
信号はコネクタ476を通過し、抵抗器基板420の上
部連結層415上のボンドパッド477に至る。ボンド
パッド477から、信号はスルーホール接続438に沿
って抵抗器基板420を通過し、抵抗器基板420の底
部連結層416上のボンドパッド478に至る。ボンド
パッド478から、ドレイン信号はコネクタ479を通
過し、電源Vccに接続している電源基板421の上部
連結層417内のボンドパッド480に至る。前に抵抗
器を電源Vccへ接続することで述べたのと同様に、電
源Vccへの接続も外部電源Vccへ接続している信号
線を有する上部連結層を介して達成できる。
同様の方法で、ドレインターミナル402からの信号
は、スルーホール接続421に沿って信号接続基板41
0を通過し、底部連結層412上のボンドパッド451
に至る。ボンドパッド451から、この信号はコネクタ
426を通過し、コンデンサ基板419の上部連結層4
13上のボンドパッド455に至る。ボンドパッド45
5から、ドレイン信号はスルーホール接続427を通過
し、コンデンサ基板419の底部連結層414上のボン
ドパッド461に至る。ボンドパッド461から、この
信号はコネクタ476を通過し、抵抗器基板420の上
部連結層415上のボンドパッド477に至る。ボンド
パッド477から、信号はスルーホール接続438に沿
って抵抗器基板420を通過し、抵抗器基板420の底
部連結層416上のボンドパッド478に至る。ボンド
パッド478から、ドレイン信号はコネクタ479を通
過し、電源Vccに接続している電源基板421の上部
連結層417内のボンドパッド480に至る。前に抵抗
器を電源Vccへ接続することで述べたのと同様に、電
源Vccへの接続も外部電源Vccへ接続している信号
線を有する上部連結層を介して達成できる。
【0040】連結層内のボンドパッドは同一パターンで
配置する。特に、上部連結層411内のボンドパッド4
46,441,442,440,447と、底部連結層
412上のボンドパッド448,449,450,45
1,452とは同一パターンで配置する。同様に、上部
連結層413、底部連結層414、上部連結層415、
底部連結層416及び上部連結層417内のボンドパッ
ドも、上部連結層411のボンドパッドと同一のパター
ンで配置する。基板を連結する特性が同一のため、コネ
クタ463,453,481,483は隣接するボンド
パッドを接続するために使用するが、これらボンドパッ
ドは電気的には使用しない。特に、コネクタ483は抵
抗器基板420の底部連結層416内の対応するボンド
パッド482を、電源基板421の上部連結層417内
の対応するボンドパッド484に接続する。これらボン
ドパッド及び対応するコネクタは、この実施例では回路
のどの部分とも電気的に接続しない。
配置する。特に、上部連結層411内のボンドパッド4
46,441,442,440,447と、底部連結層
412上のボンドパッド448,449,450,45
1,452とは同一パターンで配置する。同様に、上部
連結層413、底部連結層414、上部連結層415、
底部連結層416及び上部連結層417内のボンドパッ
ドも、上部連結層411のボンドパッドと同一のパター
ンで配置する。基板を連結する特性が同一のため、コネ
クタ463,453,481,483は隣接するボンド
パッドを接続するために使用するが、これらボンドパッ
ドは電気的には使用しない。特に、コネクタ483は抵
抗器基板420の底部連結層416内の対応するボンド
パッド482を、電源基板421の上部連結層417内
の対応するボンドパッド484に接続する。これらボン
ドパッド及び対応するコネクタは、この実施例では回路
のどの部分とも電気的に接続しない。
【0041】図6は、いかにゲート信号が信号接続基板
410を介して、コンデンサ406の第1のターミナル
に接続するコンデンサ基板419に進行するか、そして
いかにコンデンサ406の第2のターミナルがアースに
接続するかを示す。図6はいかにゲート信号が抵抗器4
05の一端に接続する抵抗器基板420に進むか、そし
ていかに抵抗器405の他端が電源Vccに接続するか
をも示す。図6はいかにトランジスタ401のソース信
号が信号接続基板410、コンデンサ基板419及び抵
抗器基板420を通過し、抵抗器405を迂回し、アー
スに接続するまで進行するかをも示す。図6はいかにト
ランジスタからのドレイン信号が、信号接続基板41
0、コンデンサ406を迂回してコンデンサ基板419
及び抵抗器基板420を通過して、電源Vccに接続す
るまで進行するかをも示す。
410を介して、コンデンサ406の第1のターミナル
に接続するコンデンサ基板419に進行するか、そして
いかにコンデンサ406の第2のターミナルがアースに
接続するかを示す。図6はいかにゲート信号が抵抗器4
05の一端に接続する抵抗器基板420に進むか、そし
ていかに抵抗器405の他端が電源Vccに接続するか
をも示す。図6はいかにトランジスタ401のソース信
号が信号接続基板410、コンデンサ基板419及び抵
抗器基板420を通過し、抵抗器405を迂回し、アー
スに接続するまで進行するかをも示す。図6はいかにト
ランジスタからのドレイン信号が、信号接続基板41
0、コンデンサ406を迂回してコンデンサ基板419
及び抵抗器基板420を通過して、電源Vccに接続す
るまで進行するかをも示す。
【0042】信号接続基板410は、互いに基板上で向
き合っていないボンドパッド間の連結をしないので、上
記の実施例においては、コンデンサ基板の上部連結層を
変更することなくかつ回路における相違なし(信号線の
長さが短くなることを除いて)に、信号接続基板410
はこの実施例から除くことができる。しかしながら、他
の実施例では、信号接続基板410を使用して、他のチ
ップまたは同一のチップの異なるI/Oピンと接続した
り、向き合っていないボンドパッドへ転送することがで
きる。
き合っていないボンドパッド間の連結をしないので、上
記の実施例においては、コンデンサ基板の上部連結層を
変更することなくかつ回路における相違なし(信号線の
長さが短くなることを除いて)に、信号接続基板410
はこの実施例から除くことができる。しかしながら、他
の実施例では、信号接続基板410を使用して、他のチ
ップまたは同一のチップの異なるI/Oピンと接続した
り、向き合っていないボンドパッドへ転送することがで
きる。
【0043】連結層411,412,413,414,
415,416及び417は、図5で同一のボンドパッ
ドのパターンを有することを示す。図13はこの種パタ
ーンの例を示す平面図である。ボンドパッドが空間的に
極めて多数分布していても、各基板上のパターンは同一
である。図7は、コンデンサ基板419と抵抗器基板4
20とを、図5に示す素子から置き換えた素子の断面図
である。この実施例では、抵抗器基板は電界効果トラン
ジスタ401にコンデンサ基板より接近している。しか
しながら、図面的には図7の回路は図4の略図である図
5の回路と同一である。図7の抵抗器基板は、上部連結
層上のボンドパッド433と底部連結層上のボンドパッ
ド482との間にスルーホール接続490を有している
ことを除いて、図5の抵抗器基板と同一である。同様に
コンデンサ基板は、コンデンサ基板の上部連結層413
上のボンドパッド454と底部連結層414上のボンド
パッド462との間にスルーホール接続490を有して
いることを除いて、図5のコンデンサ基板と同一であ
る。しかしながら、連結層が同一のため、ボンドパッド
の変更は必要としない。
415,416及び417は、図5で同一のボンドパッ
ドのパターンを有することを示す。図13はこの種パタ
ーンの例を示す平面図である。ボンドパッドが空間的に
極めて多数分布していても、各基板上のパターンは同一
である。図7は、コンデンサ基板419と抵抗器基板4
20とを、図5に示す素子から置き換えた素子の断面図
である。この実施例では、抵抗器基板は電界効果トラン
ジスタ401にコンデンサ基板より接近している。しか
しながら、図面的には図7の回路は図4の略図である図
5の回路と同一である。図7の抵抗器基板は、上部連結
層上のボンドパッド433と底部連結層上のボンドパッ
ド482との間にスルーホール接続490を有している
ことを除いて、図5の抵抗器基板と同一である。同様に
コンデンサ基板は、コンデンサ基板の上部連結層413
上のボンドパッド454と底部連結層414上のボンド
パッド462との間にスルーホール接続490を有して
いることを除いて、図5のコンデンサ基板と同一であ
る。しかしながら、連結層が同一のため、ボンドパッド
の変更は必要としない。
【0044】図8は図7の構造体の別の略図であり、い
かに図4の回路400が図7の構造体により形成される
かを更に明瞭に示す。図8はいかにゲートターミナル4
02が、信号接続基板410を通過し、抵抗器405の
第1のターミナルに接続する抵抗器基板420に接続
し、かつ抵抗器基板420を通過してコンデンサ406
の第1のターミナルに接続するコンデンサ基板に接続す
るかを示す。図8はいかにドレインターミナル402
が、信号接続基板410、抵抗器基板420及びコンデ
ンサ基板419を通過して、電源基板421内の電源V
ccに接続するかをも示す。図8はいかにソースターミ
ナル403が同様に信号接続基板410、抵抗器基板4
20及びコンデンサ基板419を通過して電源基板42
1のアースに接続するかをも示す。
かに図4の回路400が図7の構造体により形成される
かを更に明瞭に示す。図8はいかにゲートターミナル4
02が、信号接続基板410を通過し、抵抗器405の
第1のターミナルに接続する抵抗器基板420に接続
し、かつ抵抗器基板420を通過してコンデンサ406
の第1のターミナルに接続するコンデンサ基板に接続す
るかを示す。図8はいかにドレインターミナル402
が、信号接続基板410、抵抗器基板420及びコンデ
ンサ基板419を通過して、電源基板421内の電源V
ccに接続するかをも示す。図8はいかにソースターミ
ナル403が同様に信号接続基板410、抵抗器基板4
20及びコンデンサ基板419を通過して電源基板42
1のアースに接続するかをも示す。
【0045】本発明の他の代表的な実施例を、図10及
び図11に示す。この代表的な実施例は、いかに半導体
素子がコンデンサ層及び抵抗器層なしで形成されるかを
示す。図10は電界効果トランジスタ401を具える素
子600の回路図の略図であり、この電界効果トランジ
スタ401はドレインターミナル402、ソースターミ
ナル403及びゲートターミナル404を有する。素子
600のゲートターミナル404とドレインターミナル
402とは、電源Vccに接続する。ソースターミナル
403はアースに接続する。
び図11に示す。この代表的な実施例は、いかに半導体
素子がコンデンサ層及び抵抗器層なしで形成されるかを
示す。図10は電界効果トランジスタ401を具える素
子600の回路図の略図であり、この電界効果トランジ
スタ401はドレインターミナル402、ソースターミ
ナル403及びゲートターミナル404を有する。素子
600のゲートターミナル404とドレインターミナル
402とは、電源Vccに接続する。ソースターミナル
403はアースに接続する。
【0046】図11はいかに素子600が本発明に従っ
て実行できるかを示す。電界効果トランジスタ401は
半導体チップ401上に形成され、この半導体チップ4
01は信号接続基板410の上部連結層411に接続す
る。図4−6で示した信号接続基板と同様に、信号接続
基板410内で連結はされない。電界効果トランジスタ
401の3個のターミナル402,403及び404
は、信号接続基板410の上部連結層411から、3個
の独立したスルーホール接続421,422及び423
を通過して、底部連結層412に至る。
て実行できるかを示す。電界効果トランジスタ401は
半導体チップ401上に形成され、この半導体チップ4
01は信号接続基板410の上部連結層411に接続す
る。図4−6で示した信号接続基板と同様に、信号接続
基板410内で連結はされない。電界効果トランジスタ
401の3個のターミナル402,403及び404
は、信号接続基板410の上部連結層411から、3個
の独立したスルーホール接続421,422及び423
を通過して、底部連結層412に至る。
【0047】底部連結層412において、ゲート、ソー
ス及びドレインは、電源基板421の上部連結層417
上の別個のボンドパッドに接続する。電源基板421内
で、ゲートとドレインは電源Vccに接続し、ソースは
アースに接続する。図12は図11の構造体の別の図面
である。図12は図10の回路600がいかに図11の
構造体によって形成されるかを示す。
ス及びドレインは、電源基板421の上部連結層417
上の別個のボンドパッドに接続する。電源基板421内
で、ゲートとドレインは電源Vccに接続し、ソースは
アースに接続する。図12は図11の構造体の別の図面
である。図12は図10の回路600がいかに図11の
構造体によって形成されるかを示す。
【0048】図9はいかに本発明が半導体素子の製造を
加速できるかを示すフローチャートである。工程50
1,502,503及び504は異なる薄膜機能性基板
(TFS1及びTFS2)及び電源基板を示し、半導体
チップの製造と並行して製造される。工程505,50
6,507及び508は、電源基板及び半導体チップの
テストと並行してテストされる異なる機能性基板及びチ
ップを示す。工程509において、電源基板を含む機能
性基板は組み立てられて、キャリアを形成する。この後
工程510において、組み立てられたキャリアは再度テ
ストされる。工程510のテストを満足に通過すると、
チップは次にキャリアに配置かつ結合され、最終的な素
子を形成する。
加速できるかを示すフローチャートである。工程50
1,502,503及び504は異なる薄膜機能性基板
(TFS1及びTFS2)及び電源基板を示し、半導体
チップの製造と並行して製造される。工程505,50
6,507及び508は、電源基板及び半導体チップの
テストと並行してテストされる異なる機能性基板及びチ
ップを示す。工程509において、電源基板を含む機能
性基板は組み立てられて、キャリアを形成する。この後
工程510において、組み立てられたキャリアは再度テ
ストされる。工程510のテストを満足に通過すると、
チップは次にキャリアに配置かつ結合され、最終的な素
子を形成する。
【0049】基板とチップが並行して製造されテストさ
れるので、素子の製造時間は減少する。さらに重要なこ
とは、素子になる最終組立の前に、チップと基板とを別
々にテストすることにより、総合的な製造工程の歩留ま
りは増加する。図14は本発明の原理にもとづいて完全
に移植したマルチチップモジュール(MCM)を示す上
部平面図である。
れるので、素子の製造時間は減少する。さらに重要なこ
とは、素子になる最終組立の前に、チップと基板とを別
々にテストすることにより、総合的な製造工程の歩留ま
りは増加する。図14は本発明の原理にもとづいて完全
に移植したマルチチップモジュール(MCM)を示す上
部平面図である。
【0050】図15は図14の線15−15に沿って切
り取ったMCMの断面図であり、本発明の原理に従って
組み立てた集積回路素子を示す。マルチチップモジュー
ル800は、集積回路素子間で電気信号を伝達するた
め、多数の信号トレース804,806(図15に示
す)を有する多層連結基板802を具える。信号トレー
ス804,806は連結基板802に対して各々アース
及び電源として示すが、これは単に説明のためである。
トレースはクロック、制御信号、アドレスバスまたはデ
ータバスのような他の電気信号をも伝達できる。連結基
板802は電気信号を伝達するための電気的連結を有す
る多層セラミック誘電体部分を含む。あるいは、この連
結基板は印刷配線ボードを有する。コネクタインターフ
ェース807は連結基板802の上面にある。このコネ
クタインターフェース807は、外部コネクタと電気的
にインターフェースするために多数のパッド(図示せ
ず)を有する。
り取ったMCMの断面図であり、本発明の原理に従って
組み立てた集積回路素子を示す。マルチチップモジュー
ル800は、集積回路素子間で電気信号を伝達するた
め、多数の信号トレース804,806(図15に示
す)を有する多層連結基板802を具える。信号トレー
ス804,806は連結基板802に対して各々アース
及び電源として示すが、これは単に説明のためである。
トレースはクロック、制御信号、アドレスバスまたはデ
ータバスのような他の電気信号をも伝達できる。連結基
板802は電気信号を伝達するための電気的連結を有す
る多層セラミック誘電体部分を含む。あるいは、この連
結基板は印刷配線ボードを有する。コネクタインターフ
ェース807は連結基板802の上面にある。このコネ
クタインターフェース807は、外部コネクタと電気的
にインターフェースするために多数のパッド(図示せ
ず)を有する。
【0051】各集積回路素子808はチップ及びアセン
ブルされた多数の機能性基板を具え、前述したようなキ
ャリアを形成する。コネクタパッド部分は、コネクタ
(図示せず)と接続するための多数のボンドパッドを有
する。このコネクタはマルチチップモジュールと、他の
マルチチップモジュール、コンピュータのキーボード、
ターミナル、プリンタ、ディスク及び他の入出力装置ま
たはインターフェースのような外部の電気装置との間に
電気信号を伝達する。6個の集積回路素子を図14に示
すが、本発明はこれに限定されない。集積回路は典型的
にはゲートアレイプロセサのようなプロセサ素子または
記憶素子である。
ブルされた多数の機能性基板を具え、前述したようなキ
ャリアを形成する。コネクタパッド部分は、コネクタ
(図示せず)と接続するための多数のボンドパッドを有
する。このコネクタはマルチチップモジュールと、他の
マルチチップモジュール、コンピュータのキーボード、
ターミナル、プリンタ、ディスク及び他の入出力装置ま
たはインターフェースのような外部の電気装置との間に
電気信号を伝達する。6個の集積回路素子を図14に示
すが、本発明はこれに限定されない。集積回路は典型的
にはゲートアレイプロセサのようなプロセサ素子または
記憶素子である。
【0052】図15を参照するに、3個の集積回路素子
808を示す。各集積回路素子は半導体チップ810及
び多数の機能性基板812から成る。第1の集積回路素
子808−1は、連結基板802の上面の第1の部分に
結合した抵抗器基板812−1を有する。コンデンサ基
板812−2は抵抗器基板812−1の上面に結合す
る。半導体チップ810はコンデンサ基板812−2の
上面に結合する。第2の集積回路素子808−2は連結
基板802の上面に結合するコンデンサ基板812−2
を有し、連結基板802に結合した抵抗器基板812−
1を有する第1の集積回路素子808−1と対称的であ
る。
808を示す。各集積回路素子は半導体チップ810及
び多数の機能性基板812から成る。第1の集積回路素
子808−1は、連結基板802の上面の第1の部分に
結合した抵抗器基板812−1を有する。コンデンサ基
板812−2は抵抗器基板812−1の上面に結合す
る。半導体チップ810はコンデンサ基板812−2の
上面に結合する。第2の集積回路素子808−2は連結
基板802の上面に結合するコンデンサ基板812−2
を有し、連結基板802に結合した抵抗器基板812−
1を有する第1の集積回路素子808−1と対称的であ
る。
【0053】この第2の集積回路素子808−2は、コ
ンデンサ基板812−2の上面の第2の部分に結合した
抵抗器基板812−1を有する。半導体チップ810は
抵抗器基板812−1の上面に結合する。第3の集積回
路素子808−3は、連結基板802の上面の第3の部
分に結合した1個の基板層すなわちコンデンサ基板81
2−2と、このコンデンサ基板812-2の上面に結合した
半導体チップ810とを有する。半導体チップ及び基板
層のボンドパッド間の連結は、簡潔且つ明瞭にするため
図15には示していない。これら連結は図3及び図4に
関連して説明したように形成される。
ンデンサ基板812−2の上面の第2の部分に結合した
抵抗器基板812−1を有する。半導体チップ810は
抵抗器基板812−1の上面に結合する。第3の集積回
路素子808−3は、連結基板802の上面の第3の部
分に結合した1個の基板層すなわちコンデンサ基板81
2−2と、このコンデンサ基板812-2の上面に結合した
半導体チップ810とを有する。半導体チップ及び基板
層のボンドパッド間の連結は、簡潔且つ明瞭にするため
図15には示していない。これら連結は図3及び図4に
関連して説明したように形成される。
【0054】ボンドパッドの同一のグリッドを有する同
一の連結層を使用することにより、基板内の連結は異な
る回路を組み立てるために再設計または修正する必要は
あるが、集積回路の基板層は連結層を再設計する必要な
く交換できる。本発明を理解するため、個々の実施例を
説明した。本発明の範囲にもとることなく、各種の修正
や追加ができることは理解されよう。例えば、上述の特
定の実施例では、1種類の電気的素子のみを有する機能
性基板419及び420を具えると説明した。異なる種
類の素子が機能性基板に形成できることは理解されよ
う。
一の連結層を使用することにより、基板内の連結は異な
る回路を組み立てるために再設計または修正する必要は
あるが、集積回路の基板層は連結層を再設計する必要な
く交換できる。本発明を理解するため、個々の実施例を
説明した。本発明の範囲にもとることなく、各種の修正
や追加ができることは理解されよう。例えば、上述の特
定の実施例では、1種類の電気的素子のみを有する機能
性基板419及び420を具えると説明した。異なる種
類の素子が機能性基板に形成できることは理解されよ
う。
【図1】本発明が実施する半導体素子の略断面図。
【図2】分離した基板を有する図1の半導体素子の断面
図。
図。
【図3】図1に示す基板の一般的な構造を示す断面図。
【図4】本発明の実施例の回路図。
【図5】本発明の実施例の構造を示す断面図。
【図6】図4の回路が図5の構造体で形成される経路を
示す別の図。
示す別の図。
【図7】コンデンサ基板と抵抗器基板とが図5に示す素
子から置き換えられている素子の断面図。
子から置き換えられている素子の断面図。
【図8】図7の構造体の別の図であり、図4の回路が図
7の構造体によっていかに形成されるかをより明瞭に示
す図。
7の構造体によっていかに形成されるかをより明瞭に示
す図。
【図9】本発明が半導体素子の製造を早める理由を示す
フローチャート。
フローチャート。
【図10】本発明の別の代表的な実施例の回路図。
【図11】本発明の別の代表的な実施例の構造を示す断
面図。
面図。
【図12】図10の回路が図11の構造体中で形成され
る経路を示す別の略図。
る経路を示す別の略図。
【図13】各上部及び底部連結層における接点の代表的
なパターンの略平面図。
なパターンの略平面図。
【図14】本発明の原理に従って完全に移植したマルチ
チップモジュール(MCM)を示す上部平面図。
チップモジュール(MCM)を示す上部平面図。
【図15】図14の線15−15に沿って切り取ったM
CMの略断面図。
CMの略断面図。
【図16】デポジション法(MCM−D)を使用してマ
ルチチップモジュールを製造する従来例を示すフローチ
ャート。
ルチチップモジュールを製造する従来例を示すフローチ
ャート。
【図17】積層法(MCM−L)を使用してマルチチッ
プモジュールを製造する従来例を示すフローチャート。
プモジュールを製造する従来例を示すフローチャート。
100…半導体素子 101…チップキャリア 102,421…電源基板 103,420…薄膜抵抗器基板 104,419…薄膜コンデンサ基板 105…信号接続基板 106…半導体チップ 301…ウェハー 302…薄膜層 303,411,413…上部連結層 304,412,414…底部連結層 400,600…素子 401…電界効果トランジスタ 402…ドレインターミナル 403…ソースターミナル 404…ゲートターミナル 405…抵抗器 406…コンデンサ 410…信号接続基板
Claims (26)
- 【請求項1】 少なくとも1個の集積回路の半導体チッ
プを備える第1の基板、および独立して製造でき、しか
も前記少なくとも1個の半導体チップの前記集積回路に
接続する予め定めた電気的機能素子を有する、前記第1
の基板に直接結合する少なくとも1個の第2の基板を有
する半導体チップキャリアを具える集積回路素子。 - 【請求項2】 前記第2の基板は上部連結層、底部連結
層及び複数の基板内連結コネクタを具えることを特徴と
する請求項1に記載の集積回路素子。 - 【請求項3】 前記上部連結層及び底部連結層はほぼ同
一の電気的接点のパターンを有することを特徴とする請
求項2に記載の集積回路素子。 - 【請求項4】 基板内コネクタはスルーホールコネクタ
であることを特徴とする請求項2に記載の集積回路素
子。 - 【請求項5】 前記電気的接点は、変形自在のバンプ、
はんだバンプ、エラストマバンプ、または金バンプのい
ずれかであることを特徴とする請求項3に記載の集積回
路素子。 - 【請求項6】 前記電気的機能素子は電気的受動回路で
あることを特徴とする請求項1に記載の集積回路素子。 - 【請求項7】 前記受動回路は複数のコンデンサ、複数
の抵抗器、または複数の電気信号の導体であることを特
徴とする請求項6に記載の集積回路素子。 - 【請求項8】 複数の集積回路チップを備える第1の基
板を形成する工程、複数の電気的機能素子を有する少な
くとも1個の独立した第2の基板を形成する工程、およ
び前記第1の基板を直接前記第2の基板に結合してチッ
プキャリアを形成する工程を含む集積回路素子の製造方
法。 - 【請求項9】 独立した第2の基板を形成する前記工程
は、複数の電気的受動素子を具える基板を形成すること
を特徴とする請求項8に記載の集積回路素子の製造方
法。 - 【請求項10】 前記受動素子はコンデンサまたは抵抗
器であることを特徴とする請求項9に記載の集積回路素
子の製造方法。 - 【請求項11】 基板を形成する工程は他の基板を形成
する工程と並行して実施することを特徴とする請求項8
に記載の集積回路素子の製造方法。 - 【請求項12】 前記基板を前記結合工程の前にテスト
する工程を更に含むことを特徴とする請求項8に記載の
集積回路素子の製造方法。 - 【請求項13】 ある基板を他の基板のテストと並行し
てテストすることを特徴とする請求項12に記載の集積
回路素子の製造方法。 - 【請求項14】 連結基板、および前記連結基板に結合
し、しかも半導体チップと独立して製造でき、かつ前記
半導体チップおよび前記連結基板に結合するために予め
定めた電気的機能素子を有することができる少なくとも
1個の機能性基板とを有する複数の集積回路素子を備え
るマルチチップモジュール。 - 【請求項15】 各機能性基板は、上部連結層、底部連
結層および複数の基板内コネクタを備えることを特徴と
する請求項14に記載のマルチチップモジュール。 - 【請求項16】 前記上部連結層および前記底部連結層
は、ほぼ同一であることを特徴とする請求項15に記載
のマルチチップモジュール。 - 【請求項17】 前記上部連結層および前記底部連結層
は、ほぼ同一のボンディングパッドのパターンを有する
ことを特徴とする請求項15に記載のマルチチップモジ
ュール。 - 【請求項18】 前記電気的機能素子は、電気的受動回
路であることを特徴とする請求項14に記載のマルチチ
ップモジュール。 - 【請求項19】 前記受動回路は、複数のコンデンサ、
複数の抵抗器、または複数の電気信号の導体であること
を特徴とする請求項18に記載のマルチチップモジュー
ル。 - 【請求項20】 連結基板を形成する工程、各々複数の
電気的機能素子を有する複数の機能性基板を形成する工
程、複数の機能性基板の一部と半導体チップとを結合し
複数の集積回路素子を形成する工程、および複数の集積
回路素子を連結基板に結合する工程を含むマルチチップ
モジュールを製造する方法。 - 【請求項21】 各々の機能性基板上に上部連結層およ
び底部連結層がほぼ同一の上部連結層および底部連結層
を形成する工程をさらに具えることを特徴とする請求項
20に記載のマルチチップモジュールを製造する方法。 - 【請求項22】 ある基板を形成する工程は他の基板を
形成する工程と並行して実行することを特徴とする請求
項20に記載のマルチチップモジュールを製造する方
法。 - 【請求項23】 前記結合する工程の前に、前記基板を
テストする工程をさらに含むことを特徴とする請求項2
0に記載のマルチチップモジュールを製造する方法。 - 【請求項24】 ある基板は、他の基板のテストと並行
してテストすることを特徴とする請求項20に記載のマ
ルチチップモジュールを製造する方法。 - 【請求項25】 基板上に形成された複数の薄膜抵抗器
あるいは薄膜コンデンサのいずれかと前記基板の各面上
の複数のボンディングパッドを含み、前記基板の向かい
合った面のボンディングパッドは同一パターンである機
能性基板、および前記機能性基板の一方の面上のボンデ
ィングパッドの少なくとも一部に電気的に結合した集積
回路素子の少なくとも1個の半導体チップとを具える集
積回路素子。 - 【請求項26】 (a)基板上に形成された複数の薄膜
抵抗器および抵抗器基板の各面上の複数のボンディング
パッドを含み、前記抵抗器は前記ボンディングパッドの
少なくとも一部に接続する複数の抵抗器基板、 (b)基板上に形成された複数の薄膜コンデンサとよび
コンデンサ基板の各面上の複数のボンディングパッドを
含み、前記コンデンサは前記ボンディングパッドの少な
くとも一部に接続する複数のコンデンサ基板、 (c)連結基板の各面上のボンディングパッドおよびボ
ンディングパッドの少なくとも一部の間を電気的接続す
る前記基板上の連結を含む複数の連結基板、および (d)集積回路チップと接続したボンディングパッドに
電気的に接続した複数の集積回路チップとからなり、 各々の基板の各々の面上のボンディングパッドと各々の
集積回路チップ上のボンディングパッドは対面連結のた
めに同一パターンである集積回路素子を組み立てるイン
ベントリ。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/927,151 US5382827A (en) | 1992-08-07 | 1992-08-07 | Functional substrates for packaging semiconductor chips |
US097039 | 1993-07-27 | ||
US08/097,039 US5475262A (en) | 1992-08-07 | 1993-07-27 | Functional substrates for packaging semiconductor chips |
US927151 | 1993-07-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06163809A true JPH06163809A (ja) | 1994-06-10 |
JP3247503B2 JP3247503B2 (ja) | 2002-01-15 |
Family
ID=26792405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19708793A Expired - Fee Related JP3247503B2 (ja) | 1992-08-07 | 1993-08-09 | 集積回路素子およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5475262A (ja) |
EP (1) | EP0582315B1 (ja) |
JP (1) | JP3247503B2 (ja) |
DE (1) | DE69318771T2 (ja) |
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-
1993
- 1993-07-27 US US08/097,039 patent/US5475262A/en not_active Expired - Lifetime
- 1993-08-09 DE DE69318771T patent/DE69318771T2/de not_active Expired - Fee Related
- 1993-08-09 EP EP93112725A patent/EP0582315B1/en not_active Expired - Lifetime
- 1993-08-09 JP JP19708793A patent/JP3247503B2/ja not_active Expired - Fee Related
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EP0582315A1 (en) | 1994-02-09 |
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