JPH06163809A - 集積回路素子およびその製造方法 - Google Patents
集積回路素子およびその製造方法Info
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Abstract
(57)【要約】
【目的】 半導体素子はチップキャリアを、信号接続基
板、コンデンサ基板、抵抗器基板及び電源基板のような
多数の機能性基板に細分して製造する。多数の基板は組
み立てられる前に別個に製造されテストされる。基板の
製造やテストは都合良く並行して実施するので、半導体
素子の製造時間は減少する。 【構成】 各々の基板102,103,104,105 は上部連結層及
び底部連結層を有する。各々の連結層は同一パターンの
多数のボンドパッドを有する。パッドは同じ設計規則、
構造体、ピッチ、直径及び各層に対する製造方法を使用
して形成する。この同一性のため、異なる機能性基板を
連結層を変更することなく電気的に交換できる。この場
合、基板内部の変更が必要な場合がある。
板、コンデンサ基板、抵抗器基板及び電源基板のような
多数の機能性基板に細分して製造する。多数の基板は組
み立てられる前に別個に製造されテストされる。基板の
製造やテストは都合良く並行して実施するので、半導体
素子の製造時間は減少する。 【構成】 各々の基板102,103,104,105 は上部連結層及
び底部連結層を有する。各々の連結層は同一パターンの
多数のボンドパッドを有する。パッドは同じ設計規則、
構造体、ピッチ、直径及び各層に対する製造方法を使用
して形成する。この同一性のため、異なる機能性基板を
連結層を変更することなく電気的に交換できる。この場
合、基板内部の変更が必要な場合がある。
Description
【０００１】
【産業上の利用分野】本発明は一般的に半導体素子のパ
ッケージングに関するものであり、特に半導体素子の製
造を容易にするチップキャリアのデザインに関する。
ッケージングに関するものであり、特に半導体素子の製
造を容易にするチップキャリアのデザインに関する。
【０００２】
【従来の技術】半導体素子をパッケージで製造する方法
に関しては、数多くの先行技術による方法がある。図１
６はデポジション法（ＭＣＭ−Ｄ）を使用してマルチチ
ップモジュールを製造する先行技術を示すフローチャー
トである。この方法では、基板の層は他の基板の上面に
連続的に形成される。各層が形成された後に、各層はテ
ストされる。技術的に周知の方法で、電源基板が最初に
製造される（ステップ１００１）。製造後、この電源基
板はテストされる（ステップ１００２）。次の層、薄膜
基板１（ＴＦＳ１）は、電源基板の上面に技術的に周知
の方法（ステップ１００３）でデポジットされる。この
部分的にアセンブルされた基板はテストされる（ステッ
プ１００４）。この部分的にアセンブルされた基板がテ
ストに不合格の場合は、再加工されるかまたは廃棄され
なければならない。後者を選択する場合、良品の電源基
板が部分的にアセンブルされた不合格品の基板の一部と
して廃棄されることになる。第２の薄膜基板（ＴＦＳ
２）は第１の薄膜基板（ＴＳＦ１）上にデポジットされ
（ステップ１００５）、テストされる（ステップ１００
６）。第１の薄膜基板と同様に、ステップ１００６でテ
ストに不合格の場合は、この部分的にアセンブルされた
基板全体を再加工または廃棄しなければならない。この
工程は、薄膜基板の第Ｎ層（ＴＦＳＮ）が連続的にアセ
ンブルされた基板上にデポジットされ（ステップ１００
７）、テストされる（ステップ１００８）まで続行され
る。基板のアセンブリと並行して、チップがアセンブル
され（ステップ１００９）テストされる（ステップ１０
１１）。基板がアセンブルされテストに合格した後、技
術的に周知のチップ結合技術を使用して、テストに合格
したチップは基板に結合される（ステップ１００２）。
に関しては、数多くの先行技術による方法がある。図１
６はデポジション法（ＭＣＭ−Ｄ）を使用してマルチチ
ップモジュールを製造する先行技術を示すフローチャー
トである。この方法では、基板の層は他の基板の上面に
連続的に形成される。各層が形成された後に、各層はテ
ストされる。技術的に周知の方法で、電源基板が最初に
製造される（ステップ１００１）。製造後、この電源基
板はテストされる（ステップ１００２）。次の層、薄膜
基板１（ＴＦＳ１）は、電源基板の上面に技術的に周知
の方法（ステップ１００３）でデポジットされる。この
部分的にアセンブルされた基板はテストされる（ステッ
プ１００４）。この部分的にアセンブルされた基板がテ
ストに不合格の場合は、再加工されるかまたは廃棄され
なければならない。後者を選択する場合、良品の電源基
板が部分的にアセンブルされた不合格品の基板の一部と
して廃棄されることになる。第２の薄膜基板（ＴＦＳ
２）は第１の薄膜基板（ＴＳＦ１）上にデポジットされ
（ステップ１００５）、テストされる（ステップ１００
６）。第１の薄膜基板と同様に、ステップ１００６でテ
ストに不合格の場合は、この部分的にアセンブルされた
基板全体を再加工または廃棄しなければならない。この
工程は、薄膜基板の第Ｎ層（ＴＦＳＮ）が連続的にアセ
ンブルされた基板上にデポジットされ（ステップ１００
７）、テストされる（ステップ１００８）まで続行され
る。基板のアセンブリと並行して、チップがアセンブル
され（ステップ１００９）テストされる（ステップ１０
１１）。基板がアセンブルされテストに合格した後、技
術的に周知のチップ結合技術を使用して、テストに合格
したチップは基板に結合される（ステップ１００２）。
【０００３】このＭＣＭ−Ｄアセンブリ方法は、デポジ
ション法が標準的な写真印刷技術を使用するため、高密
度の連結を可能にする。この写真印刷技術では微小信号
トレース、微小なトレース間距離、及び連続した基板層
間の精密なアライメントが得られる。しかしながら、こ
の方法には多くの欠点がある。第１に、より高いアニー
ル温度を必要とする層はより低いアニール温度を必要と
する層より前に製造されねばならず、そのため半導体素
子の設計やパッケージングに潜在的に厳しい制約が加え
られることになる。例えば、五酸化タンタル（TaO5）か
ら製造される薄膜コンデンサ層は、摂氏６００度から８
００度の間の温度で約１分間アニールされる。他の基板
層は、一般により低い安定温度を持つ別の誘電体から製
造される。例えば、典型的な材料に摂氏４００度まで安
定なポリイミド樹脂がある。このため、薄膜コンデンサ
層はポリイミド樹脂層の前に製造されねばならず、その
結果コンデンサ層は最上部の層にすることはできない。
電気回路の中には、コンデンサ層ができるだけチップに
接近することが好ましい場合がある。この例において
は、基板の物理的な制約が対応する回路の電気的性能を
制限することになる。
ション法が標準的な写真印刷技術を使用するため、高密
度の連結を可能にする。この写真印刷技術では微小信号
トレース、微小なトレース間距離、及び連続した基板層
間の精密なアライメントが得られる。しかしながら、こ
の方法には多くの欠点がある。第１に、より高いアニー
ル温度を必要とする層はより低いアニール温度を必要と
する層より前に製造されねばならず、そのため半導体素
子の設計やパッケージングに潜在的に厳しい制約が加え
られることになる。例えば、五酸化タンタル（TaO5）か
ら製造される薄膜コンデンサ層は、摂氏６００度から８
００度の間の温度で約１分間アニールされる。他の基板
層は、一般により低い安定温度を持つ別の誘電体から製
造される。例えば、典型的な材料に摂氏４００度まで安
定なポリイミド樹脂がある。このため、薄膜コンデンサ
層はポリイミド樹脂層の前に製造されねばならず、その
結果コンデンサ層は最上部の層にすることはできない。
電気回路の中には、コンデンサ層ができるだけチップに
接近することが好ましい場合がある。この例において
は、基板の物理的な制約が対応する回路の電気的性能を
制限することになる。
【０００４】第２は、ＭＣＭ−Ｄ法を使用して連続的に
層を形成することは、総合的な歩留まりも低いことであ
る。例えば、第１の層の製造歩留まりが９０％でしかも
第２の層の製造歩留まりが９０％の場合、これら２個の
層を製造する平均の総合歩留まりは８１％である。層の
数が増加するにつれて、総合的な歩留まりは減少する。
設計の中には歩留まりが約５０％のモジュール層もあ
る。この層が後の工程で形成される場合、多数の部分的
にアセンブルされた良品の層が、歩留まりの低い層が結
合された後で廃棄される。従って、製造コストを減少さ
せるために、歩留まりの低い層は一般に最初に製造され
る層になるべく設計される。このことは半導体の素子や
パッケージの電気設計に、さらなる制約を加えることに
なる。
層を形成することは、総合的な歩留まりも低いことであ
る。例えば、第１の層の製造歩留まりが９０％でしかも
第２の層の製造歩留まりが９０％の場合、これら２個の
層を製造する平均の総合歩留まりは８１％である。層の
数が増加するにつれて、総合的な歩留まりは減少する。
設計の中には歩留まりが約５０％のモジュール層もあ
る。この層が後の工程で形成される場合、多数の部分的
にアセンブルされた良品の層が、歩留まりの低い層が結
合された後で廃棄される。従って、製造コストを減少さ
せるために、歩留まりの低い層は一般に最初に製造され
る層になるべく設計される。このことは半導体の素子や
パッケージの電気設計に、さらなる制約を加えることに
なる。
【０００５】図１７は積層法（ＭＣＭ−Ｌ）を使用して
マルチチップモジュールを製造する先行技術を説明する
フローチャートである。ＭＣＭ−Ｄ法とは異なり、ＭＣ
Ｍ−Ｌ法は層を並行して製造する。第１の薄膜基板から
第Ｎの薄膜基板（ＴＳＦ１....ＴＳＦＮ）は並行して製
造される（ステップ１１０１，１１０２，１１０３）。
更に電源基板も並行して製造される（ステップ１１０
４）。各々の基板層は連続的に個別にテストされる（ス
テップ１１０６，１１０７，１１０８，１１０９）。
マルチチップモジュールを製造する先行技術を説明する
フローチャートである。ＭＣＭ−Ｄ法とは異なり、ＭＣ
Ｍ−Ｌ法は層を並行して製造する。第１の薄膜基板から
第Ｎの薄膜基板（ＴＳＦ１....ＴＳＦＮ）は並行して製
造される（ステップ１１０１，１１０２，１１０３）。
更に電源基板も並行して製造される（ステップ１１０
４）。各々の基板層は連続的に個別にテストされる（ス
テップ１１０６，１１０７，１１０８，１１０９）。
【０００６】テストに合格した後、基板層は薄膜基板か
ら剥離され、連結トレースとバイアスを含むデポジット
材料の薄い層を形成する（ステップ１１１１，１１１
２，１１１３）。この薄い層は次に電源基板に結合さ
れ、基板層を形成する（ステップ１１１４）。この結合
では、一方の基板層上の連結接点は他方の基板層上の対
応するボンドパッドに電気的に接続されることを必要と
する。層を共に積層するために、層を一列に並べて、ボ
ンドパッドが互いに間隔を取って向かい合うようにす
る。
ら剥離され、連結トレースとバイアスを含むデポジット
材料の薄い層を形成する（ステップ１１１１，１１１
２，１１１３）。この薄い層は次に電源基板に結合さ
れ、基板層を形成する（ステップ１１１４）。この結合
では、一方の基板層上の連結接点は他方の基板層上の対
応するボンドパッドに電気的に接続されることを必要と
する。層を共に積層するために、層を一列に並べて、ボ
ンドパッドが互いに間隔を取って向かい合うようにす
る。
【０００７】エポキシ樹脂のような結合材料が基板層間
に配設され、硬化して機械的に剛性の構造体になる。間
隔を取ったボンドパッドを接続するために、この剛性の
構造体に孔をあけ、剛性の構造体の一方の表面から反対
側にある剛性の構造体の他方の表面を接続する電気的導
体を通して伸長する孔を形成する（ステップ１１１
６）。この孔は次いでめっきまたは他の技術的に周知の
方法で金属化され、個別の基板層上のボンドパッド間の
電気的径路を形成する（ステップ１１１７）。以前の図
１６で説明したのと同様の方法で、チップはアセンブル
され（ステップ１１１８）、テストされる（ステップ１
１１９）。電気的テストを終えたチップは、次にキャリ
アに結合される（ステップ１１２０）。
に配設され、硬化して機械的に剛性の構造体になる。間
隔を取ったボンドパッドを接続するために、この剛性の
構造体に孔をあけ、剛性の構造体の一方の表面から反対
側にある剛性の構造体の他方の表面を接続する電気的導
体を通して伸長する孔を形成する（ステップ１１１
６）。この孔は次いでめっきまたは他の技術的に周知の
方法で金属化され、個別の基板層上のボンドパッド間の
電気的径路を形成する（ステップ１１１７）。以前の図
１６で説明したのと同様の方法で、チップはアセンブル
され（ステップ１１１８）、テストされる（ステップ１
１１９）。電気的テストを終えたチップは、次にキャリ
アに結合される（ステップ１１２０）。
【０００８】ＭＣＭ−Ｌ法には多くの欠点がある。第１
に、剥離された薄膜基板層は薄くかつ曲がりやすいた
め、基板層を間隔を置いて配設する場合、この層が反っ
てしまう傾向がある。この反りのために対応するボンド
パッドは一直線になれない。第２に、結合材料を基板層
間に配設する工程がアセンブルされた基板の最小の厚さ
を制限してしまう。第３に、機械的に剛性の構造体に機
械的に孔をあけることである。機械的なドリルビットの
最小の直径は約１５０マイクロメータである。これが基
板内の電気的導体間のピッチを制限する。
に、剥離された薄膜基板層は薄くかつ曲がりやすいた
め、基板層を間隔を置いて配設する場合、この層が反っ
てしまう傾向がある。この反りのために対応するボンド
パッドは一直線になれない。第２に、結合材料を基板層
間に配設する工程がアセンブルされた基板の最小の厚さ
を制限してしまう。第３に、機械的に剛性の構造体に機
械的に孔をあけることである。機械的なドリルビットの
最小の直径は約１５０マイクロメータである。これが基
板内の電気的導体間のピッチを制限する。
【０００９】半導体素子が製造可能でしかも個別にテス
トできる独立した層に分離できる場合は、前述で証明し
たこれら欠点を回避できる。例えば、異なるアニール温
度を要する２個の半導体層が個別に製造でき、その後１
個の最終製品に結合できる。その上、素子はテスト済み
の層のみの結合で形成されるので、総合的な歩留まりは
組立工程の歩留まりによってのみ制限され、９０％以上
となる。
トできる独立した層に分離できる場合は、前述で証明し
たこれら欠点を回避できる。例えば、異なるアニール温
度を要する２個の半導体層が個別に製造でき、その後１
個の最終製品に結合できる。その上、素子はテスト済み
の層のみの結合で形成されるので、総合的な歩留まりは
組立工程の歩留まりによってのみ制限され、９０％以上
となる。
【００１０】さらに、個々の層は並行して製造されかつ
テストされるので、素子の製造時間が短縮される。
テストされるので、素子の製造時間が短縮される。
【００１１】
【発明の要約】本発明は１つの見地によれば、半導体素
子のパッケージングに使用するチップキァリアに関す
る。このキャリアは、少なくとも１個の集積回路の半導
体チップを備える第１の基板と、第１の基板に直接結合
する少なくとも１個の個別に製造された第２の基板とを
具える。第２の基板は、半導体チップの集積回路に接続
するために予め定めた電気的機能要素を有する。
子のパッケージングに使用するチップキァリアに関す
る。このキャリアは、少なくとも１個の集積回路の半導
体チップを備える第１の基板と、第１の基板に直接結合
する少なくとも１個の個別に製造された第２の基板とを
具える。第２の基板は、半導体チップの集積回路に接続
するために予め定めた電気的機能要素を有する。
【００１２】都合の良いことに、各第２の基板はボンド
パッドのほぼ等しいパターンを持つ上部及び底部連結層
を有するため、第２の基板を追加したり取り去ったりす
ることは、素子を形成する第２の基板の配置と同様に、
容易に達成できる。本発明は他の見地では、少なくとも
１個の集積回路の半導体チップを有する半導体素子を製
造する方法に関する。この方法は、少なくとも１個の半
導体チップを備える第１の基板を形成する工程と、多数
の電気的機能素子を有する少なくとも１個の別個の第２
の基板を形成する工程と、第１の基板を直接第２の基板
に結合しこの半導体チップを備えるキャリアを形成する
工程とを具える。
パッドのほぼ等しいパターンを持つ上部及び底部連結層
を有するため、第２の基板を追加したり取り去ったりす
ることは、素子を形成する第２の基板の配置と同様に、
容易に達成できる。本発明は他の見地では、少なくとも
１個の集積回路の半導体チップを有する半導体素子を製
造する方法に関する。この方法は、少なくとも１個の半
導体チップを備える第１の基板を形成する工程と、多数
の電気的機能素子を有する少なくとも１個の別個の第２
の基板を形成する工程と、第１の基板を直接第２の基板
に結合しこの半導体チップを備えるキャリアを形成する
工程とを具える。
【００１３】本発明はさらに他の見地では、連結基板及
び多数のこの連結基板に結合する集積回路素子を有する
マルチチップモジュールに関する。各々の集積回路素子
は、半導体チップと少なくとも１個の機能性基板とを有
する。各々の機能性基板は個別に製造され、かつ半導体
チップと連結基板とを結合する予め定めた電気的機能素
子を有する。
び多数のこの連結基板に結合する集積回路素子を有する
マルチチップモジュールに関する。各々の集積回路素子
は、半導体チップと少なくとも１個の機能性基板とを有
する。各々の機能性基板は個別に製造され、かつ半導体
チップと連結基板とを結合する予め定めた電気的機能素
子を有する。
【００１４】
【実施例】本発明の機能は、多数の連結された基板から
集積回路用チップ等のためのキャリアを製造することで
ある。４種の基板を典型的な回路では使用する。各基板
は各面に同一パターンのボンディングパッドを有する。
代表的なキャリア内の基板は、ボンディングパッドによ
って対面結合される。回路は基板を通過する電気的接続
及び基板間の電気的接続により組み立てられる。
集積回路用チップ等のためのキャリアを製造することで
ある。４種の基板を典型的な回路では使用する。各基板
は各面に同一パターンのボンディングパッドを有する。
代表的なキャリア内の基板は、ボンディングパッドによ
って対面結合される。回路は基板を通過する電気的接続
及び基板間の電気的接続により組み立てられる。
【００１５】連結基板は上面と底面に同一パターンのボ
ンドパッドを有する。代表的な連結基板では、一方の面
の若干のボンドパッドは反対側の他方の面のボンドパッ
ドに直接接続している。上面の若干のボンドパッドは、
向き合っていない底面のボンドパッドに接続できる。連
結基板内の薄膜導体はこの種非対向側のボンドパッドを
連結する。あるボンドパッドは、特定の実施例ではどこ
にも接続できない。特定の連結基板内の連結は、特定の
回路構成のために製造される。
ンドパッドを有する。代表的な連結基板では、一方の面
の若干のボンドパッドは反対側の他方の面のボンドパッ
ドに直接接続している。上面の若干のボンドパッドは、
向き合っていない底面のボンドパッドに接続できる。連
結基板内の薄膜導体はこの種非対向側のボンドパッドを
連結する。あるボンドパッドは、特定の実施例ではどこ
にも接続できない。特定の連結基板内の連結は、特定の
回路構成のために製造される。
【００１６】他の種類の基板はコンデンサ基板である。
この基板も上面及び底面に同一パターンのボンドパッド
を有する。若干のこれらボンドパッドはコンデンサ基板
に組み立てられた薄膜コンデンサのターミナルに接続す
る。どのパッドが特定の値のコンデンサに接続するか
は、コンデンサ基板を使用する回路の機能による。第３
の種類の基板は抵抗器基板である。この基板も上面及び
底面に同一パターンのボンドパッドを有する。薄膜抵抗
器は基板内に形成される。この種抵抗器は、この種基板
から組み立てられる特定の回路に好適な形態でボンドパ
ッドに接続する。
この基板も上面及び底面に同一パターンのボンドパッド
を有する。若干のこれらボンドパッドはコンデンサ基板
に組み立てられた薄膜コンデンサのターミナルに接続す
る。どのパッドが特定の値のコンデンサに接続するか
は、コンデンサ基板を使用する回路の機能による。第３
の種類の基板は抵抗器基板である。この基板も上面及び
底面に同一パターンのボンドパッドを有する。薄膜抵抗
器は基板内に形成される。この種抵抗器は、この種基板
から組み立てられる特定の回路に好適な形態でボンドパ
ッドに接続する。
【００１７】最後の一般的種類の基板は電源基板であ
る。この基板は上面に、他の基板のボンドパッドのパタ
ーンと同一のボンドパッドのパターンを有する。アース
接続や電源等のような機能回路素子は、電源基板内に形
成できる。このため例えば抵抗器を有する基板は、この
基板に接続される他の回路素子を心配することなく製造
及びテストできる。
る。この基板は上面に、他の基板のボンドパッドのパタ
ーンと同一のボンドパッドのパターンを有する。アース
接続や電源等のような機能回路素子は、電源基板内に形
成できる。このため例えば抵抗器を有する基板は、この
基板に接続される他の回路素子を心配することなく製造
及びテストできる。
【００１８】この種基板の集合体は次に、一緒に結合さ
れる隣接する基板にボンドパッドを持つ対面スタックの
形に組み立てられる。典型的には連結基板はスタックの
頂部にある。集積回路のチップは連結基板にチップリー
ド線で取り付けられ、このリード線は基板の底部の選択
されたボンドパッドに、基板を通って直接またはより離
れたパッドには基板を通して組み立てられた連結リード
線によって接続する。
れる隣接する基板にボンドパッドを持つ対面スタックの
形に組み立てられる。典型的には連結基板はスタックの
頂部にある。集積回路のチップは連結基板にチップリー
ド線で取り付けられ、このリード線は基板の底部の選択
されたボンドパッドに、基板を通って直接またはより離
れたパッドには基板を通して組み立てられた連結リード
線によって接続する。
【００１９】電源基板は通常熱を消散するためスタック
の底部にある。抵抗器基板及びコンデンサ基板が中間に
対面して挟まれる。回路は各種の基板内の接続により
“アセンブル”され、能動回路素子のリード線を所望の
場合コンデンサ、抵抗器、アースなどに連結する。これ
は能動素子をコンデンサや抵抗器等のようなディスクリ
ート部品に接続することにより回路を組み立てるのと対
比できる。これは別個のコンデンサ、抵抗器及び能動回
路素子の層が１個の基板上に連続的に形成されて製造さ
れる素子とも対比できる。個別の基板は最もコストの効
率の良い方法で独立して製造でき、しかも各基板はアセ
ンブルされる素子に組み込む前にテストできる。
の底部にある。抵抗器基板及びコンデンサ基板が中間に
対面して挟まれる。回路は各種の基板内の接続により
“アセンブル”され、能動回路素子のリード線を所望の
場合コンデンサ、抵抗器、アースなどに連結する。これ
は能動素子をコンデンサや抵抗器等のようなディスクリ
ート部品に接続することにより回路を組み立てるのと対
比できる。これは別個のコンデンサ、抵抗器及び能動回
路素子の層が１個の基板上に連続的に形成されて製造さ
れる素子とも対比できる。個別の基板は最もコストの効
率の良い方法で独立して製造でき、しかも各基板はアセ
ンブルされる素子に組み込む前にテストできる。
【００２０】事実上、基板のアセンブリは、能動素子
（例えば、トランジスタ）、コンデンサ及び抵抗器が全
て連続する薄膜層を持つ１個の基板上に形成され連結さ
れている集積回路に似ている。隣接する層間の接続は、
層自体が異なる基板上にあるため、各基板を通って伸長
する貫通接続または径路によるところが異なる。集積回
路のチップは連結基板に固定されるか、または直接機能
性基板にこの基板の一部になることなく固定されるとこ
ろも異なる。このため、基板上の多数のチップの連結が
可能になる。機能性基板は薄いため、信号の走行時間は
短い。
（例えば、トランジスタ）、コンデンサ及び抵抗器が全
て連続する薄膜層を持つ１個の基板上に形成され連結さ
れている集積回路に似ている。隣接する層間の接続は、
層自体が異なる基板上にあるため、各基板を通って伸長
する貫通接続または径路によるところが異なる。集積回
路のチップは連結基板に固定されるか、または直接機能
性基板にこの基板の一部になることなく固定されるとこ
ろも異なる。このため、基板上の多数のチップの連結が
可能になる。機能性基板は薄いため、信号の走行時間は
短い。
【００２１】図１は、本発明が実施する半導体素子１０
０の略断面図を示す。この半導体素子１００は、電源基
板１０２、薄膜抵抗器基板１０３、薄膜コンデンサ基板
１０４及び信号接続基板１０５のような多数の機能性基
板を有するチップキャリア１０１を具える。後述するよ
うに、各機能性基板は上面及び底面に隣接する基板に電
気的かつ物理的に結合している。
０の略断面図を示す。この半導体素子１００は、電源基
板１０２、薄膜抵抗器基板１０３、薄膜コンデンサ基板
１０４及び信号接続基板１０５のような多数の機能性基
板を有するチップキャリア１０１を具える。後述するよ
うに、各機能性基板は上面及び底面に隣接する基板に電
気的かつ物理的に結合している。
【００２２】機能性基板１０２，１０３，１０４，１０
５は図１に示すように配設する必要はないが、個々の素
子の必要性により、一般に他の形状及び順序で配設でき
る。多数の半導体チップ１０６が上部機能性基板の上面
に電気的に結合している。図１に示すように、半導体チ
ップ１０６は信号接続基板１０５に接続する。図２は、
半導体素子１００の略断面図であり、分離した基板１０
２，１０３，１０４，１０５を示す。図示のように、こ
れら基板の各々は、電源基板１０２を除いて、各底部連
結層２０１と隣接する機能基板の上部連結層２０２とを
電気的に接続するため、上部連結層２０２及び底部連結
層２０１を有する。
５は図１に示すように配設する必要はないが、個々の素
子の必要性により、一般に他の形状及び順序で配設でき
る。多数の半導体チップ１０６が上部機能性基板の上面
に電気的に結合している。図１に示すように、半導体チ
ップ１０６は信号接続基板１０５に接続する。図２は、
半導体素子１００の略断面図であり、分離した基板１０
２，１０３，１０４，１０５を示す。図示のように、こ
れら基板の各々は、電源基板１０２を除いて、各底部連
結層２０１と隣接する機能基板の上部連結層２０２とを
電気的に接続するため、上部連結層２０２及び底部連結
層２０１を有する。
【００２３】電源基板１０２は、上部連結層のみを有す
るように示す。これは電源回路は概して半導体素子の底
部に置かれて、熱の消散を容易にするためである。必要
なら、電源基板１０２は抵抗器基板又はコンデンサ基板
と同様に、上部及び底部の両方の連結層を有することも
できる。各機能性基板１０２，１０３，１０４及び１０
５の一般的な構造は、図３のより詳細な断面図に示す。
これら基板の各々は、ウェーハ３０１の上部の１個以上
の薄膜層３０２に形成する多数の予め定めた機能素子を
有する。図３に示す構造の相対寸法は、説明を容易にす
るため強調してある。
るように示す。これは電源回路は概して半導体素子の底
部に置かれて、熱の消散を容易にするためである。必要
なら、電源基板１０２は抵抗器基板又はコンデンサ基板
と同様に、上部及び底部の両方の連結層を有することも
できる。各機能性基板１０２，１０３，１０４及び１０
５の一般的な構造は、図３のより詳細な断面図に示す。
これら基板の各々は、ウェーハ３０１の上部の１個以上
の薄膜層３０２に形成する多数の予め定めた機能素子を
有する。図３に示す構造の相対寸法は、説明を容易にす
るため強調してある。
【００２４】コンデンサ基板１０４に対しては、多数の
コンデンサが薄膜層３０２の内部に形成される。薄膜コ
ンデンサの典型的な構造は、１９８３年にマグローヒル
・パブリシング・カンパニ（McGraw-Hill Publishing C
ompany）社から再発行されたレオン・アイ・メイセル
（Leon I. Maissel）及びレインハード・グラング（Rei
nhard Glang）著“ハンドブック・オブ・スィン・フィ
ルム・テクノロジ”（Handbook of Thin Film Technolo
gy）の１９−３及び１９−２８ページで見つけることが
できる。このコンデンサは、例えばチップキャリア１０
１に結合する半導体チップ１０６内の回路によってバイ
パスコンデンサとして使用できる。
コンデンサが薄膜層３０２の内部に形成される。薄膜コ
ンデンサの典型的な構造は、１９８３年にマグローヒル
・パブリシング・カンパニ（McGraw-Hill Publishing C
ompany）社から再発行されたレオン・アイ・メイセル
（Leon I. Maissel）及びレインハード・グラング（Rei
nhard Glang）著“ハンドブック・オブ・スィン・フィ
ルム・テクノロジ”（Handbook of Thin Film Technolo
gy）の１９−３及び１９−２８ページで見つけることが
できる。このコンデンサは、例えばチップキャリア１０
１に結合する半導体チップ１０６内の回路によってバイ
パスコンデンサとして使用できる。
【００２５】抵抗器基板１０３に対しては、多数の抵抗
器は薄膜層３０２に形成される。薄膜抵抗器の典型的な
構造は、メイセル（Maissel）等の１８−３５ページに
見つけることができる。この抵抗器は、例えばチップキ
ャリア１０１に結合する半導体チップ１０６内の回路に
よって、ターミネーティング抵抗器又はプルアップ抵抗
器として使用できる。
器は薄膜層３０２に形成される。薄膜抵抗器の典型的な
構造は、メイセル（Maissel）等の１８−３５ページに
見つけることができる。この抵抗器は、例えばチップキ
ャリア１０１に結合する半導体チップ１０６内の回路に
よって、ターミネーティング抵抗器又はプルアップ抵抗
器として使用できる。
【００２６】再度図３に戻るに、上部連結層３０３は、
各基板１０２，１０３，１０４，１０５の薄膜層３０２
の上部に形成する。底部連結層３０４は、各基板１０
２，１０３，１０４のウェーハ３０１の底部に形成す
る。この種連結は、１９８９年にニューヨークのバン・
ノーストランド・レインホールド（Van Norstrand Rein
hold）社から発行されたラオ アール トゥマラ（Rao
R. Tummala）及びエウゲンジェー リマスゼウスキ（Eu
gene J. Rymaszewski）著の“マイクロエレクトロニク
ス・パッケージング・ハンドブック”（Microelectroni
cs Packaging Handbook）の第６章の３６６ページに記
載されている。
各基板１０２，１０３，１０４，１０５の薄膜層３０２
の上部に形成する。底部連結層３０４は、各基板１０
２，１０３，１０４のウェーハ３０１の底部に形成す
る。この種連結は、１９８９年にニューヨークのバン・
ノーストランド・レインホールド（Van Norstrand Rein
hold）社から発行されたラオ アール トゥマラ（Rao
R. Tummala）及びエウゲンジェー リマスゼウスキ（Eu
gene J. Rymaszewski）著の“マイクロエレクトロニク
ス・パッケージング・ハンドブック”（Microelectroni
cs Packaging Handbook）の第６章の３６６ページに記
載されている。
【００２７】各上部連結層３０３及び底部連結層３０４
は、各々上面及び底面にほぼ同一のボンドパッド３０６
を有する。上部連結層３０３及び底部連結層３０４上の
多数のボンドパッド３０６は、互いに同一のパターンで
配設するため、どの基板の上部連結層３０３も他のどの
基板の底部連結層３０４に電気的にしかも物理的に結合
できる。図４〜８に関連して後述するように、パターン
が同一のため基板を交換できる。さらに、連結層３０
３，３０４は各層に対して同じ冶金学、同一の設計ルー
ル、同じ製造方法を使用して形成する。その結果、基板
を形成する場合、連結層３０３，３０４は同じ方法を使
用して形成する。その上、連結層３０３，３０４の物理
的構造は同一である。この同一性のため、層を電気的に
接続する場合、均一の力が層の表面にわたって加えられ
て、電気的接続を達成する。ボンドパッドは変形自在の
バンプあるいははんだ、導電性エラストマまたは金のよ
うな材料でできた他の電気的コネクタでも良い。
は、各々上面及び底面にほぼ同一のボンドパッド３０６
を有する。上部連結層３０３及び底部連結層３０４上の
多数のボンドパッド３０６は、互いに同一のパターンで
配設するため、どの基板の上部連結層３０３も他のどの
基板の底部連結層３０４に電気的にしかも物理的に結合
できる。図４〜８に関連して後述するように、パターン
が同一のため基板を交換できる。さらに、連結層３０
３，３０４は各層に対して同じ冶金学、同一の設計ルー
ル、同じ製造方法を使用して形成する。その結果、基板
を形成する場合、連結層３０３，３０４は同じ方法を使
用して形成する。その上、連結層３０３，３０４の物理
的構造は同一である。この同一性のため、層を電気的に
接続する場合、均一の力が層の表面にわたって加えられ
て、電気的接続を達成する。ボンドパッドは変形自在の
バンプあるいははんだ、導電性エラストマまたは金のよ
うな材料でできた他の電気的コネクタでも良い。
【００２８】基板内の機能素子を底部連結層３０４に接
続するため、または上部連結層３０３を底部連結層３０
４に接続するため、スルーホールコネクタ３０５のよう
な基板内接続が各基板のウェーハ３０１内に形成する。
スルーホール接続は、スルーホールを形成するために、
ドリル加工、リアクティブイオンエッチングまたはプラ
ズマエッチングのような周知の技術を使用して形成でき
る（前述のトゥマラ（Tummala）等著の４ページ２９行
の記事を参照のこと）。ホールは次に導電性金属で満た
される。スルーホールを満たすまたは金属化するために
選択する導電性材料は、金属、金属の合金、金属非金属
混合物等を含むことができる。スルーホールは、化学蒸
着デポジション、プラズマデポジション、電気めっき、
ＭＯＣＶＤ等のような当業者にとって周知のデポジショ
ン技術を使用して金属化できる。
続するため、または上部連結層３０３を底部連結層３０
４に接続するため、スルーホールコネクタ３０５のよう
な基板内接続が各基板のウェーハ３０１内に形成する。
スルーホール接続は、スルーホールを形成するために、
ドリル加工、リアクティブイオンエッチングまたはプラ
ズマエッチングのような周知の技術を使用して形成でき
る（前述のトゥマラ（Tummala）等著の４ページ２９行
の記事を参照のこと）。ホールは次に導電性金属で満た
される。スルーホールを満たすまたは金属化するために
選択する導電性材料は、金属、金属の合金、金属非金属
混合物等を含むことができる。スルーホールは、化学蒸
着デポジション、プラズマデポジション、電気めっき、
ＭＯＣＶＤ等のような当業者にとって周知のデポジショ
ン技術を使用して金属化できる。
【００２９】電源基板１０２は、ウェーハ３０１上に形
成した電源回路を有する。この電源基板は上部連結層３
０３を有するが、電源基板１０２は一般的に半導体素子
の底部に置かれるため、底部連結層３０４は有しない。
しかしながら、一般的に底部連結層は必要なら特別な設
計によって、他の機能性基板内に配設できる。上述の基
板は、図９に関連して後述するように、個別にしかも分
離して製造できテストできる。テストした後、２個以上
の基板は（例えば、はんだで）結合され、１個の半導体
素子を形成できる。
成した電源回路を有する。この電源基板は上部連結層３
０３を有するが、電源基板１０２は一般的に半導体素子
の底部に置かれるため、底部連結層３０４は有しない。
しかしながら、一般的に底部連結層は必要なら特別な設
計によって、他の機能性基板内に配設できる。上述の基
板は、図９に関連して後述するように、個別にしかも分
離して製造できテストできる。テストした後、２個以上
の基板は（例えば、はんだで）結合され、１個の半導体
素子を形成できる。
【００３０】本発明の模範的な実施例を図４及び図５に
示す。図４は素子４００の回路図の略図であり、電界効
果トランジスタ４０１を具え、この電界効果トランジス
タ４０１はドレインターミナル４０２、ソースターミナ
ル４０３及びゲートターミナル４０４を有する。ゲート
ターミナル４０４は、抵抗器４０５を介して電源Ｖｃｃ
に接続する。この電源Ｖｃｃにドレインターミナル４０
２も接続する。ゲートターミナル４０４はコンデンサ４
０６を介してアースにも接続する。このアースにはソー
スターミナル４０３も接続する。
示す。図４は素子４００の回路図の略図であり、電界効
果トランジスタ４０１を具え、この電界効果トランジス
タ４０１はドレインターミナル４０２、ソースターミナ
ル４０３及びゲートターミナル４０４を有する。ゲート
ターミナル４０４は、抵抗器４０５を介して電源Ｖｃｃ
に接続する。この電源Ｖｃｃにドレインターミナル４０
２も接続する。ゲートターミナル４０４はコンデンサ４
０６を介してアースにも接続する。このアースにはソー
スターミナル４０３も接続する。
【００３１】図５はいかに図４の素子４００が本発明に
よって達成されるかを示す、半導体素子の断面図であ
る。図６は図５の構造を示す別の略図であり、いかに図
４の回路４００が図５の構造体によって達成されるかを
より明瞭に示す。図５を参照するに、電界効果トランジ
スタ４０１は、当業者にとって周知の方法で半導体チッ
プ上に製造される。電界効果トランジスタはチップ上の
複合集積回路の１個の素子に過ぎない。この電界効果ト
ランジスタのみを模範的な能動回路素子として示す。ト
ランジスタ４０１のドレインターミナル４０２、ソース
ターミナル４０３及びゲートターミナル４０４はチップ
４０１の底面に形成する。トランジスタのドレイン、ソ
ース及びゲートターミナルは、各々コネクタ４４３，４
４４，４４５により信号接続基板４１０の上部連結層４
１１上のボンドパッド４４０，４４１，４４２に結合す
る。コネクタ４４３，４４４，４４５は、図３に関連し
て前述したように、変形自在のバンプまたは他の電気的
コネクタで良い。この特定の実施例では、信号接続基板
４１０内では連結はしない。電界効果トランジスタ４０
１の３個のターミナル４０２，４０３及び４０４から伝
達される信号は、信号接続基板４１０の上部連結層４１
１から、ウェーハを通る３個の独立したスルーホール接
続４２１，４２２及び４２３を介して、底部連結層４１
２に通じる。上部連結層４１１上のボンドパッド４４
６，４４７はこの例では使用しないが、底部連結層４１
２上のボンドパッドと同一パターンの一部を形成する。
よって達成されるかを示す、半導体素子の断面図であ
る。図６は図５の構造を示す別の略図であり、いかに図
４の回路４００が図５の構造体によって達成されるかを
より明瞭に示す。図５を参照するに、電界効果トランジ
スタ４０１は、当業者にとって周知の方法で半導体チッ
プ上に製造される。電界効果トランジスタはチップ上の
複合集積回路の１個の素子に過ぎない。この電界効果ト
ランジスタのみを模範的な能動回路素子として示す。ト
ランジスタ４０１のドレインターミナル４０２、ソース
ターミナル４０３及びゲートターミナル４０４はチップ
４０１の底面に形成する。トランジスタのドレイン、ソ
ース及びゲートターミナルは、各々コネクタ４４３，４
４４，４４５により信号接続基板４１０の上部連結層４
１１上のボンドパッド４４０，４４１，４４２に結合す
る。コネクタ４４３，４４４，４４５は、図３に関連し
て前述したように、変形自在のバンプまたは他の電気的
コネクタで良い。この特定の実施例では、信号接続基板
４１０内では連結はしない。電界効果トランジスタ４０
１の３個のターミナル４０２，４０３及び４０４から伝
達される信号は、信号接続基板４１０の上部連結層４１
１から、ウェーハを通る３個の独立したスルーホール接
続４２１，４２２及び４２３を介して、底部連結層４１
２に通じる。上部連結層４１１上のボンドパッド４４
６，４４７はこの例では使用しないが、底部連結層４１
２上のボンドパッドと同一パターンの一部を形成する。
【００３２】図５の特定の実施例では、薄膜コンデンサ
基板４１９は信号接続基板４１０の下に固定する。コン
デンサ基板４１９の上面の上部連結層４１３は、コンデ
ンサ基板４１９の底面に固定した底部連結層４１４の多
数のボンドパッド４５９，４６０，４３２，４６１，４
６２のパターンと各々同一のパターンに配設した多数の
ボンドパッド４３１，４５７，４５６，４５５，４５４
を有する。連結層上のボンドパッドの同一性については
以前説明した。さらに、コンデンサ基板４１９の上部連
結層４１３は、信号接続基板４１０の上部連結層４１１
及び底部連結層４１２と同一である。
基板４１９は信号接続基板４１０の下に固定する。コン
デンサ基板４１９の上面の上部連結層４１３は、コンデ
ンサ基板４１９の底面に固定した底部連結層４１４の多
数のボンドパッド４５９，４６０，４３２，４６１，４
６２のパターンと各々同一のパターンに配設した多数の
ボンドパッド４３１，４５７，４５６，４５５，４５４
を有する。連結層上のボンドパッドの同一性については
以前説明した。さらに、コンデンサ基板４１９の上部連
結層４１３は、信号接続基板４１０の上部連結層４１１
及び底部連結層４１２と同一である。
【００３３】底部連結層４１２上のボンドパッド４４
８，４４９，４５０，４５１，４５２は、上部連結層４
１３上のボンドパッド４３１，４５７，４５６，４５
５，４５４に、各々コネクタ４６３，４２４，４２５，
４２６，４５３により結合する。電気信号はトランジス
タ４０１のターミナル４０２，４０３，４０４と上部連
結層４１３上のボンドパッド４５５，４５７，４５６と
の間を伝達する。ボンドパッド４５２，４５４は回路で
使用しないにもかかわらず、隣接する連結層の対応する
ボンドパッドに接続されていることに注意すべきであ
る。
８，４４９，４５０，４５１，４５２は、上部連結層４
１３上のボンドパッド４３１，４５７，４５６，４５
５，４５４に、各々コネクタ４６３，４２４，４２５，
４２６，４５３により結合する。電気信号はトランジス
タ４０１のターミナル４０２，４０３，４０４と上部連
結層４１３上のボンドパッド４５５，４５７，４５６と
の間を伝達する。ボンドパッド４５２，４５４は回路で
使用しないにもかかわらず、隣接する連結層の対応する
ボンドパッドに接続されていることに注意すべきであ
る。
【００３４】薄膜コンデンサ基板４１９内には、多数の
コンデンサ４０６が薄膜層内に形成しているが、図面を
明瞭にするため、これらコンデンサの１個のみを示す。
コンデンサ４０６は簡潔のため集中回路素子として示
す。コンデンサ４０６は典型的には、２個の金属層の間
に挟まれた誘電体層を持つ２個の平行に間隔を空けた金
属の層を具える。ボンドパッド４５６と結合するゲート
４０４は、コンデンサ４０６の一方のターミナルに結合
する。コンデンサ４０６の他方のターミナルは、ボンド
パッド４３１に接続する。従って、信号径路がゲート４
０４からボンドパッド４５６に、更にコンデンサ４０６
を介してボンドパッド４３１に形成する。
コンデンサ４０６が薄膜層内に形成しているが、図面を
明瞭にするため、これらコンデンサの１個のみを示す。
コンデンサ４０６は簡潔のため集中回路素子として示
す。コンデンサ４０６は典型的には、２個の金属層の間
に挟まれた誘電体層を持つ２個の平行に間隔を空けた金
属の層を具える。ボンドパッド４５６と結合するゲート
４０４は、コンデンサ４０６の一方のターミナルに結合
する。コンデンサ４０６の他方のターミナルは、ボンド
パッド４３１に接続する。従って、信号径路がゲート４
０４からボンドパッド４５６に、更にコンデンサ４０６
を介してボンドパッド４３１に形成する。
【００３５】ボンドパッド４３１から、ゲートの信号径
路はコンデンサ基板４１９を通り、スルーホール接続４
３０を介して、コンデンサ基板４１９の底面に結合する
底部連結層４１４上のボンドパッド４５９に至る。この
信号径路はコネクタ４９３を通り、抵抗器基板４２０の
上部連結層４１５内のボンドパッド４５８へと続く。ボ
ンドパッド４５８から、この信号径路は抵抗器基板４２
０を通過しスルーホール接続４３５を介して、抵抗器基
板の底面の底部連結層４１６内のボンドパッド４６４へ
至る。この信号径路はコネクタ４６５を通過し、アース
に接続する電源基板４２１の上面の上部連結層４１７上
のボンドパッド４６６へと続く。アースへの接続は、上
部連結層を介して達成できる。この上部連結層は外部ア
ース、又は更に複雑な回路では電源基板４２１内に形成
された回路に接続する信号線を有する。
路はコンデンサ基板４１９を通り、スルーホール接続４
３０を介して、コンデンサ基板４１９の底面に結合する
底部連結層４１４上のボンドパッド４５９に至る。この
信号径路はコネクタ４９３を通り、抵抗器基板４２０の
上部連結層４１５内のボンドパッド４５８へと続く。ボ
ンドパッド４５８から、この信号径路は抵抗器基板４２
０を通過しスルーホール接続４３５を介して、抵抗器基
板の底面の底部連結層４１６内のボンドパッド４６４へ
至る。この信号径路はコネクタ４６５を通過し、アース
に接続する電源基板４２１の上面の上部連結層４１７上
のボンドパッド４６６へと続く。アースへの接続は、上
部連結層を介して達成できる。この上部連結層は外部ア
ース、又は更に複雑な回路では電源基板４２１内に形成
された回路に接続する信号線を有する。
【００３６】ボンドパッド４５６におけるゲート信号
は、スルーホール接続４２８を介して、コンデンサ基板
４１９の底部連結層４１４上のボンドパッド４３２にも
接続する。ボンドパッド４３２で、抵抗器基板４２０の
ボンドパッド４３３にコネクタ４６７を介して接続す
る。薄膜抵抗器基板４２０内には、多数の抵抗器４０５
が薄膜層内に形成されているが、簡潔にするため、これ
ら抵抗器の１個のみを示す。この結果、ゲート４０４か
らの信号は、各々スルーホール接続４２３，４２８上の
信号接続基板４１０及びコンデンサ基板４１９を通過
し、ボンドパッド４３３へ転送される。薄膜層内に形成
された抵抗器４０５の第１のターミナルは、ボンドパッ
ド４３３に接続する。抵抗器４０５の第２のターミナル
は、上部連結層４１５上のボンドパッド４３４に接続す
る。従って、信号径路がゲート４０４から連続してボン
ドパッド４５０及び４３３に、抵抗器４０５を通過しボ
ンドパッド４３４に形成する。機能的には使用しない
が、底部連結層４１４のボンドパッド４６２は、コネク
タ４８１によりボンドパッド４３４に接続する。
は、スルーホール接続４２８を介して、コンデンサ基板
４１９の底部連結層４１４上のボンドパッド４３２にも
接続する。ボンドパッド４３２で、抵抗器基板４２０の
ボンドパッド４３３にコネクタ４６７を介して接続す
る。薄膜抵抗器基板４２０内には、多数の抵抗器４０５
が薄膜層内に形成されているが、簡潔にするため、これ
ら抵抗器の１個のみを示す。この結果、ゲート４０４か
らの信号は、各々スルーホール接続４２３，４２８上の
信号接続基板４１０及びコンデンサ基板４１９を通過
し、ボンドパッド４３３へ転送される。薄膜層内に形成
された抵抗器４０５の第１のターミナルは、ボンドパッ
ド４３３に接続する。抵抗器４０５の第２のターミナル
は、上部連結層４１５上のボンドパッド４３４に接続す
る。従って、信号径路がゲート４０４から連続してボン
ドパッド４５０及び４３３に、抵抗器４０５を通過しボ
ンドパッド４３４に形成する。機能的には使用しない
が、底部連結層４１４のボンドパッド４６２は、コネク
タ４８１によりボンドパッド４３４に接続する。
【００３７】ゲート４０４からの信号が接続されるボン
ドパッド４３４から、スルーホール接続４３６とボンド
パッド４６８とを介して、コネクタ４７０によりボンド
パッド４６９に接続する。ボンドパッド４６９は、電源
基板４２１の電源Ｖｃｃ（図示せず）に接続する。電源
Ｖｃｃへの接続は、外部電源Ｖｃｃへ接続している信号
線を有する上部連結層を介しても達成できる。
ドパッド４３４から、スルーホール接続４３６とボンド
パッド４６８とを介して、コネクタ４７０によりボンド
パッド４６９に接続する。ボンドパッド４６９は、電源
基板４２１の電源Ｖｃｃ（図示せず）に接続する。電源
Ｖｃｃへの接続は、外部電源Ｖｃｃへ接続している信号
線を有する上部連結層を介しても達成できる。
【００３８】チップ４０１からのソースターミナル４０
３は、コネクタ４４４により信号接続基板４１０の上部
連結層４１１上のボンドパッド４４１に結合する。ソー
スターミナル４０３から、ソース信号はコネクタ４４４
を通過し上部連結層４１１のボンドパッド４４１に至
る。ボンドパッド４４１から、ソース信号はスルーホー
ル接続４２２に沿って信号接続基板４１０を通り、底部
連結層４１２のボンドパッド４４９に至る。ボンドパッ
ド４４９から、信号はコネクタ４２４を通りコンデンサ
基板４１９の上部連結層４１３上のボンドパッド４５７
に至る。ソース信号はスルーホール接続４２９を通って
コンデンサ基板４１９を通過し、底部連結層４１４のボ
ンドパッド４６０に至る。このソース信号は、ボンドパ
ッド４６０からコネクタ４７１を通過し抵抗器基板４２
０からの上部連結層４１５上のボンドパッド４７２へ続
く。このソース信号は、スルーホール接続４３７と底部
連結層４１６上のボンドパッド４３７に沿って抵抗器基
板４２０を通過する。底部連結層４１６でソース信号
は、コネクタ４７４を通って電源基板４２１の上部連結
層４１７上のボンドパッド４７５に移送される。ボンド
パッド４７５はアースに接続する。アースへの接続は、
外部アースへ接続している信号線を有する上部連結層を
介しても達成できる。
３は、コネクタ４４４により信号接続基板４１０の上部
連結層４１１上のボンドパッド４４１に結合する。ソー
スターミナル４０３から、ソース信号はコネクタ４４４
を通過し上部連結層４１１のボンドパッド４４１に至
る。ボンドパッド４４１から、ソース信号はスルーホー
ル接続４２２に沿って信号接続基板４１０を通り、底部
連結層４１２のボンドパッド４４９に至る。ボンドパッ
ド４４９から、信号はコネクタ４２４を通りコンデンサ
基板４１９の上部連結層４１３上のボンドパッド４５７
に至る。ソース信号はスルーホール接続４２９を通って
コンデンサ基板４１９を通過し、底部連結層４１４のボ
ンドパッド４６０に至る。このソース信号は、ボンドパ
ッド４６０からコネクタ４７１を通過し抵抗器基板４２
０からの上部連結層４１５上のボンドパッド４７２へ続
く。このソース信号は、スルーホール接続４３７と底部
連結層４１６上のボンドパッド４３７に沿って抵抗器基
板４２０を通過する。底部連結層４１６でソース信号
は、コネクタ４７４を通って電源基板４２１の上部連結
層４１７上のボンドパッド４７５に移送される。ボンド
パッド４７５はアースに接続する。アースへの接続は、
外部アースへ接続している信号線を有する上部連結層を
介しても達成できる。
【００３９】前にソースターミナル４０３で述べたのと
同様の方法で、ドレインターミナル４０２からの信号
は、スルーホール接続４２１に沿って信号接続基板４１
０を通過し、底部連結層４１２上のボンドパッド４５１
に至る。ボンドパッド４５１から、この信号はコネクタ
４２６を通過し、コンデンサ基板４１９の上部連結層４
１３上のボンドパッド４５５に至る。ボンドパッド４５
５から、ドレイン信号はスルーホール接続４２７を通過
し、コンデンサ基板４１９の底部連結層４１４上のボン
ドパッド４６１に至る。ボンドパッド４６１から、この
信号はコネクタ４７６を通過し、抵抗器基板４２０の上
部連結層４１５上のボンドパッド４７７に至る。ボンド
パッド４７７から、信号はスルーホール接続４３８に沿
って抵抗器基板４２０を通過し、抵抗器基板４２０の底
部連結層４１６上のボンドパッド４７８に至る。ボンド
パッド４７８から、ドレイン信号はコネクタ４７９を通
過し、電源Ｖｃｃに接続している電源基板４２１の上部
連結層４１７内のボンドパッド４８０に至る。前に抵抗
器を電源Ｖｃｃへ接続することで述べたのと同様に、電
源Ｖｃｃへの接続も外部電源Ｖｃｃへ接続している信号
線を有する上部連結層を介して達成できる。
同様の方法で、ドレインターミナル４０２からの信号
は、スルーホール接続４２１に沿って信号接続基板４１
０を通過し、底部連結層４１２上のボンドパッド４５１
に至る。ボンドパッド４５１から、この信号はコネクタ
４２６を通過し、コンデンサ基板４１９の上部連結層４
１３上のボンドパッド４５５に至る。ボンドパッド４５
５から、ドレイン信号はスルーホール接続４２７を通過
し、コンデンサ基板４１９の底部連結層４１４上のボン
ドパッド４６１に至る。ボンドパッド４６１から、この
信号はコネクタ４７６を通過し、抵抗器基板４２０の上
部連結層４１５上のボンドパッド４７７に至る。ボンド
パッド４７７から、信号はスルーホール接続４３８に沿
って抵抗器基板４２０を通過し、抵抗器基板４２０の底
部連結層４１６上のボンドパッド４７８に至る。ボンド
パッド４７８から、ドレイン信号はコネクタ４７９を通
過し、電源Ｖｃｃに接続している電源基板４２１の上部
連結層４１７内のボンドパッド４８０に至る。前に抵抗
器を電源Ｖｃｃへ接続することで述べたのと同様に、電
源Ｖｃｃへの接続も外部電源Ｖｃｃへ接続している信号
線を有する上部連結層を介して達成できる。
【００４０】連結層内のボンドパッドは同一パターンで
配置する。特に、上部連結層４１１内のボンドパッド４
４６，４４１，４４２，４４０，４４７と、底部連結層
４１２上のボンドパッド４４８，４４９，４５０，４５
１，４５２とは同一パターンで配置する。同様に、上部
連結層４１３、底部連結層４１４、上部連結層４１５、
底部連結層４１６及び上部連結層４１７内のボンドパッ
ドも、上部連結層４１１のボンドパッドと同一のパター
ンで配置する。基板を連結する特性が同一のため、コネ
クタ４６３，４５３，４８１，４８３は隣接するボンド
パッドを接続するために使用するが、これらボンドパッ
ドは電気的には使用しない。特に、コネクタ４８３は抵
抗器基板４２０の底部連結層４１６内の対応するボンド
パッド４８２を、電源基板４２１の上部連結層４１７内
の対応するボンドパッド４８４に接続する。これらボン
ドパッド及び対応するコネクタは、この実施例では回路
のどの部分とも電気的に接続しない。
配置する。特に、上部連結層４１１内のボンドパッド４
４６，４４１，４４２，４４０，４４７と、底部連結層
４１２上のボンドパッド４４８，４４９，４５０，４５
１，４５２とは同一パターンで配置する。同様に、上部
連結層４１３、底部連結層４１４、上部連結層４１５、
底部連結層４１６及び上部連結層４１７内のボンドパッ
ドも、上部連結層４１１のボンドパッドと同一のパター
ンで配置する。基板を連結する特性が同一のため、コネ
クタ４６３，４５３，４８１，４８３は隣接するボンド
パッドを接続するために使用するが、これらボンドパッ
ドは電気的には使用しない。特に、コネクタ４８３は抵
抗器基板４２０の底部連結層４１６内の対応するボンド
パッド４８２を、電源基板４２１の上部連結層４１７内
の対応するボンドパッド４８４に接続する。これらボン
ドパッド及び対応するコネクタは、この実施例では回路
のどの部分とも電気的に接続しない。
【００４１】図６は、いかにゲート信号が信号接続基板
４１０を介して、コンデンサ４０６の第１のターミナル
に接続するコンデンサ基板４１９に進行するか、そして
いかにコンデンサ４０６の第２のターミナルがアースに
接続するかを示す。図６はいかにゲート信号が抵抗器４
０５の一端に接続する抵抗器基板４２０に進むか、そし
ていかに抵抗器４０５の他端が電源Ｖｃｃに接続するか
をも示す。図６はいかにトランジスタ４０１のソース信
号が信号接続基板４１０、コンデンサ基板４１９及び抵
抗器基板４２０を通過し、抵抗器４０５を迂回し、アー
スに接続するまで進行するかをも示す。図６はいかにト
ランジスタからのドレイン信号が、信号接続基板４１
０、コンデンサ４０６を迂回してコンデンサ基板４１９
及び抵抗器基板４２０を通過して、電源Ｖｃｃに接続す
るまで進行するかをも示す。
４１０を介して、コンデンサ４０６の第１のターミナル
に接続するコンデンサ基板４１９に進行するか、そして
いかにコンデンサ４０６の第２のターミナルがアースに
接続するかを示す。図６はいかにゲート信号が抵抗器４
０５の一端に接続する抵抗器基板４２０に進むか、そし
ていかに抵抗器４０５の他端が電源Ｖｃｃに接続するか
をも示す。図６はいかにトランジスタ４０１のソース信
号が信号接続基板４１０、コンデンサ基板４１９及び抵
抗器基板４２０を通過し、抵抗器４０５を迂回し、アー
スに接続するまで進行するかをも示す。図６はいかにト
ランジスタからのドレイン信号が、信号接続基板４１
０、コンデンサ４０６を迂回してコンデンサ基板４１９
及び抵抗器基板４２０を通過して、電源Ｖｃｃに接続す
るまで進行するかをも示す。
【００４２】信号接続基板４１０は、互いに基板上で向
き合っていないボンドパッド間の連結をしないので、上
記の実施例においては、コンデンサ基板の上部連結層を
変更することなくかつ回路における相違なし（信号線の
長さが短くなることを除いて）に、信号接続基板４１０
はこの実施例から除くことができる。しかしながら、他
の実施例では、信号接続基板４１０を使用して、他のチ
ップまたは同一のチップの異なるＩ／Ｏピンと接続した
り、向き合っていないボンドパッドへ転送することがで
きる。
き合っていないボンドパッド間の連結をしないので、上
記の実施例においては、コンデンサ基板の上部連結層を
変更することなくかつ回路における相違なし（信号線の
長さが短くなることを除いて）に、信号接続基板４１０
はこの実施例から除くことができる。しかしながら、他
の実施例では、信号接続基板４１０を使用して、他のチ
ップまたは同一のチップの異なるＩ／Ｏピンと接続した
り、向き合っていないボンドパッドへ転送することがで
きる。
【００４３】連結層４１１，４１２，４１３，４１４，
４１５，４１６及び４１７は、図５で同一のボンドパッ
ドのパターンを有することを示す。図１３はこの種パタ
ーンの例を示す平面図である。ボンドパッドが空間的に
極めて多数分布していても、各基板上のパターンは同一
である。図７は、コンデンサ基板４１９と抵抗器基板４
２０とを、図５に示す素子から置き換えた素子の断面図
である。この実施例では、抵抗器基板は電界効果トラン
ジスタ４０１にコンデンサ基板より接近している。しか
しながら、図面的には図７の回路は図４の略図である図
５の回路と同一である。図７の抵抗器基板は、上部連結
層上のボンドパッド４３３と底部連結層上のボンドパッ
ド４８２との間にスルーホール接続４９０を有している
ことを除いて、図５の抵抗器基板と同一である。同様に
コンデンサ基板は、コンデンサ基板の上部連結層４１３
上のボンドパッド４５４と底部連結層４１４上のボンド
パッド４６２との間にスルーホール接続４９０を有して
いることを除いて、図５のコンデンサ基板と同一であ
る。しかしながら、連結層が同一のため、ボンドパッド
の変更は必要としない。
４１５，４１６及び４１７は、図５で同一のボンドパッ
ドのパターンを有することを示す。図１３はこの種パタ
ーンの例を示す平面図である。ボンドパッドが空間的に
極めて多数分布していても、各基板上のパターンは同一
である。図７は、コンデンサ基板４１９と抵抗器基板４
２０とを、図５に示す素子から置き換えた素子の断面図
である。この実施例では、抵抗器基板は電界効果トラン
ジスタ４０１にコンデンサ基板より接近している。しか
しながら、図面的には図７の回路は図４の略図である図
５の回路と同一である。図７の抵抗器基板は、上部連結
層上のボンドパッド４３３と底部連結層上のボンドパッ
ド４８２との間にスルーホール接続４９０を有している
ことを除いて、図５の抵抗器基板と同一である。同様に
コンデンサ基板は、コンデンサ基板の上部連結層４１３
上のボンドパッド４５４と底部連結層４１４上のボンド
パッド４６２との間にスルーホール接続４９０を有して
いることを除いて、図５のコンデンサ基板と同一であ
る。しかしながら、連結層が同一のため、ボンドパッド
の変更は必要としない。
【００４４】図８は図７の構造体の別の略図であり、い
かに図４の回路４００が図７の構造体により形成される
かを更に明瞭に示す。図８はいかにゲートターミナル４
０２が、信号接続基板４１０を通過し、抵抗器４０５の
第１のターミナルに接続する抵抗器基板４２０に接続
し、かつ抵抗器基板４２０を通過してコンデンサ４０６
の第１のターミナルに接続するコンデンサ基板に接続す
るかを示す。図８はいかにドレインターミナル４０２
が、信号接続基板４１０、抵抗器基板４２０及びコンデ
ンサ基板４１９を通過して、電源基板４２１内の電源Ｖ
ｃｃに接続するかをも示す。図８はいかにソースターミ
ナル４０３が同様に信号接続基板４１０、抵抗器基板４
２０及びコンデンサ基板４１９を通過して電源基板４２
１のアースに接続するかをも示す。
かに図４の回路４００が図７の構造体により形成される
かを更に明瞭に示す。図８はいかにゲートターミナル４
０２が、信号接続基板４１０を通過し、抵抗器４０５の
第１のターミナルに接続する抵抗器基板４２０に接続
し、かつ抵抗器基板４２０を通過してコンデンサ４０６
の第１のターミナルに接続するコンデンサ基板に接続す
るかを示す。図８はいかにドレインターミナル４０２
が、信号接続基板４１０、抵抗器基板４２０及びコンデ
ンサ基板４１９を通過して、電源基板４２１内の電源Ｖ
ｃｃに接続するかをも示す。図８はいかにソースターミ
ナル４０３が同様に信号接続基板４１０、抵抗器基板４
２０及びコンデンサ基板４１９を通過して電源基板４２
１のアースに接続するかをも示す。
【００４５】本発明の他の代表的な実施例を、図１０及
び図１１に示す。この代表的な実施例は、いかに半導体
素子がコンデンサ層及び抵抗器層なしで形成されるかを
示す。図１０は電界効果トランジスタ４０１を具える素
子６００の回路図の略図であり、この電界効果トランジ
スタ４０１はドレインターミナル４０２、ソースターミ
ナル４０３及びゲートターミナル４０４を有する。素子
６００のゲートターミナル４０４とドレインターミナル
４０２とは、電源Ｖｃｃに接続する。ソースターミナル
４０３はアースに接続する。
び図１１に示す。この代表的な実施例は、いかに半導体
素子がコンデンサ層及び抵抗器層なしで形成されるかを
示す。図１０は電界効果トランジスタ４０１を具える素
子６００の回路図の略図であり、この電界効果トランジ
スタ４０１はドレインターミナル４０２、ソースターミ
ナル４０３及びゲートターミナル４０４を有する。素子
６００のゲートターミナル４０４とドレインターミナル
４０２とは、電源Ｖｃｃに接続する。ソースターミナル
４０３はアースに接続する。
【００４６】図１１はいかに素子６００が本発明に従っ
て実行できるかを示す。電界効果トランジスタ４０１は
半導体チップ４０１上に形成され、この半導体チップ４
０１は信号接続基板４１０の上部連結層４１１に接続す
る。図４−６で示した信号接続基板と同様に、信号接続
基板４１０内で連結はされない。電界効果トランジスタ
４０１の３個のターミナル４０２，４０３及び４０４
は、信号接続基板４１０の上部連結層４１１から、３個
の独立したスルーホール接続４２１，４２２及び４２３
を通過して、底部連結層４１２に至る。
て実行できるかを示す。電界効果トランジスタ４０１は
半導体チップ４０１上に形成され、この半導体チップ４
０１は信号接続基板４１０の上部連結層４１１に接続す
る。図４−６で示した信号接続基板と同様に、信号接続
基板４１０内で連結はされない。電界効果トランジスタ
４０１の３個のターミナル４０２，４０３及び４０４
は、信号接続基板４１０の上部連結層４１１から、３個
の独立したスルーホール接続４２１，４２２及び４２３
を通過して、底部連結層４１２に至る。
【００４７】底部連結層４１２において、ゲート、ソー
ス及びドレインは、電源基板４２１の上部連結層４１７
上の別個のボンドパッドに接続する。電源基板４２１内
で、ゲートとドレインは電源Ｖｃｃに接続し、ソースは
アースに接続する。図１２は図１１の構造体の別の図面
である。図１２は図１０の回路６００がいかに図１１の
構造体によって形成されるかを示す。
ス及びドレインは、電源基板４２１の上部連結層４１７
上の別個のボンドパッドに接続する。電源基板４２１内
で、ゲートとドレインは電源Ｖｃｃに接続し、ソースは
アースに接続する。図１２は図１１の構造体の別の図面
である。図１２は図１０の回路６００がいかに図１１の
構造体によって形成されるかを示す。
【００４８】図９はいかに本発明が半導体素子の製造を
加速できるかを示すフローチャートである。工程５０
１，５０２，５０３及び５０４は異なる薄膜機能性基板
（ＴＦＳ１及びＴＦＳ２）及び電源基板を示し、半導体
チップの製造と並行して製造される。工程５０５，５０
６，５０７及び５０８は、電源基板及び半導体チップの
テストと並行してテストされる異なる機能性基板及びチ
ップを示す。工程５０９において、電源基板を含む機能
性基板は組み立てられて、キャリアを形成する。この後
工程５１０において、組み立てられたキャリアは再度テ
ストされる。工程５１０のテストを満足に通過すると、
チップは次にキャリアに配置かつ結合され、最終的な素
子を形成する。
加速できるかを示すフローチャートである。工程５０
１，５０２，５０３及び５０４は異なる薄膜機能性基板
（ＴＦＳ１及びＴＦＳ２）及び電源基板を示し、半導体
チップの製造と並行して製造される。工程５０５，５０
６，５０７及び５０８は、電源基板及び半導体チップの
テストと並行してテストされる異なる機能性基板及びチ
ップを示す。工程５０９において、電源基板を含む機能
性基板は組み立てられて、キャリアを形成する。この後
工程５１０において、組み立てられたキャリアは再度テ
ストされる。工程５１０のテストを満足に通過すると、
チップは次にキャリアに配置かつ結合され、最終的な素
子を形成する。
【００４９】基板とチップが並行して製造されテストさ
れるので、素子の製造時間は減少する。さらに重要なこ
とは、素子になる最終組立の前に、チップと基板とを別
々にテストすることにより、総合的な製造工程の歩留ま
りは増加する。図１４は本発明の原理にもとづいて完全
に移植したマルチチップモジュール（ＭＣＭ）を示す上
部平面図である。
れるので、素子の製造時間は減少する。さらに重要なこ
とは、素子になる最終組立の前に、チップと基板とを別
々にテストすることにより、総合的な製造工程の歩留ま
りは増加する。図１４は本発明の原理にもとづいて完全
に移植したマルチチップモジュール（ＭＣＭ）を示す上
部平面図である。
【００５０】図１５は図１４の線１５−１５に沿って切
り取ったＭＣＭの断面図であり、本発明の原理に従って
組み立てた集積回路素子を示す。マルチチップモジュー
ル８００は、集積回路素子間で電気信号を伝達するた
め、多数の信号トレース８０４，８０６（図１５に示
す）を有する多層連結基板８０２を具える。信号トレー
ス８０４，８０６は連結基板８０２に対して各々アース
及び電源として示すが、これは単に説明のためである。
トレースはクロック、制御信号、アドレスバスまたはデ
ータバスのような他の電気信号をも伝達できる。連結基
板８０２は電気信号を伝達するための電気的連結を有す
る多層セラミック誘電体部分を含む。あるいは、この連
結基板は印刷配線ボードを有する。コネクタインターフ
ェース８０７は連結基板８０２の上面にある。このコネ
クタインターフェース８０７は、外部コネクタと電気的
にインターフェースするために多数のパッド（図示せ
ず）を有する。
り取ったＭＣＭの断面図であり、本発明の原理に従って
組み立てた集積回路素子を示す。マルチチップモジュー
ル８００は、集積回路素子間で電気信号を伝達するた
め、多数の信号トレース８０４，８０６（図１５に示
す）を有する多層連結基板８０２を具える。信号トレー
ス８０４，８０６は連結基板８０２に対して各々アース
及び電源として示すが、これは単に説明のためである。
トレースはクロック、制御信号、アドレスバスまたはデ
ータバスのような他の電気信号をも伝達できる。連結基
板８０２は電気信号を伝達するための電気的連結を有す
る多層セラミック誘電体部分を含む。あるいは、この連
結基板は印刷配線ボードを有する。コネクタインターフ
ェース８０７は連結基板８０２の上面にある。このコネ
クタインターフェース８０７は、外部コネクタと電気的
にインターフェースするために多数のパッド（図示せ
ず）を有する。
【００５１】各集積回路素子８０８はチップ及びアセン
ブルされた多数の機能性基板を具え、前述したようなキ
ャリアを形成する。コネクタパッド部分は、コネクタ
（図示せず）と接続するための多数のボンドパッドを有
する。このコネクタはマルチチップモジュールと、他の
マルチチップモジュール、コンピュータのキーボード、
ターミナル、プリンタ、ディスク及び他の入出力装置ま
たはインターフェースのような外部の電気装置との間に
電気信号を伝達する。６個の集積回路素子を図１４に示
すが、本発明はこれに限定されない。集積回路は典型的
にはゲートアレイプロセサのようなプロセサ素子または
記憶素子である。
ブルされた多数の機能性基板を具え、前述したようなキ
ャリアを形成する。コネクタパッド部分は、コネクタ
（図示せず）と接続するための多数のボンドパッドを有
する。このコネクタはマルチチップモジュールと、他の
マルチチップモジュール、コンピュータのキーボード、
ターミナル、プリンタ、ディスク及び他の入出力装置ま
たはインターフェースのような外部の電気装置との間に
電気信号を伝達する。６個の集積回路素子を図１４に示
すが、本発明はこれに限定されない。集積回路は典型的
にはゲートアレイプロセサのようなプロセサ素子または
記憶素子である。
【００５２】図１５を参照するに、３個の集積回路素子
８０８を示す。各集積回路素子は半導体チップ８１０及
び多数の機能性基板８１２から成る。第１の集積回路素
子８０８−１は、連結基板８０２の上面の第１の部分に
結合した抵抗器基板８１２−１を有する。コンデンサ基
板８１２−２は抵抗器基板８１２−１の上面に結合す
る。半導体チップ８１０はコンデンサ基板８１２−２の
上面に結合する。第２の集積回路素子８０８−２は連結
基板８０２の上面に結合するコンデンサ基板８１２−２
を有し、連結基板８０２に結合した抵抗器基板８１２−
１を有する第１の集積回路素子８０８−１と対称的であ
る。
８０８を示す。各集積回路素子は半導体チップ８１０及
び多数の機能性基板８１２から成る。第１の集積回路素
子８０８−１は、連結基板８０２の上面の第１の部分に
結合した抵抗器基板８１２−１を有する。コンデンサ基
板８１２−２は抵抗器基板８１２−１の上面に結合す
る。半導体チップ８１０はコンデンサ基板８１２−２の
上面に結合する。第２の集積回路素子８０８−２は連結
基板８０２の上面に結合するコンデンサ基板８１２−２
を有し、連結基板８０２に結合した抵抗器基板８１２−
１を有する第１の集積回路素子８０８−１と対称的であ
る。
【００５３】この第２の集積回路素子８０８−２は、コ
ンデンサ基板８１２−２の上面の第２の部分に結合した
抵抗器基板８１２−１を有する。半導体チップ８１０は
抵抗器基板８１２−１の上面に結合する。第３の集積回
路素子８０８−３は、連結基板８０２の上面の第３の部
分に結合した１個の基板層すなわちコンデンサ基板８１
２−２と、このコンデンサ基板812-2の上面に結合した
半導体チップ８１０とを有する。半導体チップ及び基板
層のボンドパッド間の連結は、簡潔且つ明瞭にするため
図１５には示していない。これら連結は図３及び図４に
関連して説明したように形成される。
ンデンサ基板８１２−２の上面の第２の部分に結合した
抵抗器基板８１２−１を有する。半導体チップ８１０は
抵抗器基板８１２−１の上面に結合する。第３の集積回
路素子８０８−３は、連結基板８０２の上面の第３の部
分に結合した１個の基板層すなわちコンデンサ基板８１
２−２と、このコンデンサ基板812-2の上面に結合した
半導体チップ８１０とを有する。半導体チップ及び基板
層のボンドパッド間の連結は、簡潔且つ明瞭にするため
図１５には示していない。これら連結は図３及び図４に
関連して説明したように形成される。
【００５４】ボンドパッドの同一のグリッドを有する同
一の連結層を使用することにより、基板内の連結は異な
る回路を組み立てるために再設計または修正する必要は
あるが、集積回路の基板層は連結層を再設計する必要な
く交換できる。本発明を理解するため、個々の実施例を
説明した。本発明の範囲にもとることなく、各種の修正
や追加ができることは理解されよう。例えば、上述の特
定の実施例では、１種類の電気的素子のみを有する機能
性基板４１９及び４２０を具えると説明した。異なる種
類の素子が機能性基板に形成できることは理解されよ
う。
一の連結層を使用することにより、基板内の連結は異な
る回路を組み立てるために再設計または修正する必要は
あるが、集積回路の基板層は連結層を再設計する必要な
く交換できる。本発明を理解するため、個々の実施例を
説明した。本発明の範囲にもとることなく、各種の修正
や追加ができることは理解されよう。例えば、上述の特
定の実施例では、１種類の電気的素子のみを有する機能
性基板４１９及び４２０を具えると説明した。異なる種
類の素子が機能性基板に形成できることは理解されよ
う。
【図１】本発明が実施する半導体素子の略断面図。
【図２】分離した基板を有する図１の半導体素子の断面
図。
図。
【図３】図１に示す基板の一般的な構造を示す断面図。
【図４】本発明の実施例の回路図。
【図５】本発明の実施例の構造を示す断面図。
【図６】図４の回路が図５の構造体で形成される経路を
示す別の図。
示す別の図。
【図７】コンデンサ基板と抵抗器基板とが図５に示す素
子から置き換えられている素子の断面図。
子から置き換えられている素子の断面図。
【図８】図７の構造体の別の図であり、図４の回路が図
７の構造体によっていかに形成されるかをより明瞭に示
す図。
７の構造体によっていかに形成されるかをより明瞭に示
す図。
【図９】本発明が半導体素子の製造を早める理由を示す
フローチャート。
フローチャート。
【図１０】本発明の別の代表的な実施例の回路図。
【図１１】本発明の別の代表的な実施例の構造を示す断
面図。
面図。
【図１２】図１０の回路が図１１の構造体中で形成され
る経路を示す別の略図。
る経路を示す別の略図。
【図１３】各上部及び底部連結層における接点の代表的
なパターンの略平面図。
なパターンの略平面図。
【図１４】本発明の原理に従って完全に移植したマルチ
チップモジュール（ＭＣＭ）を示す上部平面図。
チップモジュール（ＭＣＭ）を示す上部平面図。
【図１５】図１４の線１５−１５に沿って切り取ったＭ
ＣＭの略断面図。
ＣＭの略断面図。
【図１６】デポジション法（ＭＣＭ−Ｄ）を使用してマ
ルチチップモジュールを製造する従来例を示すフローチ
ャート。
ルチチップモジュールを製造する従来例を示すフローチ
ャート。
【図１７】積層法（ＭＣＭ−Ｌ）を使用してマルチチッ
プモジュールを製造する従来例を示すフローチャート。
プモジュールを製造する従来例を示すフローチャート。
１００…半導体素子 １０１…チップキャリア １０２，４２１…電源基板 １０３，４２０…薄膜抵抗器基板 １０４，４１９…薄膜コンデンサ基板 １０５…信号接続基板 １０６…半導体チップ ３０１…ウェハー ３０２…薄膜層 ３０３，４１１，４１３…上部連結層 ３０４，４１２，４１４…底部連結層 ４００，６００…素子 ４０１…電界効果トランジスタ ４０２…ドレインターミナル ４０３…ソースターミナル ４０４…ゲートターミナル ４０５…抵抗器 ４０６…コンデンサ ４１０…信号接続基板
Claims (26)
- 【請求項１】 少なくとも１個の集積回路の半導体チッ
プを備える第１の基板、および独立して製造でき、しか
も前記少なくとも１個の半導体チップの前記集積回路に
接続する予め定めた電気的機能素子を有する、前記第１
の基板に直接結合する少なくとも１個の第２の基板を有
する半導体チップキャリアを具える集積回路素子。 - 【請求項２】 前記第２の基板は上部連結層、底部連結
層及び複数の基板内連結コネクタを具えることを特徴と
する請求項１に記載の集積回路素子。 - 【請求項３】 前記上部連結層及び底部連結層はほぼ同
一の電気的接点のパターンを有することを特徴とする請
求項２に記載の集積回路素子。 - 【請求項４】 基板内コネクタはスルーホールコネクタ
であることを特徴とする請求項２に記載の集積回路素
子。 - 【請求項５】 前記電気的接点は、変形自在のバンプ、
はんだバンプ、エラストマバンプ、または金バンプのい
ずれかであることを特徴とする請求項３に記載の集積回
路素子。 - 【請求項６】 前記電気的機能素子は電気的受動回路で
あることを特徴とする請求項１に記載の集積回路素子。 - 【請求項７】 前記受動回路は複数のコンデンサ、複数
の抵抗器、または複数の電気信号の導体であることを特
徴とする請求項６に記載の集積回路素子。 - 【請求項８】 複数の集積回路チップを備える第１の基
板を形成する工程、複数の電気的機能素子を有する少な
くとも１個の独立した第２の基板を形成する工程、およ
び前記第１の基板を直接前記第２の基板に結合してチッ
プキャリアを形成する工程を含む集積回路素子の製造方
法。 - 【請求項９】 独立した第２の基板を形成する前記工程
は、複数の電気的受動素子を具える基板を形成すること
を特徴とする請求項８に記載の集積回路素子の製造方
法。 - 【請求項１０】 前記受動素子はコンデンサまたは抵抗
器であることを特徴とする請求項９に記載の集積回路素
子の製造方法。 - 【請求項１１】 基板を形成する工程は他の基板を形成
する工程と並行して実施することを特徴とする請求項８
に記載の集積回路素子の製造方法。 - 【請求項１２】 前記基板を前記結合工程の前にテスト
する工程を更に含むことを特徴とする請求項８に記載の
集積回路素子の製造方法。 - 【請求項１３】 ある基板を他の基板のテストと並行し
てテストすることを特徴とする請求項１２に記載の集積
回路素子の製造方法。 - 【請求項１４】 連結基板、および前記連結基板に結合
し、しかも半導体チップと独立して製造でき、かつ前記
半導体チップおよび前記連結基板に結合するために予め
定めた電気的機能素子を有することができる少なくとも
１個の機能性基板とを有する複数の集積回路素子を備え
るマルチチップモジュール。 - 【請求項１５】 各機能性基板は、上部連結層、底部連
結層および複数の基板内コネクタを備えることを特徴と
する請求項１４に記載のマルチチップモジュール。 - 【請求項１６】 前記上部連結層および前記底部連結層
は、ほぼ同一であることを特徴とする請求項１５に記載
のマルチチップモジュール。 - 【請求項１７】 前記上部連結層および前記底部連結層
は、ほぼ同一のボンディングパッドのパターンを有する
ことを特徴とする請求項１５に記載のマルチチップモジ
ュール。 - 【請求項１８】 前記電気的機能素子は、電気的受動回
路であることを特徴とする請求項１４に記載のマルチチ
ップモジュール。 - 【請求項１９】 前記受動回路は、複数のコンデンサ、
複数の抵抗器、または複数の電気信号の導体であること
を特徴とする請求項１８に記載のマルチチップモジュー
ル。 - 【請求項２０】 連結基板を形成する工程、各々複数の
電気的機能素子を有する複数の機能性基板を形成する工
程、複数の機能性基板の一部と半導体チップとを結合し
複数の集積回路素子を形成する工程、および複数の集積
回路素子を連結基板に結合する工程を含むマルチチップ
モジュールを製造する方法。 - 【請求項２１】 各々の機能性基板上に上部連結層およ
び底部連結層がほぼ同一の上部連結層および底部連結層
を形成する工程をさらに具えることを特徴とする請求項
２０に記載のマルチチップモジュールを製造する方法。 - 【請求項２２】 ある基板を形成する工程は他の基板を
形成する工程と並行して実行することを特徴とする請求
項２０に記載のマルチチップモジュールを製造する方
法。 - 【請求項２３】 前記結合する工程の前に、前記基板を
テストする工程をさらに含むことを特徴とする請求項２
０に記載のマルチチップモジュールを製造する方法。 - 【請求項２４】 ある基板は、他の基板のテストと並行
してテストすることを特徴とする請求項２０に記載のマ
ルチチップモジュールを製造する方法。 - 【請求項２５】 基板上に形成された複数の薄膜抵抗器
あるいは薄膜コンデンサのいずれかと前記基板の各面上
の複数のボンディングパッドを含み、前記基板の向かい
合った面のボンディングパッドは同一パターンである機
能性基板、および前記機能性基板の一方の面上のボンデ
ィングパッドの少なくとも一部に電気的に結合した集積
回路素子の少なくとも１個の半導体チップとを具える集
積回路素子。 - 【請求項２６】 （ａ）基板上に形成された複数の薄膜
抵抗器および抵抗器基板の各面上の複数のボンディング
パッドを含み、前記抵抗器は前記ボンディングパッドの
少なくとも一部に接続する複数の抵抗器基板、 （ｂ）基板上に形成された複数の薄膜コンデンサとよび
コンデンサ基板の各面上の複数のボンディングパッドを
含み、前記コンデンサは前記ボンディングパッドの少な
くとも一部に接続する複数のコンデンサ基板、 （ｃ）連結基板の各面上のボンディングパッドおよびボ
ンディングパッドの少なくとも一部の間を電気的接続す
る前記基板上の連結を含む複数の連結基板、および （ｄ）集積回路チップと接続したボンディングパッドに
電気的に接続した複数の集積回路チップとからなり、 各々の基板の各々の面上のボンディングパッドと各々の
集積回路チップ上のボンディングパッドは対面連結のた
めに同一パターンである集積回路素子を組み立てるイン
ベントリ。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/927,151 US5382827A (en) | 1992-08-07 | 1992-08-07 | Functional substrates for packaging semiconductor chips |
| US097039 | 1993-07-27 | ||
| US08/097,039 US5475262A (en) | 1992-08-07 | 1993-07-27 | Functional substrates for packaging semiconductor chips |
| US927151 | 1993-07-27 |
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| Publication Number | Publication Date |
|---|---|
| JPH06163809A true JPH06163809A (ja) | 1994-06-10 |
| JP3247503B2 JP3247503B2 (ja) | 2002-01-15 |
Family
ID=26792405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19708793A Expired - Fee Related JP3247503B2 (ja) | 1992-08-07 | 1993-08-09 | 集積回路素子およびその製造方法 |
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|---|---|
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| EP (1) | EP0582315B1 (ja) |
| JP (1) | JP3247503B2 (ja) |
| DE (1) | DE69318771T2 (ja) |
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| JP2011503832A (ja) * | 2006-12-14 | 2011-01-27 | インテル・コーポレーション | 窪んだデバイスを有するセラミックパッケージ基板 |
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1993
- 1993-07-27 US US08/097,039 patent/US5475262A/en not_active Expired - Lifetime
- 1993-08-09 DE DE69318771T patent/DE69318771T2/de not_active Expired - Fee Related
- 1993-08-09 EP EP93112725A patent/EP0582315B1/en not_active Expired - Lifetime
- 1993-08-09 JP JP19708793A patent/JP3247503B2/ja not_active Expired - Fee Related
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