JP2000250666A - 中央処理装置及び該中央処理装置の消費電力低減方法 - Google Patents
中央処理装置及び該中央処理装置の消費電力低減方法Info
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Abstract
(57)【要約】
【課題】 制御対象の待機中は、ＣＰＵに流入又は流出
する不要な電流を抑止することによって低消費電力を実
現することができる中央処理装置及び該中央処理装置の
消費電力低減方法を提供する。 【解決手段】 本発明の中央処理装置１０４は、抵抗器
Ｒ１〜Ｒ３を介して電源電圧にプルアップされ、電源１
１２、第１制御対象１１３及び第２制御対象１１４に夫
々接続された電源制御信号端子１０６、第１制御信号端
子１０７及び第２制御信号端子１０８を備えている。こ
の中央処理装置１０４では、電源１１２、第１制御対象
１１３及び第２制御対象１１４が待機状態になったとき
に制御信号端子１０６〜１０８をハイインピーダンス状
態に設定するフラグ切替え手段１１１を備える。
する不要な電流を抑止することによって低消費電力を実
現することができる中央処理装置及び該中央処理装置の
消費電力低減方法を提供する。 【解決手段】 本発明の中央処理装置１０４は、抵抗器
Ｒ１〜Ｒ３を介して電源電圧にプルアップされ、電源１
１２、第１制御対象１１３及び第２制御対象１１４に夫
々接続された電源制御信号端子１０６、第１制御信号端
子１０７及び第２制御信号端子１０８を備えている。こ
の中央処理装置１０４では、電源１１２、第１制御対象
１１３及び第２制御対象１１４が待機状態になったとき
に制御信号端子１０６〜１０８をハイインピーダンス状
態に設定するフラグ切替え手段１１１を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、中央処理装置及び
該中央処理装置の消費電力低減方法に関し、特に、抵抗
器を介して電源電圧にプルアップされ、制御対象に接続
された制御信号端子を備えた中央処理装置及び該中央処
理装置の消費電力低減方法に関する。
該中央処理装置の消費電力低減方法に関し、特に、抵抗
器を介して電源電圧にプルアップされ、制御対象に接続
された制御信号端子を備えた中央処理装置及び該中央処
理装置の消費電力低減方法に関する。
【０００２】
【従来の技術】一般に、中央処理装置（ＣＰＵ）は、電
源電圧が供給されるＶＤＤ端子と、リセット信号が供給
されるリセット端子と、リモートコントロール器からの
割込み信号が入力されるリモコン入力端子とを有し、動
作に必要なクロック信号を生成するためのメイン発振子
及びサブ発振子が入力側に接続されている。このＣＰＵ
は更に、種々の制御対象に制御信号を出力する制御信号
端子を有する。制御信号端子は、アクティブロー(LOW)
とされ、プルアップ抵抗器を介してＶＤＤにプルアップ
されている。
源電圧が供給されるＶＤＤ端子と、リセット信号が供給
されるリセット端子と、リモートコントロール器からの
割込み信号が入力されるリモコン入力端子とを有し、動
作に必要なクロック信号を生成するためのメイン発振子
及びサブ発振子が入力側に接続されている。このＣＰＵ
は更に、種々の制御対象に制御信号を出力する制御信号
端子を有する。制御信号端子は、アクティブロー(LOW)
とされ、プルアップ抵抗器を介してＶＤＤにプルアップ
されている。
【０００３】上記ＣＰＵでは、制御対象が電源オフ状態
（以下、待機状態と呼ぶ）になった時点で、メイン発振
子を停止させサブ発振子のみを発振させて低速クロック
を用い、内部回路の一部を停止させる等によってＣＰＵ
自身の低消費電力を図っている。
（以下、待機状態と呼ぶ）になった時点で、メイン発振
子を停止させサブ発振子のみを発振させて低速クロック
を用い、内部回路の一部を停止させる等によってＣＰＵ
自身の低消費電力を図っている。
【０００４】
【発明が解決しようとする課題】ところで、上記従来の
ＣＰＵでは、制御対象が待機（スタンバイ）状態である
にも拘わらず、プルアップ抵抗器を介してＣＰＵに電流
が流入又は流出し、電力が不必要に消費されることがあ
った。
ＣＰＵでは、制御対象が待機（スタンバイ）状態である
にも拘わらず、プルアップ抵抗器を介してＣＰＵに電流
が流入又は流出し、電力が不必要に消費されることがあ
った。
【０００５】本発明は、上記に鑑み、制御対象の待機中
は、ＣＰＵに流入又は流出する不要な電流を抑止するこ
とによって低消費電力を実現することができる中央処理
装置及び該中央処理装置の消費電力低減方法を提供する
ことを目的とする。
は、ＣＰＵに流入又は流出する不要な電流を抑止するこ
とによって低消費電力を実現することができる中央処理
装置及び該中央処理装置の消費電力低減方法を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の中央処理装置は、抵抗器を介して電源電圧
にプルアップされ、制御対象に接続された制御信号端子
を備えた中央処理装置において、前記制御対象が待機状
態になったときに前記制御信号端子をハイインピーダン
ス状態に設定する設定手段を備えることを特徴とする。
に、本発明の中央処理装置は、抵抗器を介して電源電圧
にプルアップされ、制御対象に接続された制御信号端子
を備えた中央処理装置において、前記制御対象が待機状
態になったときに前記制御信号端子をハイインピーダン
ス状態に設定する設定手段を備えることを特徴とする。
【０００７】本発明の中央処理装置では、制御対象が待
機状態のときには、制御信号端子をハイインピーダンス
状態にすることができるので、不要な電流がプルアップ
抵抗器を介して中央処理装置に流入又は流出することを
抑止することができる。これにより、低消費電力を実現
することができる。
機状態のときには、制御信号端子をハイインピーダンス
状態にすることができるので、不要な電流がプルアップ
抵抗器を介して中央処理装置に流入又は流出することを
抑止することができる。これにより、低消費電力を実現
することができる。
【０００８】ここで、前記制御信号端子には、ハイレベ
ル出力用の第１導電型MOSトランジスタ及びローレベル
出力用の第２導電型MOSトランジスタ双方の電流路が接
続され、前記設定手段は、前記第１及び第２導電型MOS
トランジスタの各ゲートに印加される信号のハイレベル
／ローレベルを切り替えて前記第１及び第２導電型MOS
トランジスタの双方をオフとすることによって前記ハイ
インピーダンス状態を得ることが好ましい。この場合、
設定手段によるハイインピーダンス状態への切替え動作
が簡便になる。
ル出力用の第１導電型MOSトランジスタ及びローレベル
出力用の第２導電型MOSトランジスタ双方の電流路が接
続され、前記設定手段は、前記第１及び第２導電型MOS
トランジスタの各ゲートに印加される信号のハイレベル
／ローレベルを切り替えて前記第１及び第２導電型MOS
トランジスタの双方をオフとすることによって前記ハイ
インピーダンス状態を得ることが好ましい。この場合、
設定手段によるハイインピーダンス状態への切替え動作
が簡便になる。
【０００９】また、前記設定手段は、入力／出力指定フ
ラグの電位状態を反転するインバータと、前記入力／出
力指定フラグと出力状態指定フラグとの排他的論理和を
前記第１導電型MOSトランジスタのゲートに供給するＮ
ＡＮＤゲートと、前記入力／出力指定フラグの反転値と
前記出力状態指定フラグとの論理和の反転値を前記第２
導電型MOSトランジスタのゲートに供給するＮＯＲゲー
トとから構成されることが好ましい。この場合、設定手
段を簡単な回路構成によって実現することができる。
ラグの電位状態を反転するインバータと、前記入力／出
力指定フラグと出力状態指定フラグとの排他的論理和を
前記第１導電型MOSトランジスタのゲートに供給するＮ
ＡＮＤゲートと、前記入力／出力指定フラグの反転値と
前記出力状態指定フラグとの論理和の反転値を前記第２
導電型MOSトランジスタのゲートに供給するＮＯＲゲー
トとから構成されることが好ましい。この場合、設定手
段を簡単な回路構成によって実現することができる。
【００１０】本発明の中央処理装置の消費電力低減方法
は、抵抗器を介して電源電圧にプルアップされ、制御対
象に接続された制御信号端子を備えた中央処理装置の消
費電力低減方法において、前記制御対象が待機状態にな
ったときに前記制御信号端子をハイインピーダンス状態
に設定することを特徴とする。
は、抵抗器を介して電源電圧にプルアップされ、制御対
象に接続された制御信号端子を備えた中央処理装置の消
費電力低減方法において、前記制御対象が待機状態にな
ったときに前記制御信号端子をハイインピーダンス状態
に設定することを特徴とする。
【００１１】本発明の中央処理装置の消費電力低減方法
では、制御対象が待機状態のときには、制御信号端子を
ハイインピーダンス状態にすることによって、不要な電
流がプルアップ抵抗器を介して流入又は流出することを
抑止することができる。
では、制御対象が待機状態のときには、制御信号端子を
ハイインピーダンス状態にすることによって、不要な電
流がプルアップ抵抗器を介して流入又は流出することを
抑止することができる。
【００１２】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の第１実施形態例における
ＣＰＵ及びその周辺回路を示すブロック図である。
に説明する。図１は、本発明の第１実施形態例における
ＣＰＵ及びその周辺回路を示すブロック図である。
【００１３】ＣＰＵ１０４は、入力側に、電源電圧が供
給されるＶＤＤ端子と、リセットＩＣ１０２からリセッ
ト信号が供給されるリセット端子１１０と、リモートコ
ントロール器（図示せず）からの割込み信号が入力され
るリモコン入力端子１０３とを有し、ＶＤＤ端子に電源
が供給されると内蔵プログラムによって動作する。ＣＰ
Ｕ１０４の入力側には更に、動作に必要なクロック信号
を生成するための低速クロック用のサブ発振子１１５と
高速クロック用のメイン発振子１０５とが接続される。
給されるＶＤＤ端子と、リセットＩＣ１０２からリセッ
ト信号が供給されるリセット端子１１０と、リモートコ
ントロール器（図示せず）からの割込み信号が入力され
るリモコン入力端子１０３とを有し、ＶＤＤ端子に電源
が供給されると内蔵プログラムによって動作する。ＣＰ
Ｕ１０４の入力側には更に、動作に必要なクロック信号
を生成するための低速クロック用のサブ発振子１１５と
高速クロック用のメイン発振子１０５とが接続される。
【００１４】リセットＩＣ１０２は、ＶＤＤが供給さ
れ、生成したリセット信号をＣＰＵ１０４に供給する。
ＣＰＵ１０４では、ＶＤＤ端子に電源が供給されると、
ＶＤＤよりも数ｍｓ遅れて立ち上がるリセットＩＣ１０
２からリセット信号が供給されることによってメイン発
振子１０５が発振し、内蔵プログラムが実行される。
れ、生成したリセット信号をＣＰＵ１０４に供給する。
ＣＰＵ１０４では、ＶＤＤ端子に電源が供給されると、
ＶＤＤよりも数ｍｓ遅れて立ち上がるリセットＩＣ１０
２からリセット信号が供給されることによってメイン発
振子１０５が発振し、内蔵プログラムが実行される。
【００１５】ＣＰＵ１０４は、出力側に、制御対象であ
る電源１１２、第１制御対象１１３及び第２制御対象１
１４に夫々制御信号を出力する電源制御信号端子１０
６、第１制御信号端子１０７及び第２制御信号端子１０
８を有する。第１制御出力１０７は抵抗器Ｒ１を介して
ＶＤＤにプルアップされ、第２制御信号端子１０８は抵
抗器Ｒ２を介してＶＤＤにプルアップされ、電源制御信
号端子１０６は抵抗器Ｒ３を介してＶＤＤにプルアップ
される。なお、電源制御信号端子１０６、第１制御信号
端子１０７及び第２制御信号端子１０８はいずれもアク
ティブロー(LOW)に設定される。
る電源１１２、第１制御対象１１３及び第２制御対象１
１４に夫々制御信号を出力する電源制御信号端子１０
６、第１制御信号端子１０７及び第２制御信号端子１０
８を有する。第１制御出力１０７は抵抗器Ｒ１を介して
ＶＤＤにプルアップされ、第２制御信号端子１０８は抵
抗器Ｒ２を介してＶＤＤにプルアップされ、電源制御信
号端子１０６は抵抗器Ｒ３を介してＶＤＤにプルアップ
される。なお、電源制御信号端子１０６、第１制御信号
端子１０７及び第２制御信号端子１０８はいずれもアク
ティブロー(LOW)に設定される。
【００１６】電源１１２は、ＣＰＵ１０４の電源制御信
号端子１０６からの制御信号に従って動作し、第１制御
対象１１３及び第２制御対象１１４に電源を夫々供給す
る。第１制御対象１１３は、電源１１２から電源の供給
を受けつつ、ＣＰＵ１０４の制御信号端子１０７からの
制御信号に従って動作する。第２制御対象１１４は、電
源１１２から電源の供給を受けつつ、ＣＰＵ１０４の制
御信号端子１０８からの制御信号に従って動作する。
号端子１０６からの制御信号に従って動作し、第１制御
対象１１３及び第２制御対象１１４に電源を夫々供給す
る。第１制御対象１１３は、電源１１２から電源の供給
を受けつつ、ＣＰＵ１０４の制御信号端子１０７からの
制御信号に従って動作する。第２制御対象１１４は、電
源１１２から電源の供給を受けつつ、ＣＰＵ１０４の制
御信号端子１０８からの制御信号に従って動作する。
【００１７】ＣＰＵ１０４は、モード切替え手段１０９
を有する。モード切替え手段１０９は、演算等の内部処
理等の高速処理モードに対処する際にはメイン発振子１
０５側に切り替え、キーボードからの入力処理等の低速
処理モードに対処する際にはサブ発振子１１５側に切り
替える。メイン発振子１０５に切り替えることによって
高速処理モードに対処でき、処理の実行時間を短縮させ
ることができる。また、サブ発振子１１５側に切り替え
ることによって低速処理モードに対処でき、消費電力を
低減させることができる。
を有する。モード切替え手段１０９は、演算等の内部処
理等の高速処理モードに対処する際にはメイン発振子１
０５側に切り替え、キーボードからの入力処理等の低速
処理モードに対処する際にはサブ発振子１１５側に切り
替える。メイン発振子１０５に切り替えることによって
高速処理モードに対処でき、処理の実行時間を短縮させ
ることができる。また、サブ発振子１１５側に切り替え
ることによって低速処理モードに対処でき、消費電力を
低減させることができる。
【００１８】例えば、第１制御対象１１３や第２制御対
象１１４が待機状態になった際には、ＣＰＵ１０４は、
モード切替え手段１０９の切替えにより、メイン発振子
１０５を停止させサブ発振子１１５のみを発振させ、メ
イン発振子１０５に基づいて動作していたＣＰＵ１０４
の各出力端子の状態を変更する。同時に、リモコン入力
端子１０３からの外部割込み信号を監視する。これによ
り、ＣＰＵ１０４は、一部の内部回路を停止させる等に
よって自身の消費電力を低減する。また、リモコン入力
端子１０３に電源のオン命令が入力されて割込みが発生
すると、メイン発振子１０５を発振させた後、電源１１
２をオンして第１制御対象１１３及び第２制御対象１１
４に電源を供給し、通常の動作を行う。
象１１４が待機状態になった際には、ＣＰＵ１０４は、
モード切替え手段１０９の切替えにより、メイン発振子
１０５を停止させサブ発振子１１５のみを発振させ、メ
イン発振子１０５に基づいて動作していたＣＰＵ１０４
の各出力端子の状態を変更する。同時に、リモコン入力
端子１０３からの外部割込み信号を監視する。これによ
り、ＣＰＵ１０４は、一部の内部回路を停止させる等に
よって自身の消費電力を低減する。また、リモコン入力
端子１０３に電源のオン命令が入力されて割込みが発生
すると、メイン発振子１０５を発振させた後、電源１１
２をオンして第１制御対象１１３及び第２制御対象１１
４に電源を供給し、通常の動作を行う。
【００１９】ＣＰＵ１０４は更に、後述の入力／出力指
定フラグ５０１、出力状態指定フラグ５０２、及び入力
状態指定フラグ５０３における“１”、“０”の選択状
態を切り替えるフラグ切替え手段１１１を有する。
定フラグ５０１、出力状態指定フラグ５０２、及び入力
状態指定フラグ５０３における“１”、“０”の選択状
態を切り替えるフラグ切替え手段１１１を有する。
【００２０】図２は、ＣＰＵ１０４における電源制御信
号端子１０６、第１制御信号端子１０７及び第２制御信
号端子１０８付近の共通する回路構成を概略的に示す図
である。この回路は、インバータ５０４、ＮＡＮＤゲー
ト５０５、ＮＯＲゲート５０６、PchMOS-FET５０７、Nc
hMOS-FET５０８、及び、入出力兼用端子である入出力端
子５０９を有する。
号端子１０６、第１制御信号端子１０７及び第２制御信
号端子１０８付近の共通する回路構成を概略的に示す図
である。この回路は、インバータ５０４、ＮＡＮＤゲー
ト５０５、ＮＯＲゲート５０６、PchMOS-FET５０７、Nc
hMOS-FET５０８、及び、入出力兼用端子である入出力端
子５０９を有する。
【００２１】インバータ５０４は、入力／出力指定フラ
グ５０１の電位状態を反転する。ＮＡＮＤゲート５０５
は、入力／出力指定フラグ５０１と出力状態指定フラグ
５０２との排他的論理和をPchMOS-FET５０７のゲートに
供給する。ＮＯＲゲート５０６は、入力／出力指定フラ
グ５０１の反転値と出力状態指定フラグ５０２との論理
和の反転値をNchMOS-FET５０８のゲートに供給する。
グ５０１の電位状態を反転する。ＮＡＮＤゲート５０５
は、入力／出力指定フラグ５０１と出力状態指定フラグ
５０２との排他的論理和をPchMOS-FET５０７のゲートに
供給する。ＮＯＲゲート５０６は、入力／出力指定フラ
グ５０１の反転値と出力状態指定フラグ５０２との論理
和の反転値をNchMOS-FET５０８のゲートに供給する。
【００２２】PchMOS-FET５０７は、入出力端子５０９に
HIGHを出力するためのもので、ゲートがＮＡＮＤゲート
５０５の出力に接続され、ソース及びバックゲートがＶ
ＤＤに共通接続される。NchMOS-FET５０８は、入出力端
子５０９にLOWを出力するためのもので、ゲートがＮＯ
Ｒゲート５０６の出力に接続され、ソース及びバックゲ
ートがＧＮＤに共通接続される。PchMOS-FET５０７及び
NchMOS-FET５０８の各ドレインは、入出力端子５０９に
共通接続される。
HIGHを出力するためのもので、ゲートがＮＡＮＤゲート
５０５の出力に接続され、ソース及びバックゲートがＶ
ＤＤに共通接続される。NchMOS-FET５０８は、入出力端
子５０９にLOWを出力するためのもので、ゲートがＮＯ
Ｒゲート５０６の出力に接続され、ソース及びバックゲ
ートがＧＮＤに共通接続される。PchMOS-FET５０７及び
NchMOS-FET５０８の各ドレインは、入出力端子５０９に
共通接続される。
【００２３】入力／出力指定フラグ５０１は、電源制御
信号端子１０６、第１制御信号端子１０７及び第２制御
信号端子１０８を入力端子及び出力端子のいずれにする
かを決定する。出力状態指定フラグ５０２は、電源制御
信号端子１０６、第１制御信号端子１０７及び第２制御
信号端子１０８を出力端子として指定する場合にHIGHと
LOWのいずれを出力するかを決定する。入力状態指定フ
ラグ５０３は、電源制御信号端子１０６、第１制御信号
端子１０７及び第２制御信号端子１０８を入力端子とし
て指定した場合に、各端子１０６、１０７、１０８にHI
GH及びLOWのいずれが供給されているかを示す。
信号端子１０６、第１制御信号端子１０７及び第２制御
信号端子１０８を入力端子及び出力端子のいずれにする
かを決定する。出力状態指定フラグ５０２は、電源制御
信号端子１０６、第１制御信号端子１０７及び第２制御
信号端子１０８を出力端子として指定する場合にHIGHと
LOWのいずれを出力するかを決定する。入力状態指定フ
ラグ５０３は、電源制御信号端子１０６、第１制御信号
端子１０７及び第２制御信号端子１０８を入力端子とし
て指定した場合に、各端子１０６、１０７、１０８にHI
GH及びLOWのいずれが供給されているかを示す。
【００２４】図３は、図２における各端子１０６〜１０
８の動作状態を表す真理値表である。フラグ切替え手段
１１１によって、入力／出力指定フラグ５０１が
“０”、出力状態指定フラグ５０２が“０”に切り替え
られると、PchMOS-FET５０７の入力が“１(LOW)”、Nch
MOS-FET５０８の入力が“０(HIGH)”となり、PchMOS-FE
T５０７及びNchMOS-FET５０８の双方がオフとなる。こ
のため、入出力端子５０９にはHIGHもLOWも出力されず
にハイインピーダンス（以下、Ｈｉｚと呼ぶ）状態とな
り、入力状態指定フラグ５０３には入出力端子５０９の
状態が格納される。
８の動作状態を表す真理値表である。フラグ切替え手段
１１１によって、入力／出力指定フラグ５０１が
“０”、出力状態指定フラグ５０２が“０”に切り替え
られると、PchMOS-FET５０７の入力が“１(LOW)”、Nch
MOS-FET５０８の入力が“０(HIGH)”となり、PchMOS-FE
T５０７及びNchMOS-FET５０８の双方がオフとなる。こ
のため、入出力端子５０９にはHIGHもLOWも出力されず
にハイインピーダンス（以下、Ｈｉｚと呼ぶ）状態とな
り、入力状態指定フラグ５０３には入出力端子５０９の
状態が格納される。
【００２５】入力／出力指定フラグ５０１が“０”、出
力状態指定フラグ５０２が“１”に切り替えられると、
PchMOS-FET５０７の入力が“１”、NchMOS-FET５０８の
入力が“０”となり、PchMOS-FET５０７及びNchMOS-FET
５０８の双方がオフとなる。このため、入出力端子５０
９にはHIGHもLOWも出力されず、上記と同様に、入出力
端子５０９はＨｉｚ状態となる。
力状態指定フラグ５０２が“１”に切り替えられると、
PchMOS-FET５０７の入力が“１”、NchMOS-FET５０８の
入力が“０”となり、PchMOS-FET５０７及びNchMOS-FET
５０８の双方がオフとなる。このため、入出力端子５０
９にはHIGHもLOWも出力されず、上記と同様に、入出力
端子５０９はＨｉｚ状態となる。
【００２６】入力／出力指定フラグ５０１が“１”、出
力状態指定フラグ５０２が“０”に切り替えられると、
PchMOS-FET５０７の入力が“１”、NchMOS-FET５０８の
入力が“１”となり、PchMOS-FET５０７がオフ、NchMOS
-FET５０８がオンとなる。このため、入出力端子５０９
にLOWが出力されて、入力状態指定フラグ５０３に入出
力端子５０９の状態であるLOWが格納される。
力状態指定フラグ５０２が“０”に切り替えられると、
PchMOS-FET５０７の入力が“１”、NchMOS-FET５０８の
入力が“１”となり、PchMOS-FET５０７がオフ、NchMOS
-FET５０８がオンとなる。このため、入出力端子５０９
にLOWが出力されて、入力状態指定フラグ５０３に入出
力端子５０９の状態であるLOWが格納される。
【００２７】入力／出力指定フラグ５０１が“１”、出
力状態指定フラグ５０２が“１”に切り替えられると、
PchMOS-FET５０７の入力が“０”、NchMOS-FET５０８の
入力が“０”となり、PchMOS-FET５０７がオン、NchMOS
-FET５０８がオフとなる。このため、入出力端子５０９
にHIGHが出力されて、入力状態指定フラグ５０３にHIGH
が格納される。
力状態指定フラグ５０２が“１”に切り替えられると、
PchMOS-FET５０７の入力が“０”、NchMOS-FET５０８の
入力が“０”となり、PchMOS-FET５０７がオン、NchMOS
-FET５０８がオフとなる。このため、入出力端子５０９
にHIGHが出力されて、入力状態指定フラグ５０３にHIGH
が格納される。
【００２８】次に、本実施形態例の動作について説明す
る。図４は、本実施形態例におけるＣＰＵ及びその周辺
回路の動作を示すフローチャートである。まず、電源の
供給により内蔵プログラムが実行されると、フラグ切替
え手段１１１が、電源制御信号端子１０６、第１制御信
号端子１０７及び第２制御信号端子１０８の夫々に対す
る入力／出力指定フラグ５０１及び出力状態指定フラグ
５０２を全て“１”にセットする。これにより、電源制
御信号端子１０６、制御信号端子１０７及び制御信号端
子１０８の夫々にHIGHが出力される（ステップ３０
１）。
る。図４は、本実施形態例におけるＣＰＵ及びその周辺
回路の動作を示すフローチャートである。まず、電源の
供給により内蔵プログラムが実行されると、フラグ切替
え手段１１１が、電源制御信号端子１０６、第１制御信
号端子１０７及び第２制御信号端子１０８の夫々に対す
る入力／出力指定フラグ５０１及び出力状態指定フラグ
５０２を全て“１”にセットする。これにより、電源制
御信号端子１０６、制御信号端子１０７及び制御信号端
子１０８の夫々にHIGHが出力される（ステップ３０
１）。
【００２９】次いで、フラグ切替え手段１１１が、電源
制御信号端子１０６、第１制御信号端子１０７及び第２
制御信号端子１０８の夫々に対する入力／出力指定フラ
グ５０１を全て“１”にセットすると共に、出力状態指
定フラグ５０２を全て“０”にセットする。これによ
り、電源制御信号端子１０６、制御信号端子１０７及び
制御信号端子１０８の夫々にLOWが出力され（ステップ
３０２）、電源１１２がオンして第１制御対象１１３及
び第２制御対象１１４の双方に電流を供給し、第１制御
対象１１３及び第２制御対象１１４が夫々制御される。
制御信号端子１０６、第１制御信号端子１０７及び第２
制御信号端子１０８の夫々に対する入力／出力指定フラ
グ５０１を全て“１”にセットすると共に、出力状態指
定フラグ５０２を全て“０”にセットする。これによ
り、電源制御信号端子１０６、制御信号端子１０７及び
制御信号端子１０８の夫々にLOWが出力され（ステップ
３０２）、電源１１２がオンして第１制御対象１１３及
び第２制御対象１１４の双方に電流を供給し、第１制御
対象１１３及び第２制御対象１１４が夫々制御される。
【００３０】この状態において、リモコン入力端子１０
３に電源オフ命令が供給されると（ステップ３０３）、
フラグ切替え手段１１１が、電源制御信号端子１０６に
対する出力状態指定フラグ５０２に“１”をセットする
ことにより電源１１２をオフする（ステップ３０４）。
更に、第１制御信号端子１０７及び第２制御信号端子１
０８夫々の入力／出力指定フラグ５０１を“０”にセッ
トすることにより、第１制御信号端子１０７及び第２制
御信号端子１０８をＨｉｚにする（ステップ３０５）。
３に電源オフ命令が供給されると（ステップ３０３）、
フラグ切替え手段１１１が、電源制御信号端子１０６に
対する出力状態指定フラグ５０２に“１”をセットする
ことにより電源１１２をオフする（ステップ３０４）。
更に、第１制御信号端子１０７及び第２制御信号端子１
０８夫々の入力／出力指定フラグ５０１を“０”にセッ
トすることにより、第１制御信号端子１０７及び第２制
御信号端子１０８をＨｉｚにする（ステップ３０５）。
【００３１】次いで、リモコン入力端子１０３に電源オ
ン命令が供給されると（ステップ３０６）、フラグ切替
え手段１１１が、電源制御信号端子１０６に対する出力
状態指定フラグ５０２に“０”をセットすることにより
電源１１２をオンする（ステップ３０７）。更に、第１
制御信号端子１０７及び第２制御信号端子１０８夫々の
入力／出力指定フラグ５０１を“１”にセットすること
により、第１制御信号端子１０７及び第２制御信号端子
１０８にLOWを出力する（ステップ３０８）。
ン命令が供給されると（ステップ３０６）、フラグ切替
え手段１１１が、電源制御信号端子１０６に対する出力
状態指定フラグ５０２に“０”をセットすることにより
電源１１２をオンする（ステップ３０７）。更に、第１
制御信号端子１０７及び第２制御信号端子１０８夫々の
入力／出力指定フラグ５０１を“１”にセットすること
により、第１制御信号端子１０７及び第２制御信号端子
１０８にLOWを出力する（ステップ３０８）。
【００３２】以上のように、本実施形態例では、待機時
にはPchMOS-FET５０７及びNchMOS-FET５０８の双方をオ
フし、電源制御信号端子１０６、第１制御信号端子１０
７及び第２制御信号端子１０８を夫々Ｈｉｚ状態にする
ことにより、抵抗器Ｒ１、Ｒ２、Ｒ３を介してＣＰＵ１
０４に流入／流出する電流を抑止することができ、ＣＰ
Ｕ内部の消費電力を低減させることができる。
にはPchMOS-FET５０７及びNchMOS-FET５０８の双方をオ
フし、電源制御信号端子１０６、第１制御信号端子１０
７及び第２制御信号端子１０８を夫々Ｈｉｚ状態にする
ことにより、抵抗器Ｒ１、Ｒ２、Ｒ３を介してＣＰＵ１
０４に流入／流出する電流を抑止することができ、ＣＰ
Ｕ内部の消費電力を低減させることができる。
【００３３】本実施形態例では、プログラムによって制
御信号端子１０６〜１０７をＨｉｚ状態にする方法を説
明したが、これに限られず、電源制御信号端子１０６を
利用して第１制御信号端子１０７や第２制御信号端子１
０８を回路的にＨｉｚ状態にすることにより、上記と同
様の効果を得ることも可能である。更に、本実施形態例
は、テレビ等の組込み型のＣＰＵに対しても、パーソナ
ルコンピュータ等の非組込み型ＣＰＵに対しても同様に
適用することができる。
御信号端子１０６〜１０７をＨｉｚ状態にする方法を説
明したが、これに限られず、電源制御信号端子１０６を
利用して第１制御信号端子１０７や第２制御信号端子１
０８を回路的にＨｉｚ状態にすることにより、上記と同
様の効果を得ることも可能である。更に、本実施形態例
は、テレビ等の組込み型のＣＰＵに対しても、パーソナ
ルコンピュータ等の非組込み型ＣＰＵに対しても同様に
適用することができる。
【００３４】従来タイプの構成では、待機中には制御信
号端子がHIGH又はLOWになったので、上記PchMOS-FET５
０７及びNchMOS-FET５０８はいずれかが必ずオンとなっ
た。このため、常にＭＯＳ−ＦＥＴが１個オンするだけ
の電力を消費していた。例えば、６４端子あるＣＰＵの
場合に、ＶＤＤ、ＧＮＤ、発振子ＩＮ、発振子ＯＵＴ、
リセット入力等のプログラム制御できない端子、及び電
源制御端子を除く５８本が待機時に全てLOWになる場
合、本発明の適用によりＣＰＵを待機時にＨｉｚ状態に
すると、プルアップ抵抗器を介して流れ込む電流を無く
することができる。これにより、低減する消費電力（：
Ｐ１）はＰ１＝（電圧の２乗／プルアップ抵抗）×５８
となる。
号端子がHIGH又はLOWになったので、上記PchMOS-FET５
０７及びNchMOS-FET５０８はいずれかが必ずオンとなっ
た。このため、常にＭＯＳ−ＦＥＴが１個オンするだけ
の電力を消費していた。例えば、６４端子あるＣＰＵの
場合に、ＶＤＤ、ＧＮＤ、発振子ＩＮ、発振子ＯＵＴ、
リセット入力等のプログラム制御できない端子、及び電
源制御端子を除く５８本が待機時に全てLOWになる場
合、本発明の適用によりＣＰＵを待機時にＨｉｚ状態に
すると、プルアップ抵抗器を介して流れ込む電流を無く
することができる。これにより、低減する消費電力（：
Ｐ１）はＰ１＝（電圧の２乗／プルアップ抵抗）×５８
となる。
【００３５】また、本発明の適用によりPchMOS-FET５０
７及びNchMOS-FET５０８をオフすることにより低減する
消費電力Ｐ２は、 Ｐ２＝１端子のＦＥＴの消費電力×５８ となる。従って、低減できる消費電力（：Ｐ３）は Ｐ３＝Ｐ１＋Ｐ２ となる。
７及びNchMOS-FET５０８をオフすることにより低減する
消費電力Ｐ２は、 Ｐ２＝１端子のＦＥＴの消費電力×５８ となる。従って、低減できる消費電力（：Ｐ３）は Ｐ３＝Ｐ１＋Ｐ２ となる。
【００３６】以上のように、本実施形態例では、待機
中、プログラムによって制御端子を入力端子に指定して
Ｈｉｚ状態とするか、回路的に制御端子の出力をＨｉｚ
状態にすることにより、制御信号端子１０６〜１０８に
流れ込む電流を抑止する。これにより、テレビジョン等
の組込み型のＣＰＵ、またはパーソナルコンピュータ等
の非組込み型のＣＰＵにおいては、メイン発振子１０５
を停止してサブ発振子１１５を使用する場合、またはメ
イン発振子１０５のみを有する場合でも、待機中の制御
信号端子１０６〜１０８にプルアップ抵抗器を介して電
流が流れ込む不都合を無くし、消費電力を低減させるこ
とができる。
中、プログラムによって制御端子を入力端子に指定して
Ｈｉｚ状態とするか、回路的に制御端子の出力をＨｉｚ
状態にすることにより、制御信号端子１０６〜１０８に
流れ込む電流を抑止する。これにより、テレビジョン等
の組込み型のＣＰＵ、またはパーソナルコンピュータ等
の非組込み型のＣＰＵにおいては、メイン発振子１０５
を停止してサブ発振子１１５を使用する場合、またはメ
イン発振子１０５のみを有する場合でも、待機中の制御
信号端子１０６〜１０８にプルアップ抵抗器を介して電
流が流れ込む不都合を無くし、消費電力を低減させるこ
とができる。
【００３７】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の中央処理装置及び該中央処
理装置の消費電力低減方法は、上記実施形態例の構成に
のみ限定されるものではなく、上記実施形態例の構成か
ら種々の修正及び変更を施した中央処理装置及び該中央
処理装置の消費電力低減方法も、本発明の範囲に含まれ
る。
づいて説明したが、本発明の中央処理装置及び該中央処
理装置の消費電力低減方法は、上記実施形態例の構成に
のみ限定されるものではなく、上記実施形態例の構成か
ら種々の修正及び変更を施した中央処理装置及び該中央
処理装置の消費電力低減方法も、本発明の範囲に含まれ
る。
【００３８】
【発明の効果】以上説明したように、本発明の中央処理
装置及び該中央処理装置の消費電力低減方法によると、
制御対象の待機中は、ＣＰＵに流入又は流出する不要な
電流を抑止することによって低消費電力を実現すること
ができる。
装置及び該中央処理装置の消費電力低減方法によると、
制御対象の待機中は、ＣＰＵに流入又は流出する不要な
電流を抑止することによって低消費電力を実現すること
ができる。
【図１】本発明の第１実施形態例におけるＣＰＵ及びそ
の周辺回路を示すブロック図である。
の周辺回路を示すブロック図である。
【図２】ＣＰＵにおける各制御信号端子付近の共通する
回路構成を概略的に示す図である。
回路構成を概略的に示す図である。
【図３】図２における各制御信号端子の動作状態を表す
真理値表である。
真理値表である。
【図４】本実施形態例におけるＣＰＵ及びその周辺回路
の動作を示すフローチャートである。
の動作を示すフローチャートである。
１０２：リセットＩＣ １０３：リモコン入力端子 １０４：ＣＰＵ １０５：メイン発振子 １０６：電源制御信号端子 １０７：第１制御信号端子 １０８：第２制御信号端子 １０９：モード切替え手段 １１０：リセット端子 １１１：フラグ切替え手段 １１２：電源 １１３：第１制御対象 １１４：第２制御対象 １１５：サブ発振子 ５０１：入力／出力指定フラグ ５０２：出力状態指定フラグ ５０３：入力状態指定フラグ ５０４：インバータ ５０５：ＮＡＮＤゲート ５０６：ＮＯＲゲート ５０７：PchMOS-FET ５０８：NchMOS-FET ５０９：入出力端子 Ｒ１、Ｒ２、Ｒ３：抵抗器
Claims (4)
- 【請求項１】 抵抗器を介して電源電圧にプルアップさ
れ、制御対象に接続された制御信号端子を備えた中央処
理装置において、 前記制御対象が待機状態になったときに前記制御信号端
子をハイインピーダンス状態に設定する設定手段を備え
ることを特徴とする中央処理装置。 - 【請求項２】 前記制御信号端子には、ハイレベル出力
用の第１導電型MOSトランジスタ及びローレベル出力用
の第２導電型MOSトランジスタ双方の電流路が接続さ
れ、前記設定手段は、前記第１及び第２導電型MOSトラ
ンジスタの各ゲートに印加される信号のハイレベル／ロ
ーレベルを切り替えて前記第１及び第２導電型MOSトラ
ンジスタの双方をオフとすることによって前記ハイイン
ピーダンス状態を得ることを特徴とする請求項１に記載
の中央処理装置。 - 【請求項３】 前記設定手段は、入力／出力指定フラグ
の電位状態を反転するインバータと、前記入力／出力指
定フラグと出力状態指定フラグとの排他的論理和を前記
第１導電型MOSトランジスタのゲートに供給するＮＡＮ
Ｄゲートと、前記入力／出力指定フラグの反転値と前記
出力状態指定フラグとの論理和の反転値を前記第２導電
型MOSトランジスタのゲートに供給するＮＯＲゲートと
から構成されることを特徴とする請求項２に記載の中央
処理装置。 - 【請求項４】 抵抗器を介して電源電圧にプルアップさ
れ、制御対象に接続された制御信号端子を備えた中央処
理装置の消費電力低減方法において、 前記制御対象が待機状態になったときに前記制御信号端
子をハイインピーダンス状態に設定することを特徴とす
る中央処理装置の消費電力低減方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11050666A JP2000250666A (ja) | 1999-02-26 | 1999-02-26 | 中央処理装置及び該中央処理装置の消費電力低減方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11050666A JP2000250666A (ja) | 1999-02-26 | 1999-02-26 | 中央処理装置及び該中央処理装置の消費電力低減方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000250666A true JP2000250666A (ja) | 2000-09-14 |
Family
ID=12865287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11050666A Pending JP2000250666A (ja) | 1999-02-26 | 1999-02-26 | 中央処理装置及び該中央処理装置の消費電力低減方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000250666A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006261769A (ja) * | 2005-03-15 | 2006-09-28 | Ricoh Co Ltd | 画像処理装置、画像処理方法および画像処理プログラム |
| US7594129B2 (en) | 2004-08-31 | 2009-09-22 | Canon Kabushiki Kaisha | Method and apparatus for reducing current flow in bus in nonoperating state |
| JP2011192289A (ja) * | 2011-04-15 | 2011-09-29 | Denso Corp | マイクロコンピュータ |
-
1999
- 1999-02-26 JP JP11050666A patent/JP2000250666A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7594129B2 (en) | 2004-08-31 | 2009-09-22 | Canon Kabushiki Kaisha | Method and apparatus for reducing current flow in bus in nonoperating state |
| JP2006261769A (ja) * | 2005-03-15 | 2006-09-28 | Ricoh Co Ltd | 画像処理装置、画像処理方法および画像処理プログラム |
| JP2011192289A (ja) * | 2011-04-15 | 2011-09-29 | Denso Corp | マイクロコンピュータ |
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