JP2000250666A - 中央処理装置及び該中央処理装置の消費電力低減方法 - Google Patents
中央処理装置及び該中央処理装置の消費電力低減方法Info
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- JP2000250666A JP2000250666A JP11050666A JP5066699A JP2000250666A JP 2000250666 A JP2000250666 A JP 2000250666A JP 11050666 A JP11050666 A JP 11050666A JP 5066699 A JP5066699 A JP 5066699A JP 2000250666 A JP2000250666 A JP 2000250666A
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Abstract
(57)【要約】
【課題】 制御対象の待機中は、CPUに流入又は流出
する不要な電流を抑止することによって低消費電力を実
現することができる中央処理装置及び該中央処理装置の
消費電力低減方法を提供する。 【解決手段】 本発明の中央処理装置104は、抵抗器
R1〜R3を介して電源電圧にプルアップされ、電源1
12、第1制御対象113及び第2制御対象114に夫
々接続された電源制御信号端子106、第1制御信号端
子107及び第2制御信号端子108を備えている。こ
の中央処理装置104では、電源112、第1制御対象
113及び第2制御対象114が待機状態になったとき
に制御信号端子106〜108をハイインピーダンス状
態に設定するフラグ切替え手段111を備える。
する不要な電流を抑止することによって低消費電力を実
現することができる中央処理装置及び該中央処理装置の
消費電力低減方法を提供する。 【解決手段】 本発明の中央処理装置104は、抵抗器
R1〜R3を介して電源電圧にプルアップされ、電源1
12、第1制御対象113及び第2制御対象114に夫
々接続された電源制御信号端子106、第1制御信号端
子107及び第2制御信号端子108を備えている。こ
の中央処理装置104では、電源112、第1制御対象
113及び第2制御対象114が待機状態になったとき
に制御信号端子106〜108をハイインピーダンス状
態に設定するフラグ切替え手段111を備える。
Description
【0001】
【発明の属する技術分野】本発明は、中央処理装置及び
該中央処理装置の消費電力低減方法に関し、特に、抵抗
器を介して電源電圧にプルアップされ、制御対象に接続
された制御信号端子を備えた中央処理装置及び該中央処
理装置の消費電力低減方法に関する。
該中央処理装置の消費電力低減方法に関し、特に、抵抗
器を介して電源電圧にプルアップされ、制御対象に接続
された制御信号端子を備えた中央処理装置及び該中央処
理装置の消費電力低減方法に関する。
【0002】
【従来の技術】一般に、中央処理装置(CPU)は、電
源電圧が供給されるVDD端子と、リセット信号が供給
されるリセット端子と、リモートコントロール器からの
割込み信号が入力されるリモコン入力端子とを有し、動
作に必要なクロック信号を生成するためのメイン発振子
及びサブ発振子が入力側に接続されている。このCPU
は更に、種々の制御対象に制御信号を出力する制御信号
端子を有する。制御信号端子は、アクティブロー(LOW)
とされ、プルアップ抵抗器を介してVDDにプルアップ
されている。
源電圧が供給されるVDD端子と、リセット信号が供給
されるリセット端子と、リモートコントロール器からの
割込み信号が入力されるリモコン入力端子とを有し、動
作に必要なクロック信号を生成するためのメイン発振子
及びサブ発振子が入力側に接続されている。このCPU
は更に、種々の制御対象に制御信号を出力する制御信号
端子を有する。制御信号端子は、アクティブロー(LOW)
とされ、プルアップ抵抗器を介してVDDにプルアップ
されている。
【0003】上記CPUでは、制御対象が電源オフ状態
(以下、待機状態と呼ぶ)になった時点で、メイン発振
子を停止させサブ発振子のみを発振させて低速クロック
を用い、内部回路の一部を停止させる等によってCPU
自身の低消費電力を図っている。
(以下、待機状態と呼ぶ)になった時点で、メイン発振
子を停止させサブ発振子のみを発振させて低速クロック
を用い、内部回路の一部を停止させる等によってCPU
自身の低消費電力を図っている。
【0004】
【発明が解決しようとする課題】ところで、上記従来の
CPUでは、制御対象が待機(スタンバイ)状態である
にも拘わらず、プルアップ抵抗器を介してCPUに電流
が流入又は流出し、電力が不必要に消費されることがあ
った。
CPUでは、制御対象が待機(スタンバイ)状態である
にも拘わらず、プルアップ抵抗器を介してCPUに電流
が流入又は流出し、電力が不必要に消費されることがあ
った。
【0005】本発明は、上記に鑑み、制御対象の待機中
は、CPUに流入又は流出する不要な電流を抑止するこ
とによって低消費電力を実現することができる中央処理
装置及び該中央処理装置の消費電力低減方法を提供する
ことを目的とする。
は、CPUに流入又は流出する不要な電流を抑止するこ
とによって低消費電力を実現することができる中央処理
装置及び該中央処理装置の消費電力低減方法を提供する
ことを目的とする。
【0006】
【課題を解決するための手段】上記目的を達成するため
に、本発明の中央処理装置は、抵抗器を介して電源電圧
にプルアップされ、制御対象に接続された制御信号端子
を備えた中央処理装置において、前記制御対象が待機状
態になったときに前記制御信号端子をハイインピーダン
ス状態に設定する設定手段を備えることを特徴とする。
に、本発明の中央処理装置は、抵抗器を介して電源電圧
にプルアップされ、制御対象に接続された制御信号端子
を備えた中央処理装置において、前記制御対象が待機状
態になったときに前記制御信号端子をハイインピーダン
ス状態に設定する設定手段を備えることを特徴とする。
【0007】本発明の中央処理装置では、制御対象が待
機状態のときには、制御信号端子をハイインピーダンス
状態にすることができるので、不要な電流がプルアップ
抵抗器を介して中央処理装置に流入又は流出することを
抑止することができる。これにより、低消費電力を実現
することができる。
機状態のときには、制御信号端子をハイインピーダンス
状態にすることができるので、不要な電流がプルアップ
抵抗器を介して中央処理装置に流入又は流出することを
抑止することができる。これにより、低消費電力を実現
することができる。
【0008】ここで、前記制御信号端子には、ハイレベ
ル出力用の第1導電型MOSトランジスタ及びローレベル
出力用の第2導電型MOSトランジスタ双方の電流路が接
続され、前記設定手段は、前記第1及び第2導電型MOS
トランジスタの各ゲートに印加される信号のハイレベル
/ローレベルを切り替えて前記第1及び第2導電型MOS
トランジスタの双方をオフとすることによって前記ハイ
インピーダンス状態を得ることが好ましい。この場合、
設定手段によるハイインピーダンス状態への切替え動作
が簡便になる。
ル出力用の第1導電型MOSトランジスタ及びローレベル
出力用の第2導電型MOSトランジスタ双方の電流路が接
続され、前記設定手段は、前記第1及び第2導電型MOS
トランジスタの各ゲートに印加される信号のハイレベル
/ローレベルを切り替えて前記第1及び第2導電型MOS
トランジスタの双方をオフとすることによって前記ハイ
インピーダンス状態を得ることが好ましい。この場合、
設定手段によるハイインピーダンス状態への切替え動作
が簡便になる。
【0009】また、前記設定手段は、入力/出力指定フ
ラグの電位状態を反転するインバータと、前記入力/出
力指定フラグと出力状態指定フラグとの排他的論理和を
前記第1導電型MOSトランジスタのゲートに供給するN
ANDゲートと、前記入力/出力指定フラグの反転値と
前記出力状態指定フラグとの論理和の反転値を前記第2
導電型MOSトランジスタのゲートに供給するNORゲー
トとから構成されることが好ましい。この場合、設定手
段を簡単な回路構成によって実現することができる。
ラグの電位状態を反転するインバータと、前記入力/出
力指定フラグと出力状態指定フラグとの排他的論理和を
前記第1導電型MOSトランジスタのゲートに供給するN
ANDゲートと、前記入力/出力指定フラグの反転値と
前記出力状態指定フラグとの論理和の反転値を前記第2
導電型MOSトランジスタのゲートに供給するNORゲー
トとから構成されることが好ましい。この場合、設定手
段を簡単な回路構成によって実現することができる。
【0010】本発明の中央処理装置の消費電力低減方法
は、抵抗器を介して電源電圧にプルアップされ、制御対
象に接続された制御信号端子を備えた中央処理装置の消
費電力低減方法において、前記制御対象が待機状態にな
ったときに前記制御信号端子をハイインピーダンス状態
に設定することを特徴とする。
は、抵抗器を介して電源電圧にプルアップされ、制御対
象に接続された制御信号端子を備えた中央処理装置の消
費電力低減方法において、前記制御対象が待機状態にな
ったときに前記制御信号端子をハイインピーダンス状態
に設定することを特徴とする。
【0011】本発明の中央処理装置の消費電力低減方法
では、制御対象が待機状態のときには、制御信号端子を
ハイインピーダンス状態にすることによって、不要な電
流がプルアップ抵抗器を介して流入又は流出することを
抑止することができる。
では、制御対象が待機状態のときには、制御信号端子を
ハイインピーダンス状態にすることによって、不要な電
流がプルアップ抵抗器を介して流入又は流出することを
抑止することができる。
【0012】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図1は、本発明の第1実施形態例における
CPU及びその周辺回路を示すブロック図である。
に説明する。図1は、本発明の第1実施形態例における
CPU及びその周辺回路を示すブロック図である。
【0013】CPU104は、入力側に、電源電圧が供
給されるVDD端子と、リセットIC102からリセッ
ト信号が供給されるリセット端子110と、リモートコ
ントロール器(図示せず)からの割込み信号が入力され
るリモコン入力端子103とを有し、VDD端子に電源
が供給されると内蔵プログラムによって動作する。CP
U104の入力側には更に、動作に必要なクロック信号
を生成するための低速クロック用のサブ発振子115と
高速クロック用のメイン発振子105とが接続される。
給されるVDD端子と、リセットIC102からリセッ
ト信号が供給されるリセット端子110と、リモートコ
ントロール器(図示せず)からの割込み信号が入力され
るリモコン入力端子103とを有し、VDD端子に電源
が供給されると内蔵プログラムによって動作する。CP
U104の入力側には更に、動作に必要なクロック信号
を生成するための低速クロック用のサブ発振子115と
高速クロック用のメイン発振子105とが接続される。
【0014】リセットIC102は、VDDが供給さ
れ、生成したリセット信号をCPU104に供給する。
CPU104では、VDD端子に電源が供給されると、
VDDよりも数ms遅れて立ち上がるリセットIC10
2からリセット信号が供給されることによってメイン発
振子105が発振し、内蔵プログラムが実行される。
れ、生成したリセット信号をCPU104に供給する。
CPU104では、VDD端子に電源が供給されると、
VDDよりも数ms遅れて立ち上がるリセットIC10
2からリセット信号が供給されることによってメイン発
振子105が発振し、内蔵プログラムが実行される。
【0015】CPU104は、出力側に、制御対象であ
る電源112、第1制御対象113及び第2制御対象1
14に夫々制御信号を出力する電源制御信号端子10
6、第1制御信号端子107及び第2制御信号端子10
8を有する。第1制御出力107は抵抗器R1を介して
VDDにプルアップされ、第2制御信号端子108は抵
抗器R2を介してVDDにプルアップされ、電源制御信
号端子106は抵抗器R3を介してVDDにプルアップ
される。なお、電源制御信号端子106、第1制御信号
端子107及び第2制御信号端子108はいずれもアク
ティブロー(LOW)に設定される。
る電源112、第1制御対象113及び第2制御対象1
14に夫々制御信号を出力する電源制御信号端子10
6、第1制御信号端子107及び第2制御信号端子10
8を有する。第1制御出力107は抵抗器R1を介して
VDDにプルアップされ、第2制御信号端子108は抵
抗器R2を介してVDDにプルアップされ、電源制御信
号端子106は抵抗器R3を介してVDDにプルアップ
される。なお、電源制御信号端子106、第1制御信号
端子107及び第2制御信号端子108はいずれもアク
ティブロー(LOW)に設定される。
【0016】電源112は、CPU104の電源制御信
号端子106からの制御信号に従って動作し、第1制御
対象113及び第2制御対象114に電源を夫々供給す
る。第1制御対象113は、電源112から電源の供給
を受けつつ、CPU104の制御信号端子107からの
制御信号に従って動作する。第2制御対象114は、電
源112から電源の供給を受けつつ、CPU104の制
御信号端子108からの制御信号に従って動作する。
号端子106からの制御信号に従って動作し、第1制御
対象113及び第2制御対象114に電源を夫々供給す
る。第1制御対象113は、電源112から電源の供給
を受けつつ、CPU104の制御信号端子107からの
制御信号に従って動作する。第2制御対象114は、電
源112から電源の供給を受けつつ、CPU104の制
御信号端子108からの制御信号に従って動作する。
【0017】CPU104は、モード切替え手段109
を有する。モード切替え手段109は、演算等の内部処
理等の高速処理モードに対処する際にはメイン発振子1
05側に切り替え、キーボードからの入力処理等の低速
処理モードに対処する際にはサブ発振子115側に切り
替える。メイン発振子105に切り替えることによって
高速処理モードに対処でき、処理の実行時間を短縮させ
ることができる。また、サブ発振子115側に切り替え
ることによって低速処理モードに対処でき、消費電力を
低減させることができる。
を有する。モード切替え手段109は、演算等の内部処
理等の高速処理モードに対処する際にはメイン発振子1
05側に切り替え、キーボードからの入力処理等の低速
処理モードに対処する際にはサブ発振子115側に切り
替える。メイン発振子105に切り替えることによって
高速処理モードに対処でき、処理の実行時間を短縮させ
ることができる。また、サブ発振子115側に切り替え
ることによって低速処理モードに対処でき、消費電力を
低減させることができる。
【0018】例えば、第1制御対象113や第2制御対
象114が待機状態になった際には、CPU104は、
モード切替え手段109の切替えにより、メイン発振子
105を停止させサブ発振子115のみを発振させ、メ
イン発振子105に基づいて動作していたCPU104
の各出力端子の状態を変更する。同時に、リモコン入力
端子103からの外部割込み信号を監視する。これによ
り、CPU104は、一部の内部回路を停止させる等に
よって自身の消費電力を低減する。また、リモコン入力
端子103に電源のオン命令が入力されて割込みが発生
すると、メイン発振子105を発振させた後、電源11
2をオンして第1制御対象113及び第2制御対象11
4に電源を供給し、通常の動作を行う。
象114が待機状態になった際には、CPU104は、
モード切替え手段109の切替えにより、メイン発振子
105を停止させサブ発振子115のみを発振させ、メ
イン発振子105に基づいて動作していたCPU104
の各出力端子の状態を変更する。同時に、リモコン入力
端子103からの外部割込み信号を監視する。これによ
り、CPU104は、一部の内部回路を停止させる等に
よって自身の消費電力を低減する。また、リモコン入力
端子103に電源のオン命令が入力されて割込みが発生
すると、メイン発振子105を発振させた後、電源11
2をオンして第1制御対象113及び第2制御対象11
4に電源を供給し、通常の動作を行う。
【0019】CPU104は更に、後述の入力/出力指
定フラグ501、出力状態指定フラグ502、及び入力
状態指定フラグ503における“1”、“0”の選択状
態を切り替えるフラグ切替え手段111を有する。
定フラグ501、出力状態指定フラグ502、及び入力
状態指定フラグ503における“1”、“0”の選択状
態を切り替えるフラグ切替え手段111を有する。
【0020】図2は、CPU104における電源制御信
号端子106、第1制御信号端子107及び第2制御信
号端子108付近の共通する回路構成を概略的に示す図
である。この回路は、インバータ504、NANDゲー
ト505、NORゲート506、PchMOS-FET507、Nc
hMOS-FET508、及び、入出力兼用端子である入出力端
子509を有する。
号端子106、第1制御信号端子107及び第2制御信
号端子108付近の共通する回路構成を概略的に示す図
である。この回路は、インバータ504、NANDゲー
ト505、NORゲート506、PchMOS-FET507、Nc
hMOS-FET508、及び、入出力兼用端子である入出力端
子509を有する。
【0021】インバータ504は、入力/出力指定フラ
グ501の電位状態を反転する。NANDゲート505
は、入力/出力指定フラグ501と出力状態指定フラグ
502との排他的論理和をPchMOS-FET507のゲートに
供給する。NORゲート506は、入力/出力指定フラ
グ501の反転値と出力状態指定フラグ502との論理
和の反転値をNchMOS-FET508のゲートに供給する。
グ501の電位状態を反転する。NANDゲート505
は、入力/出力指定フラグ501と出力状態指定フラグ
502との排他的論理和をPchMOS-FET507のゲートに
供給する。NORゲート506は、入力/出力指定フラ
グ501の反転値と出力状態指定フラグ502との論理
和の反転値をNchMOS-FET508のゲートに供給する。
【0022】PchMOS-FET507は、入出力端子509に
HIGHを出力するためのもので、ゲートがNANDゲート
505の出力に接続され、ソース及びバックゲートがV
DDに共通接続される。NchMOS-FET508は、入出力端
子509にLOWを出力するためのもので、ゲートがNO
Rゲート506の出力に接続され、ソース及びバックゲ
ートがGNDに共通接続される。PchMOS-FET507及び
NchMOS-FET508の各ドレインは、入出力端子509に
共通接続される。
HIGHを出力するためのもので、ゲートがNANDゲート
505の出力に接続され、ソース及びバックゲートがV
DDに共通接続される。NchMOS-FET508は、入出力端
子509にLOWを出力するためのもので、ゲートがNO
Rゲート506の出力に接続され、ソース及びバックゲ
ートがGNDに共通接続される。PchMOS-FET507及び
NchMOS-FET508の各ドレインは、入出力端子509に
共通接続される。
【0023】入力/出力指定フラグ501は、電源制御
信号端子106、第1制御信号端子107及び第2制御
信号端子108を入力端子及び出力端子のいずれにする
かを決定する。出力状態指定フラグ502は、電源制御
信号端子106、第1制御信号端子107及び第2制御
信号端子108を出力端子として指定する場合にHIGHと
LOWのいずれを出力するかを決定する。入力状態指定フ
ラグ503は、電源制御信号端子106、第1制御信号
端子107及び第2制御信号端子108を入力端子とし
て指定した場合に、各端子106、107、108にHI
GH及びLOWのいずれが供給されているかを示す。
信号端子106、第1制御信号端子107及び第2制御
信号端子108を入力端子及び出力端子のいずれにする
かを決定する。出力状態指定フラグ502は、電源制御
信号端子106、第1制御信号端子107及び第2制御
信号端子108を出力端子として指定する場合にHIGHと
LOWのいずれを出力するかを決定する。入力状態指定フ
ラグ503は、電源制御信号端子106、第1制御信号
端子107及び第2制御信号端子108を入力端子とし
て指定した場合に、各端子106、107、108にHI
GH及びLOWのいずれが供給されているかを示す。
【0024】図3は、図2における各端子106〜10
8の動作状態を表す真理値表である。フラグ切替え手段
111によって、入力/出力指定フラグ501が
“0”、出力状態指定フラグ502が“0”に切り替え
られると、PchMOS-FET507の入力が“1(LOW)”、Nch
MOS-FET508の入力が“0(HIGH)”となり、PchMOS-FE
T507及びNchMOS-FET508の双方がオフとなる。こ
のため、入出力端子509にはHIGHもLOWも出力されず
にハイインピーダンス(以下、Hizと呼ぶ)状態とな
り、入力状態指定フラグ503には入出力端子509の
状態が格納される。
8の動作状態を表す真理値表である。フラグ切替え手段
111によって、入力/出力指定フラグ501が
“0”、出力状態指定フラグ502が“0”に切り替え
られると、PchMOS-FET507の入力が“1(LOW)”、Nch
MOS-FET508の入力が“0(HIGH)”となり、PchMOS-FE
T507及びNchMOS-FET508の双方がオフとなる。こ
のため、入出力端子509にはHIGHもLOWも出力されず
にハイインピーダンス(以下、Hizと呼ぶ)状態とな
り、入力状態指定フラグ503には入出力端子509の
状態が格納される。
【0025】入力/出力指定フラグ501が“0”、出
力状態指定フラグ502が“1”に切り替えられると、
PchMOS-FET507の入力が“1”、NchMOS-FET508の
入力が“0”となり、PchMOS-FET507及びNchMOS-FET
508の双方がオフとなる。このため、入出力端子50
9にはHIGHもLOWも出力されず、上記と同様に、入出力
端子509はHiz状態となる。
力状態指定フラグ502が“1”に切り替えられると、
PchMOS-FET507の入力が“1”、NchMOS-FET508の
入力が“0”となり、PchMOS-FET507及びNchMOS-FET
508の双方がオフとなる。このため、入出力端子50
9にはHIGHもLOWも出力されず、上記と同様に、入出力
端子509はHiz状態となる。
【0026】入力/出力指定フラグ501が“1”、出
力状態指定フラグ502が“0”に切り替えられると、
PchMOS-FET507の入力が“1”、NchMOS-FET508の
入力が“1”となり、PchMOS-FET507がオフ、NchMOS
-FET508がオンとなる。このため、入出力端子509
にLOWが出力されて、入力状態指定フラグ503に入出
力端子509の状態であるLOWが格納される。
力状態指定フラグ502が“0”に切り替えられると、
PchMOS-FET507の入力が“1”、NchMOS-FET508の
入力が“1”となり、PchMOS-FET507がオフ、NchMOS
-FET508がオンとなる。このため、入出力端子509
にLOWが出力されて、入力状態指定フラグ503に入出
力端子509の状態であるLOWが格納される。
【0027】入力/出力指定フラグ501が“1”、出
力状態指定フラグ502が“1”に切り替えられると、
PchMOS-FET507の入力が“0”、NchMOS-FET508の
入力が“0”となり、PchMOS-FET507がオン、NchMOS
-FET508がオフとなる。このため、入出力端子509
にHIGHが出力されて、入力状態指定フラグ503にHIGH
が格納される。
力状態指定フラグ502が“1”に切り替えられると、
PchMOS-FET507の入力が“0”、NchMOS-FET508の
入力が“0”となり、PchMOS-FET507がオン、NchMOS
-FET508がオフとなる。このため、入出力端子509
にHIGHが出力されて、入力状態指定フラグ503にHIGH
が格納される。
【0028】次に、本実施形態例の動作について説明す
る。図4は、本実施形態例におけるCPU及びその周辺
回路の動作を示すフローチャートである。まず、電源の
供給により内蔵プログラムが実行されると、フラグ切替
え手段111が、電源制御信号端子106、第1制御信
号端子107及び第2制御信号端子108の夫々に対す
る入力/出力指定フラグ501及び出力状態指定フラグ
502を全て“1”にセットする。これにより、電源制
御信号端子106、制御信号端子107及び制御信号端
子108の夫々にHIGHが出力される(ステップ30
1)。
る。図4は、本実施形態例におけるCPU及びその周辺
回路の動作を示すフローチャートである。まず、電源の
供給により内蔵プログラムが実行されると、フラグ切替
え手段111が、電源制御信号端子106、第1制御信
号端子107及び第2制御信号端子108の夫々に対す
る入力/出力指定フラグ501及び出力状態指定フラグ
502を全て“1”にセットする。これにより、電源制
御信号端子106、制御信号端子107及び制御信号端
子108の夫々にHIGHが出力される(ステップ30
1)。
【0029】次いで、フラグ切替え手段111が、電源
制御信号端子106、第1制御信号端子107及び第2
制御信号端子108の夫々に対する入力/出力指定フラ
グ501を全て“1”にセットすると共に、出力状態指
定フラグ502を全て“0”にセットする。これによ
り、電源制御信号端子106、制御信号端子107及び
制御信号端子108の夫々にLOWが出力され(ステップ
302)、電源112がオンして第1制御対象113及
び第2制御対象114の双方に電流を供給し、第1制御
対象113及び第2制御対象114が夫々制御される。
制御信号端子106、第1制御信号端子107及び第2
制御信号端子108の夫々に対する入力/出力指定フラ
グ501を全て“1”にセットすると共に、出力状態指
定フラグ502を全て“0”にセットする。これによ
り、電源制御信号端子106、制御信号端子107及び
制御信号端子108の夫々にLOWが出力され(ステップ
302)、電源112がオンして第1制御対象113及
び第2制御対象114の双方に電流を供給し、第1制御
対象113及び第2制御対象114が夫々制御される。
【0030】この状態において、リモコン入力端子10
3に電源オフ命令が供給されると(ステップ303)、
フラグ切替え手段111が、電源制御信号端子106に
対する出力状態指定フラグ502に“1”をセットする
ことにより電源112をオフする(ステップ304)。
更に、第1制御信号端子107及び第2制御信号端子1
08夫々の入力/出力指定フラグ501を“0”にセッ
トすることにより、第1制御信号端子107及び第2制
御信号端子108をHizにする(ステップ305)。
3に電源オフ命令が供給されると(ステップ303)、
フラグ切替え手段111が、電源制御信号端子106に
対する出力状態指定フラグ502に“1”をセットする
ことにより電源112をオフする(ステップ304)。
更に、第1制御信号端子107及び第2制御信号端子1
08夫々の入力/出力指定フラグ501を“0”にセッ
トすることにより、第1制御信号端子107及び第2制
御信号端子108をHizにする(ステップ305)。
【0031】次いで、リモコン入力端子103に電源オ
ン命令が供給されると(ステップ306)、フラグ切替
え手段111が、電源制御信号端子106に対する出力
状態指定フラグ502に“0”をセットすることにより
電源112をオンする(ステップ307)。更に、第1
制御信号端子107及び第2制御信号端子108夫々の
入力/出力指定フラグ501を“1”にセットすること
により、第1制御信号端子107及び第2制御信号端子
108にLOWを出力する(ステップ308)。
ン命令が供給されると(ステップ306)、フラグ切替
え手段111が、電源制御信号端子106に対する出力
状態指定フラグ502に“0”をセットすることにより
電源112をオンする(ステップ307)。更に、第1
制御信号端子107及び第2制御信号端子108夫々の
入力/出力指定フラグ501を“1”にセットすること
により、第1制御信号端子107及び第2制御信号端子
108にLOWを出力する(ステップ308)。
【0032】以上のように、本実施形態例では、待機時
にはPchMOS-FET507及びNchMOS-FET508の双方をオ
フし、電源制御信号端子106、第1制御信号端子10
7及び第2制御信号端子108を夫々Hiz状態にする
ことにより、抵抗器R1、R2、R3を介してCPU1
04に流入/流出する電流を抑止することができ、CP
U内部の消費電力を低減させることができる。
にはPchMOS-FET507及びNchMOS-FET508の双方をオ
フし、電源制御信号端子106、第1制御信号端子10
7及び第2制御信号端子108を夫々Hiz状態にする
ことにより、抵抗器R1、R2、R3を介してCPU1
04に流入/流出する電流を抑止することができ、CP
U内部の消費電力を低減させることができる。
【0033】本実施形態例では、プログラムによって制
御信号端子106〜107をHiz状態にする方法を説
明したが、これに限られず、電源制御信号端子106を
利用して第1制御信号端子107や第2制御信号端子1
08を回路的にHiz状態にすることにより、上記と同
様の効果を得ることも可能である。更に、本実施形態例
は、テレビ等の組込み型のCPUに対しても、パーソナ
ルコンピュータ等の非組込み型CPUに対しても同様に
適用することができる。
御信号端子106〜107をHiz状態にする方法を説
明したが、これに限られず、電源制御信号端子106を
利用して第1制御信号端子107や第2制御信号端子1
08を回路的にHiz状態にすることにより、上記と同
様の効果を得ることも可能である。更に、本実施形態例
は、テレビ等の組込み型のCPUに対しても、パーソナ
ルコンピュータ等の非組込み型CPUに対しても同様に
適用することができる。
【0034】従来タイプの構成では、待機中には制御信
号端子がHIGH又はLOWになったので、上記PchMOS-FET5
07及びNchMOS-FET508はいずれかが必ずオンとなっ
た。このため、常にMOS−FETが1個オンするだけ
の電力を消費していた。例えば、64端子あるCPUの
場合に、VDD、GND、発振子IN、発振子OUT、
リセット入力等のプログラム制御できない端子、及び電
源制御端子を除く58本が待機時に全てLOWになる場
合、本発明の適用によりCPUを待機時にHiz状態に
すると、プルアップ抵抗器を介して流れ込む電流を無く
することができる。これにより、低減する消費電力(:
P1)はP1=(電圧の2乗/プルアップ抵抗)×58
となる。
号端子がHIGH又はLOWになったので、上記PchMOS-FET5
07及びNchMOS-FET508はいずれかが必ずオンとなっ
た。このため、常にMOS−FETが1個オンするだけ
の電力を消費していた。例えば、64端子あるCPUの
場合に、VDD、GND、発振子IN、発振子OUT、
リセット入力等のプログラム制御できない端子、及び電
源制御端子を除く58本が待機時に全てLOWになる場
合、本発明の適用によりCPUを待機時にHiz状態に
すると、プルアップ抵抗器を介して流れ込む電流を無く
することができる。これにより、低減する消費電力(:
P1)はP1=(電圧の2乗/プルアップ抵抗)×58
となる。
【0035】また、本発明の適用によりPchMOS-FET50
7及びNchMOS-FET508をオフすることにより低減する
消費電力P2は、 P2=1端子のFETの消費電力×58 となる。従って、低減できる消費電力(:P3)は P3=P1+P2 となる。
7及びNchMOS-FET508をオフすることにより低減する
消費電力P2は、 P2=1端子のFETの消費電力×58 となる。従って、低減できる消費電力(:P3)は P3=P1+P2 となる。
【0036】以上のように、本実施形態例では、待機
中、プログラムによって制御端子を入力端子に指定して
Hiz状態とするか、回路的に制御端子の出力をHiz
状態にすることにより、制御信号端子106〜108に
流れ込む電流を抑止する。これにより、テレビジョン等
の組込み型のCPU、またはパーソナルコンピュータ等
の非組込み型のCPUにおいては、メイン発振子105
を停止してサブ発振子115を使用する場合、またはメ
イン発振子105のみを有する場合でも、待機中の制御
信号端子106〜108にプルアップ抵抗器を介して電
流が流れ込む不都合を無くし、消費電力を低減させるこ
とができる。
中、プログラムによって制御端子を入力端子に指定して
Hiz状態とするか、回路的に制御端子の出力をHiz
状態にすることにより、制御信号端子106〜108に
流れ込む電流を抑止する。これにより、テレビジョン等
の組込み型のCPU、またはパーソナルコンピュータ等
の非組込み型のCPUにおいては、メイン発振子105
を停止してサブ発振子115を使用する場合、またはメ
イン発振子105のみを有する場合でも、待機中の制御
信号端子106〜108にプルアップ抵抗器を介して電
流が流れ込む不都合を無くし、消費電力を低減させるこ
とができる。
【0037】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の中央処理装置及び該中央処
理装置の消費電力低減方法は、上記実施形態例の構成に
のみ限定されるものではなく、上記実施形態例の構成か
ら種々の修正及び変更を施した中央処理装置及び該中央
処理装置の消費電力低減方法も、本発明の範囲に含まれ
る。
づいて説明したが、本発明の中央処理装置及び該中央処
理装置の消費電力低減方法は、上記実施形態例の構成に
のみ限定されるものではなく、上記実施形態例の構成か
ら種々の修正及び変更を施した中央処理装置及び該中央
処理装置の消費電力低減方法も、本発明の範囲に含まれ
る。
【0038】
【発明の効果】以上説明したように、本発明の中央処理
装置及び該中央処理装置の消費電力低減方法によると、
制御対象の待機中は、CPUに流入又は流出する不要な
電流を抑止することによって低消費電力を実現すること
ができる。
装置及び該中央処理装置の消費電力低減方法によると、
制御対象の待機中は、CPUに流入又は流出する不要な
電流を抑止することによって低消費電力を実現すること
ができる。
【図1】本発明の第1実施形態例におけるCPU及びそ
の周辺回路を示すブロック図である。
の周辺回路を示すブロック図である。
【図2】CPUにおける各制御信号端子付近の共通する
回路構成を概略的に示す図である。
回路構成を概略的に示す図である。
【図3】図2における各制御信号端子の動作状態を表す
真理値表である。
真理値表である。
【図4】本実施形態例におけるCPU及びその周辺回路
の動作を示すフローチャートである。
の動作を示すフローチャートである。
102:リセットIC 103:リモコン入力端子 104:CPU 105:メイン発振子 106:電源制御信号端子 107:第1制御信号端子 108:第2制御信号端子 109:モード切替え手段 110:リセット端子 111:フラグ切替え手段 112:電源 113:第1制御対象 114:第2制御対象 115:サブ発振子 501:入力/出力指定フラグ 502:出力状態指定フラグ 503:入力状態指定フラグ 504:インバータ 505:NANDゲート 506:NORゲート 507:PchMOS-FET 508:NchMOS-FET 509:入出力端子 R1、R2、R3:抵抗器
Claims (4)
- 【請求項1】 抵抗器を介して電源電圧にプルアップさ
れ、制御対象に接続された制御信号端子を備えた中央処
理装置において、 前記制御対象が待機状態になったときに前記制御信号端
子をハイインピーダンス状態に設定する設定手段を備え
ることを特徴とする中央処理装置。 - 【請求項2】 前記制御信号端子には、ハイレベル出力
用の第1導電型MOSトランジスタ及びローレベル出力用
の第2導電型MOSトランジスタ双方の電流路が接続さ
れ、前記設定手段は、前記第1及び第2導電型MOSトラ
ンジスタの各ゲートに印加される信号のハイレベル/ロ
ーレベルを切り替えて前記第1及び第2導電型MOSトラ
ンジスタの双方をオフとすることによって前記ハイイン
ピーダンス状態を得ることを特徴とする請求項1に記載
の中央処理装置。 - 【請求項3】 前記設定手段は、入力/出力指定フラグ
の電位状態を反転するインバータと、前記入力/出力指
定フラグと出力状態指定フラグとの排他的論理和を前記
第1導電型MOSトランジスタのゲートに供給するNAN
Dゲートと、前記入力/出力指定フラグの反転値と前記
出力状態指定フラグとの論理和の反転値を前記第2導電
型MOSトランジスタのゲートに供給するNORゲートと
から構成されることを特徴とする請求項2に記載の中央
処理装置。 - 【請求項4】 抵抗器を介して電源電圧にプルアップさ
れ、制御対象に接続された制御信号端子を備えた中央処
理装置の消費電力低減方法において、 前記制御対象が待機状態になったときに前記制御信号端
子をハイインピーダンス状態に設定することを特徴とす
る中央処理装置の消費電力低減方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11050666A JP2000250666A (ja) | 1999-02-26 | 1999-02-26 | 中央処理装置及び該中央処理装置の消費電力低減方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11050666A JP2000250666A (ja) | 1999-02-26 | 1999-02-26 | 中央処理装置及び該中央処理装置の消費電力低減方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000250666A true JP2000250666A (ja) | 2000-09-14 |
Family
ID=12865287
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11050666A Pending JP2000250666A (ja) | 1999-02-26 | 1999-02-26 | 中央処理装置及び該中央処理装置の消費電力低減方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000250666A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006261769A (ja) * | 2005-03-15 | 2006-09-28 | Ricoh Co Ltd | 画像処理装置、画像処理方法および画像処理プログラム |
US7594129B2 (en) | 2004-08-31 | 2009-09-22 | Canon Kabushiki Kaisha | Method and apparatus for reducing current flow in bus in nonoperating state |
JP2011192289A (ja) * | 2011-04-15 | 2011-09-29 | Denso Corp | マイクロコンピュータ |
-
1999
- 1999-02-26 JP JP11050666A patent/JP2000250666A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7594129B2 (en) | 2004-08-31 | 2009-09-22 | Canon Kabushiki Kaisha | Method and apparatus for reducing current flow in bus in nonoperating state |
JP2006261769A (ja) * | 2005-03-15 | 2006-09-28 | Ricoh Co Ltd | 画像処理装置、画像処理方法および画像処理プログラム |
JP2011192289A (ja) * | 2011-04-15 | 2011-09-29 | Denso Corp | マイクロコンピュータ |
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