JP3503094B2 - 絶縁ゲート型静電誘導トランジスタ - Google Patents
絶縁ゲート型静電誘導トランジスタInfo
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Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型静電誘
導トランジスタに関し、特に駆動能力が大きく、ゲート
容量を小さくし、かつ信頼性に優れた絶縁ゲート型静電
誘導トランジスタ及びその集積回路に関する。
導トランジスタに関し、特に駆動能力が大きく、ゲート
容量を小さくし、かつ信頼性に優れた絶縁ゲート型静電
誘導トランジスタ及びその集積回路に関する。
【０００２】
【従来の技術】従来より絶縁ゲート型電界効果トランジ
スタ（以下、ＭＯＳＦＥＴと称す）は論理回路やメモリ
に用いられており、微細化高集積化が行われている。こ
のＭＯＳＦＥＴはドレイン電圧が大きくなっていくとド
レイン電流がドレイン電圧の増加に対して次第に飽和す
る飽和型の電流電圧特性を示している。図１１がＭＯＳ
ＦＥＴのドレイン電流とドレイン電圧の関係であり、各
実線はそれぞれ異なるゲート電圧による特性を表してい
る。いずれの場合も、ドレイン電流はドレイン電圧が小
さいうちはドレイン電圧の増加とともに線形に増加し、
あるドレイン電圧で飽和する。
スタ（以下、ＭＯＳＦＥＴと称す）は論理回路やメモリ
に用いられており、微細化高集積化が行われている。こ
のＭＯＳＦＥＴはドレイン電圧が大きくなっていくとド
レイン電流がドレイン電圧の増加に対して次第に飽和す
る飽和型の電流電圧特性を示している。図１１がＭＯＳ
ＦＥＴのドレイン電流とドレイン電圧の関係であり、各
実線はそれぞれ異なるゲート電圧による特性を表してい
る。いずれの場合も、ドレイン電流はドレイン電圧が小
さいうちはドレイン電圧の増加とともに線形に増加し、
あるドレイン電圧で飽和する。
【０００３】一方、静電誘導トランジスタ（以下、ＳＩ
Ｔと称す）はドレイン電流がドレイン電圧の増加と共に
増加し続ける不飽和型の電流−電圧特性を有している。
図１２に示される様に、異なるゲート電圧の特性を示す
各実線は、いずれもドレイン電圧の増加に対してドレイ
ン電流が増加することを表している。ドレイン電流を制
御しているのはソース前面にある電位障壁であるため、
ドレイン電流はゲート電圧に対してだけでなく、ドレイ
ン電圧に対しても指数関数的に変化する（J.Nishizawa
et.al., IEEE Trans.on Electron Devices, vol.ED-22,
no.4,pp.185-197, 1975）。また、ソース側に直列抵
抗が存在した場合、大電流領域ではドレイン電流がドレ
イン電圧に対して線形で増加するようになることが報告
されている（Y.Mochida et.al., IEEE Trans.on Electr
on Devices, vol.ED-25,no.7, pp.761-767, 1978）。
Ｔと称す）はドレイン電流がドレイン電圧の増加と共に
増加し続ける不飽和型の電流−電圧特性を有している。
図１２に示される様に、異なるゲート電圧の特性を示す
各実線は、いずれもドレイン電圧の増加に対してドレイ
ン電流が増加することを表している。ドレイン電流を制
御しているのはソース前面にある電位障壁であるため、
ドレイン電流はゲート電圧に対してだけでなく、ドレイ
ン電圧に対しても指数関数的に変化する（J.Nishizawa
et.al., IEEE Trans.on Electron Devices, vol.ED-22,
no.4,pp.185-197, 1975）。また、ソース側に直列抵
抗が存在した場合、大電流領域ではドレイン電流がドレ
イン電圧に対して線形で増加するようになることが報告
されている（Y.Mochida et.al., IEEE Trans.on Electr
on Devices, vol.ED-25,no.7, pp.761-767, 1978）。
【０００４】この静電誘導トランジスタは次のような特
徴を有している。 １．不飽和型の電流−電圧特性を示すことより、見かけ
の変換コンダクタンスが大きく、出力電流が大きくと
れ、低出力インピーダンスである。 ２．ゲート・ソース間を逆バイアスで動作させるため高
入力インピーダンスである。 ３．ゲート領域を高不純物密度とできるので、ゲート抵
抗を低減できる。 ４．チャネル領域が低不純物密度であり、しかもゲート
領域を小型化できるので、ゲート・ソース間やゲートド
レイン間の電極容量を低減できる。 ５．チャネル領域が低不純物密度であるから高耐圧化が
図れる。 ６．きわめて広い動作範囲にわたって増幅係数を一定に
保つことができ、きわめて歪の少ない動作が行える。 ７．大電流動作における温度係数を負にできることから
熱暴走が起こらない。 このように、静電誘導トランジスタは大電力、高耐圧、
大電流、低歪、高速動作等の様々な面で優れた特性を有
している。
徴を有している。 １．不飽和型の電流−電圧特性を示すことより、見かけ
の変換コンダクタンスが大きく、出力電流が大きくと
れ、低出力インピーダンスである。 ２．ゲート・ソース間を逆バイアスで動作させるため高
入力インピーダンスである。 ３．ゲート領域を高不純物密度とできるので、ゲート抵
抗を低減できる。 ４．チャネル領域が低不純物密度であり、しかもゲート
領域を小型化できるので、ゲート・ソース間やゲートド
レイン間の電極容量を低減できる。 ５．チャネル領域が低不純物密度であるから高耐圧化が
図れる。 ６．きわめて広い動作範囲にわたって増幅係数を一定に
保つことができ、きわめて歪の少ない動作が行える。 ７．大電流動作における温度係数を負にできることから
熱暴走が起こらない。 このように、静電誘導トランジスタは大電力、高耐圧、
大電流、低歪、高速動作等の様々な面で優れた特性を有
している。
【０００５】もちろん静電誘導トランジスタは絶縁ゲー
ト型とすることもでき（例えば特許第１３２０８１４
号、以下ＭＯＳＳＩＴと呼ぶ）、高速・低消費電力の集
積回路用の素子として試作が行われている（T.Nakamura
et.al.,IEEE J.of SolidState Circuits, vol.SC-13,
no.5, pp.572-576, 1978; J.Nishizawa et.al.,IEEE T
rans.on Electron Devices, vol.ED-37, no.8, pp.1877
-1883, 1990 ）。
ト型とすることもでき（例えば特許第１３２０８１４
号、以下ＭＯＳＳＩＴと呼ぶ）、高速・低消費電力の集
積回路用の素子として試作が行われている（T.Nakamura
et.al.,IEEE J.of SolidState Circuits, vol.SC-13,
no.5, pp.572-576, 1978; J.Nishizawa et.al.,IEEE T
rans.on Electron Devices, vol.ED-37, no.8, pp.1877
-1883, 1990 ）。
【０００６】ＭＯＳＳＩＴはゲート・ソース間に絶縁膜
が挿入されるために、接合型ＳＩＴと比べてさらに入力
インピーダンスが大きいだけでなく、ソースの極近傍に
ゲート電極を形成できるため、直列抵抗を減らして駆動
能力を大きくすることができる。すなわちＭＯＳＳＩＴ
は基本的に高速・低消費電力の集積回路用の素子として
も優れた特性を有している。
が挿入されるために、接合型ＳＩＴと比べてさらに入力
インピーダンスが大きいだけでなく、ソースの極近傍に
ゲート電極を形成できるため、直列抵抗を減らして駆動
能力を大きくすることができる。すなわちＭＯＳＳＩＴ
は基本的に高速・低消費電力の集積回路用の素子として
も優れた特性を有している。
【０００７】従来のＭＯＳＳＩＴを簡単に説明する。図
１３に示されるように、ＭＯＳＳＩＴはチャネルとなる
ｐ型半導体基板１１１と、その主表面上に設けられた薄
いゲート酸化膜１１２及びゲート電極となる多結晶シリ
コン層１１３と、ｐ型半導体基板１１１にそれぞれ設け
られたｎ型で高不純物密度のソース領域１１４及びドレ
イン領域１１５とからなる。ｐ型のチャネルの不純物密
度は、拡散電位のみでチャネルがほとんど空乏化するよ
うに設定される。
１３に示されるように、ＭＯＳＳＩＴはチャネルとなる
ｐ型半導体基板１１１と、その主表面上に設けられた薄
いゲート酸化膜１１２及びゲート電極となる多結晶シリ
コン層１１３と、ｐ型半導体基板１１１にそれぞれ設け
られたｎ型で高不純物密度のソース領域１１４及びドレ
イン領域１１５とからなる。ｐ型のチャネルの不純物密
度は、拡散電位のみでチャネルがほとんど空乏化するよ
うに設定される。
【０００８】このＭＯＳＳＩＴの電流−電圧特性を図１
４に示す。同図（ａ）はドレイン電流とドレイン電圧の
関係であり、横軸がドレイン電圧、縦軸がドレイン電流
の対数プロットであり、各実線は異なるゲート電圧に対
する特性を示している。また同図（ｂ）はドレイン電流
とゲート電圧の関係であり、横軸がゲート電圧、縦軸が
ドレイン電流の対数プロットであり、各実線は異なるド
レイン電圧に対する特性を示している。
４に示す。同図（ａ）はドレイン電流とドレイン電圧の
関係であり、横軸がドレイン電圧、縦軸がドレイン電流
の対数プロットであり、各実線は異なるゲート電圧に対
する特性を示している。また同図（ｂ）はドレイン電流
とゲート電圧の関係であり、横軸がゲート電圧、縦軸が
ドレイン電流の対数プロットであり、各実線は異なるド
レイン電圧に対する特性を示している。
【０００９】このように、ＭＯＳＳＩＴにおいて、ドレ
イン電流はドレイン電圧に対してもゲート電圧に対して
も指数関数的に変化し、ソース領域の前面に形成された
電位障壁によって制御されている動作領域があることが
わかる。また、大電流領域、すなわち指数関数特性から
外れるような領域におけるドレイン電流は、直列抵抗や
空間電荷のみならず、表面反転層等によっても影響され
る。
イン電流はドレイン電圧に対してもゲート電圧に対して
も指数関数的に変化し、ソース領域の前面に形成された
電位障壁によって制御されている動作領域があることが
わかる。また、大電流領域、すなわち指数関数特性から
外れるような領域におけるドレイン電流は、直列抵抗や
空間電荷のみならず、表面反転層等によっても影響され
る。
【００１０】
【発明が解決しようとする課題】本発明の一つの目的
は、より広い動作電圧の範囲でドレイン電流がゲート電
圧によってもドレイン電圧によっても指数関数的に変化
し、従来のＭＯＳＦＥＴと比べて駆動能力の十分に大き
な絶縁ゲート型静電誘導トランジスタを提供することで
ある。
は、より広い動作電圧の範囲でドレイン電流がゲート電
圧によってもドレイン電圧によっても指数関数的に変化
し、従来のＭＯＳＦＥＴと比べて駆動能力の十分に大き
な絶縁ゲート型静電誘導トランジスタを提供することで
ある。
【００１１】また、本発明の他の目的は、表面反転層に
よってドレイン電圧がシールドされず、すなわちその反
転層中の電子によって電位分布が決定されてドレイン電
圧を印加してもソース前面の電位障壁がさがりにくくな
ることがなく、従来のＭＯＳトランジスタと比べて駆動
能力の十分に大きな絶縁ゲート型静電誘導トランジスタ
を提供することである。
よってドレイン電圧がシールドされず、すなわちその反
転層中の電子によって電位分布が決定されてドレイン電
圧を印加してもソース前面の電位障壁がさがりにくくな
ることがなく、従来のＭＯＳトランジスタと比べて駆動
能力の十分に大きな絶縁ゲート型静電誘導トランジスタ
を提供することである。
【００１２】
【課題を解決するための手段】本発明の第１の態様によ
ると、絶縁ゲート型静電誘導トランジスタは、第１導電
型の半導体基板の主表面に形成されたそれぞれ高不純物
密度を有する第２導電型のソース領域及びドレイン領域
と、前記主表面にあって前記ソース領域と前記ドレイン
領域間に設けられ、低不純物密度を有する第２導電型の
チャネル領域と、前記ソース領域の底面に接し、高不純
物密度を有する第１導電型の半導体領域と、一端が前記
ソース領域に接するかもしくは重なり、他端が前記チャ
ネル領域に延在するように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを具備
し、前記ソース領域における表面からの深さは前記ドレ
イン領域における表面からの深さよりも浅く形成され、
前記半導体領域の端部は前記ソース領域の端部よりも前
記ドレイン領域に張り出すように形成される。本発明の
第２の態様によると、絶縁ゲート型静電誘導トランジス
タは、主表面を有すると共に、低不純物密度を有するチ
ャネル領域となる第１導電型の半導体基板と、前記主表
面にあって前記半導体基板中に互いに離間して形成さ
れ、それぞれ高不純物密度を有する第１導電型のソース
領域及びドレイン領域と、前記半導体基板中に形成さ
れ、前記ソース領域の側面の少なくとも一部分及び底面
に接し、高不純物密度を有する第２導電型の半導体領域
と、一端が前記ソース領域に接するかもしくは重なり、
他端が前記チャネル領域に延在するように形成されたゲ
ート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート
電極とを具備し、前記半導体領域の上端部における前記
主表面からの深さは前記ドレイン領域における前記主表
面からの深さよりも浅く形成され、前記半導体領域の端
部は前記ソース領域の端部よりも前記ドレイン領域に張
り出すように形成される。
ると、絶縁ゲート型静電誘導トランジスタは、第１導電
型の半導体基板の主表面に形成されたそれぞれ高不純物
密度を有する第２導電型のソース領域及びドレイン領域
と、前記主表面にあって前記ソース領域と前記ドレイン
領域間に設けられ、低不純物密度を有する第２導電型の
チャネル領域と、前記ソース領域の底面に接し、高不純
物密度を有する第１導電型の半導体領域と、一端が前記
ソース領域に接するかもしくは重なり、他端が前記チャ
ネル領域に延在するように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを具備
し、前記ソース領域における表面からの深さは前記ドレ
イン領域における表面からの深さよりも浅く形成され、
前記半導体領域の端部は前記ソース領域の端部よりも前
記ドレイン領域に張り出すように形成される。本発明の
第２の態様によると、絶縁ゲート型静電誘導トランジス
タは、主表面を有すると共に、低不純物密度を有するチ
ャネル領域となる第１導電型の半導体基板と、前記主表
面にあって前記半導体基板中に互いに離間して形成さ
れ、それぞれ高不純物密度を有する第１導電型のソース
領域及びドレイン領域と、前記半導体基板中に形成さ
れ、前記ソース領域の側面の少なくとも一部分及び底面
に接し、高不純物密度を有する第２導電型の半導体領域
と、一端が前記ソース領域に接するかもしくは重なり、
他端が前記チャネル領域に延在するように形成されたゲ
ート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート
電極とを具備し、前記半導体領域の上端部における前記
主表面からの深さは前記ドレイン領域における前記主表
面からの深さよりも浅く形成され、前記半導体領域の端
部は前記ソース領域の端部よりも前記ドレイン領域に張
り出すように形成される。
【００１３】
【発明の実施の形態】本発明の実施の形態を図面を参照
して説明する。
して説明する。
【００１４】図１（ａ）に示されるように、本発明のＭ
ＯＳＳＩＴ100 は、チャネル領域となるｎ型で低不純物
密度の半導体基板１１と、その半導体基板１１に設けら
れたｐ型で高不純物密度の半導体領域１２と、該半導体
領域１２上に設けられたｎ型で高不純物密度のソース領
域１３と、半導体基板１１に設けられたｎ型で高不純物
密度のドレイン領域１４と、ソース領域１３の近傍に位
置するようにチャネル領域上に設けられたゲート絶縁膜
１５と、該ゲート絶縁膜１５上に設けられたゲート電極
１６とを有する。
ＯＳＳＩＴ100 は、チャネル領域となるｎ型で低不純物
密度の半導体基板１１と、その半導体基板１１に設けら
れたｐ型で高不純物密度の半導体領域１２と、該半導体
領域１２上に設けられたｎ型で高不純物密度のソース領
域１３と、半導体基板１１に設けられたｎ型で高不純物
密度のドレイン領域１４と、ソース領域１３の近傍に位
置するようにチャネル領域上に設けられたゲート絶縁膜
１５と、該ゲート絶縁膜１５上に設けられたゲート電極
１６とを有する。
【００１５】ここで、半導体領域１２は、ゲートによっ
て制御できない電流成分をなくすために、少なくともソ
ース領域１３の底面に接するように設けられる。ゲート
絶縁膜１５は、ソース領域１３に接するかあるいは重な
るように、チャネル領域及びソース領域１３上に設けら
れる。なお、ゲート電極による２次元効果で、ドレイン
近傍にのみ大きな電界が加わってソース前面の電位障壁
がさがりにくくならないように、ゲート電極１６をソー
スの近傍の電位障壁を制御するのに必要最小限に設ける
ことが望ましい。
て制御できない電流成分をなくすために、少なくともソ
ース領域１３の底面に接するように設けられる。ゲート
絶縁膜１５は、ソース領域１３に接するかあるいは重な
るように、チャネル領域及びソース領域１３上に設けら
れる。なお、ゲート電極による２次元効果で、ドレイン
近傍にのみ大きな電界が加わってソース前面の電位障壁
がさがりにくくならないように、ゲート電極１６をソー
スの近傍の電位障壁を制御するのに必要最小限に設ける
ことが望ましい。
【００１６】同図（ｂ）は、ＭＯＳＳＩＴ100 における
ソース領域近傍のチャネルと垂直方向（同図（ａ）中の
Ｘ−Ｘ’間に相当）の１次元エネルギーバンドを示した
図である。同図において、領域１１はｎ型にドープされ
たチャネル領域、領域１５はゲート絶縁膜、領域１６は
ゲート電極を、実線１は伝導帯の底を、実線２は価電子
帯の上を、点線３は禁制帯の中央を、破線４はチャネル
領域のフェルミレベルをそれぞれ表している。実線１か
ら明らかなように、電子に対して最もエネルギーの低い
部分はチャネルの内部に形成される。これは、ゲート電
圧とｐ型半導体領域１２の拡散電位によってｎ型にドー
プされたチャネル領域１１に両側から空乏層が広がるた
めである。流れる電流をカットオフするためには、ｎ型
にドープされた半導体領域１１に完全に空乏層が広がる
ように、ソース領域１３の深さを最適化する。もちろ
ん、半導体領域１２に逆バイアスを与えれば、より広い
範囲に空乏層を広げることができるのでソース領域１３
の深さを深く設定できる。
ソース領域近傍のチャネルと垂直方向（同図（ａ）中の
Ｘ−Ｘ’間に相当）の１次元エネルギーバンドを示した
図である。同図において、領域１１はｎ型にドープされ
たチャネル領域、領域１５はゲート絶縁膜、領域１６は
ゲート電極を、実線１は伝導帯の底を、実線２は価電子
帯の上を、点線３は禁制帯の中央を、破線４はチャネル
領域のフェルミレベルをそれぞれ表している。実線１か
ら明らかなように、電子に対して最もエネルギーの低い
部分はチャネルの内部に形成される。これは、ゲート電
圧とｐ型半導体領域１２の拡散電位によってｎ型にドー
プされたチャネル領域１１に両側から空乏層が広がるた
めである。流れる電流をカットオフするためには、ｎ型
にドープされた半導体領域１１に完全に空乏層が広がる
ように、ソース領域１３の深さを最適化する。もちろ
ん、半導体領域１２に逆バイアスを与えれば、より広い
範囲に空乏層を広げることができるのでソース領域１３
の深さを深く設定できる。
【００１７】同図（ｃ）は、ドレイン領域近傍のチャネ
ルと垂直方向（同図（ａ）中のＹ−Ｙ’間に相当）の１
次元エネルギーバンドを示した図である。なお、図中の
符号は、同図（ｂ）と同様である。同図によると、ドレ
イン領域近傍ではソース近傍に比べて深いところまで電
位の低いところが広がり、表面での電界集中の影響を受
けにくくなっていることが判る。
ルと垂直方向（同図（ａ）中のＹ−Ｙ’間に相当）の１
次元エネルギーバンドを示した図である。なお、図中の
符号は、同図（ｂ）と同様である。同図によると、ドレ
イン領域近傍ではソース近傍に比べて深いところまで電
位の低いところが広がり、表面での電界集中の影響を受
けにくくなっていることが判る。
【００１８】同図（ｄ）は、チャネル内部の電位が最も
低い部分のチャネル方向の電位分布（同図（ａ）中のＺ
−Ｚ’に相当）を示す図である。図中、領域１３はソー
ス領域、領域１１はチャネル領域、領域１４はドレイン
領域をそれぞれ表している。同図によれば、ソース領域
の前面に電位障壁が形成され、ドレイン電圧も比較的均
一にチャネル全体に加わる。したがって、ゲート電圧の
みならずドレイン電圧によっても有効にソース前面の電
位障壁を制御でき、大きな駆動能力を得ることができ
る。
低い部分のチャネル方向の電位分布（同図（ａ）中のＺ
−Ｚ’に相当）を示す図である。図中、領域１３はソー
ス領域、領域１１はチャネル領域、領域１４はドレイン
領域をそれぞれ表している。同図によれば、ソース領域
の前面に電位障壁が形成され、ドレイン電圧も比較的均
一にチャネル全体に加わる。したがって、ゲート電圧の
みならずドレイン電圧によっても有効にソース前面の電
位障壁を制御でき、大きな駆動能力を得ることができ
る。
【００１９】ＭＯＳＳＩＴ100 では、ドレイン−チャネ
ルーソースをｎ＋−ｎ−−ｎ＋構造としており、チャネ
ル領域表面に反転層が形成されてドレイン電圧がシール
ドされることがないようにしている。また、ＭＯＳＳＩ
Ｔ100 で流すことのできる最大の電流はｎ＋−ｎ−−ｎ
＋構造によって決定されると考えられる。ｎ＋−ｎ−−
ｎ＋構造ではチャネル長が短くなってくると低電界にお
いてもｎ＋領域からの電子のしみだしによってｎ−領域
の電子の密度が上昇する。例えばｎ−領域の中央の電子
密度をＮ０とすれば、 Ｎ０＝（２π２ε０εｓｉｋＴ）／（ｑ２Ｌ２） と表される。但し、ε０は真空中の誘電率、εｓｉはシ
リコンの比誘電率、ｋはボルツマン定数、Ｔは絶対温
度、ｑは電子の電荷量、Ｌはｎ−領域（チャネル）の長
さである。この電子密度に略々比例した電流が流れる。
さらにドレイン電界が大きくなるとチャネルに電子が注
入されはじめて電子密度が上がり、空間電荷制限電流が
流れる。
ルーソースをｎ＋−ｎ−−ｎ＋構造としており、チャネ
ル領域表面に反転層が形成されてドレイン電圧がシール
ドされることがないようにしている。また、ＭＯＳＳＩ
Ｔ100 で流すことのできる最大の電流はｎ＋−ｎ−−ｎ
＋構造によって決定されると考えられる。ｎ＋−ｎ−−
ｎ＋構造ではチャネル長が短くなってくると低電界にお
いてもｎ＋領域からの電子のしみだしによってｎ−領域
の電子の密度が上昇する。例えばｎ−領域の中央の電子
密度をＮ０とすれば、 Ｎ０＝（２π２ε０εｓｉｋＴ）／（ｑ２Ｌ２） と表される。但し、ε０は真空中の誘電率、εｓｉはシ
リコンの比誘電率、ｋはボルツマン定数、Ｔは絶対温
度、ｑは電子の電荷量、Ｌはｎ−領域（チャネル）の長
さである。この電子密度に略々比例した電流が流れる。
さらにドレイン電界が大きくなるとチャネルに電子が注
入されはじめて電子密度が上がり、空間電荷制限電流が
流れる。
【００２０】また、ドレイン電流を確実に制御するため
に、所望のチャネル長とドレイン電圧においてｎ＋領域
からしみだす電子の分とチャネルに注入される空間電荷
の分も含めてゲートで空乏化できるようにソース深さを
決定する。チャネル中に形成される電位障壁の頂上の近
傍は横方向電界がほとんどないから、ほぼ平衡状態と考
えて良い。よってゲートに印加できる最大電圧はｎ型の
チャネル領域の表面に反転層が形成されるような表面ポ
テンシャルになるになるまでで、それ以上は空乏層はも
はや広げられない。この最大の空乏層幅Ｗｍａｘは、ｎ
型チャネル領域のフェルミポテンシャルをφＦとする
と、 Ｗｍａｘ ＝ ｛２ε０εｓｉ（２φＦ）／ｑＮ０｝
１／２ と表すことができる。但し、Ｎ０は所望のチャネル長と
ドレイン電圧におけるチャネル中央の電子の密度であ
り、Ｗｍａｘは電子の密度Ｎ０の平方根に比例して減少
する。この関係から、ｎ型のチャネル領域が完全に空乏
化するような範囲にソース領域の深さを計算できる。
に、所望のチャネル長とドレイン電圧においてｎ＋領域
からしみだす電子の分とチャネルに注入される空間電荷
の分も含めてゲートで空乏化できるようにソース深さを
決定する。チャネル中に形成される電位障壁の頂上の近
傍は横方向電界がほとんどないから、ほぼ平衡状態と考
えて良い。よってゲートに印加できる最大電圧はｎ型の
チャネル領域の表面に反転層が形成されるような表面ポ
テンシャルになるになるまでで、それ以上は空乏層はも
はや広げられない。この最大の空乏層幅Ｗｍａｘは、ｎ
型チャネル領域のフェルミポテンシャルをφＦとする
と、 Ｗｍａｘ ＝ ｛２ε０εｓｉ（２φＦ）／ｑＮ０｝
１／２ と表すことができる。但し、Ｎ０は所望のチャネル長と
ドレイン電圧におけるチャネル中央の電子の密度であ
り、Ｗｍａｘは電子の密度Ｎ０の平方根に比例して減少
する。この関係から、ｎ型のチャネル領域が完全に空乏
化するような範囲にソース領域の深さを計算できる。
【００２１】ここで、ｋＴ／ｑ＝βとあらわすと、
Ｗｍａｘ ＝ Ｌ／π（２φＦ／β）１／２
となる。φＦの値はｎ型にドープされた半導体領域１１
の不純物密度により異なるが、β〜２０βの程度であ
る。従って、Ｗｍａｘは略々Ｌに等しく、高々０．５Ｌ
〜２Ｌ程度である。ソース領域の深さはこれよりは浅く
設計する。
の不純物密度により異なるが、β〜２０βの程度であ
る。従って、Ｗｍａｘは略々Ｌに等しく、高々０．５Ｌ
〜２Ｌ程度である。ソース領域の深さはこれよりは浅く
設計する。
【００２２】更に、図２に本発明のＭＯＳＳＩＴ100 の
代表的なドレイン電流とドレイン電圧の関係を示す。各
実線は異なるゲート電圧に対する特性で、不飽和型の電
流−電圧特性を示している。各破線は、比較のために、
従来のＭＯＳＦＥＴのドレイン電流とドレイン電圧の関
係の一例を示したものである。同図より明らかなよう
に、本発明のＭＯＳＳＩＴ100 では、ドレイン電流が飽
和傾向を示さないので大きな駆動能力が得られる。
代表的なドレイン電流とドレイン電圧の関係を示す。各
実線は異なるゲート電圧に対する特性で、不飽和型の電
流−電圧特性を示している。各破線は、比較のために、
従来のＭＯＳＦＥＴのドレイン電流とドレイン電圧の関
係の一例を示したものである。同図より明らかなよう
に、本発明のＭＯＳＳＩＴ100 では、ドレイン電流が飽
和傾向を示さないので大きな駆動能力が得られる。
【００２３】
【実施例】本発明による第１の実施例を図３を参照して
説明する。同図（ａ）に示されるように、ＭＯＳＳＩＴ
110 は、ｐ型で低不純物密度の半導体基板１０と、該半
導体基板１０上に設けられたｎ型で低不純物密度のチャ
ネル領域１１と、そのチャネル領域１１に設けられたｐ
型で高不純物密度の半導体領域１２と、該半導体領域１
２上に設けられたｎ型で高不純物密度のソース領域１３
と、チャネル領域１１に設けられたｎ型で高不純物密度
のドレイン領域１４と、ソース領域１３に接するように
チャネル領域表面の一部分上に設けられたゲート絶縁膜
１５と、該ゲート絶縁膜１５上に設けられたゲート電極
１６とを有する。
説明する。同図（ａ）に示されるように、ＭＯＳＳＩＴ
110 は、ｐ型で低不純物密度の半導体基板１０と、該半
導体基板１０上に設けられたｎ型で低不純物密度のチャ
ネル領域１１と、そのチャネル領域１１に設けられたｐ
型で高不純物密度の半導体領域１２と、該半導体領域１
２上に設けられたｎ型で高不純物密度のソース領域１３
と、チャネル領域１１に設けられたｎ型で高不純物密度
のドレイン領域１４と、ソース領域１３に接するように
チャネル領域表面の一部分上に設けられたゲート絶縁膜
１５と、該ゲート絶縁膜１５上に設けられたゲート電極
１６とを有する。
【００２４】ＭＯＳＳＩＴ110 では、ゲート電極１６は
チャネル領域１１の中央部からソース領域１３側のチャ
ネル領域１１上に形成される。ソース前面の電位障壁の
位置は、ドレイン電圧が印加されていないときにはチャ
ネル領域１１の中央であり、ドレイン電圧が印加された
ときにはこれよりもソース側に位置する。そのため、ゲ
ート電極１６の長さを少なくともチャネル領域１１の長
さの半分以下とすることが望ましい。また、ゲートで制
御できない深い部分を流れる電流を防ぐための半導体領
域１２は、その端がソース領域１３の端よりもドレイン
領域１４寄りになるように形成される。この半導体領域
１２もゲート電極１６と同様に２次元効果を避けるため
に、チャネル領域１１の長さの半分以下の張りだしであ
ることが望ましい。ソース領域１３の深さは、ドレイン
領域１４の深さに比べて浅く形成されており、ゲートで
制御できない深い部分を流れる電流を防いでいる。
チャネル領域１１の中央部からソース領域１３側のチャ
ネル領域１１上に形成される。ソース前面の電位障壁の
位置は、ドレイン電圧が印加されていないときにはチャ
ネル領域１１の中央であり、ドレイン電圧が印加された
ときにはこれよりもソース側に位置する。そのため、ゲ
ート電極１６の長さを少なくともチャネル領域１１の長
さの半分以下とすることが望ましい。また、ゲートで制
御できない深い部分を流れる電流を防ぐための半導体領
域１２は、その端がソース領域１３の端よりもドレイン
領域１４寄りになるように形成される。この半導体領域
１２もゲート電極１６と同様に２次元効果を避けるため
に、チャネル領域１１の長さの半分以下の張りだしであ
ることが望ましい。ソース領域１３の深さは、ドレイン
領域１４の深さに比べて浅く形成されており、ゲートで
制御できない深い部分を流れる電流を防いでいる。
【００２５】チャネル領域１１の不純物密度は１０１１
〜１０１８ｃｍ−３程度であり、イオン注入、熱拡散法
若しくエピタキシャル成長法を用いて形成される。ソー
ス領域１３およびドレイン領域１４はイオン注入法や熱
拡散法によって形成され、その不純物密度は１０１９〜
１０２１ｃｍ−３程度、拡散深さは０．０５〜０．５μ
ｍ程度である。半導体領域１２の不純物密度は１０１７
〜１０１９ｃｍ−３程度であり、イオン注入等で形成さ
れる。ゲート絶縁膜１５として、薄いシリコン酸化膜が
よく用いられ、膜厚は１．５ｎｍ〜１００ｎｍ程度であ
る。絶縁膜の材料としては、熱酸化膜に限られるわけで
はなく、酸化膜と窒化膜との複合膜等でも良い。ゲート
電極１６は、たとえば不純物を高濃度にドープした多結
晶シリコン膜等が挙げられ、１００ｎｍ〜５００ｎｍ程
度の膜厚である。もちろん、多結晶シリコンの上に高融
点金属や高融点金属シリサイドを張り合わせたものでも
構わないし、金属膜でも良い。なお、図示していないが
ソース領域１３およびドレイン領域１４上には絶縁膜が
形成され、それぞれコンタクト孔を介して電極が設けら
れてＡｌ等の金属配線に接続される。
〜１０１８ｃｍ−３程度であり、イオン注入、熱拡散法
若しくエピタキシャル成長法を用いて形成される。ソー
ス領域１３およびドレイン領域１４はイオン注入法や熱
拡散法によって形成され、その不純物密度は１０１９〜
１０２１ｃｍ−３程度、拡散深さは０．０５〜０．５μ
ｍ程度である。半導体領域１２の不純物密度は１０１７
〜１０１９ｃｍ−３程度であり、イオン注入等で形成さ
れる。ゲート絶縁膜１５として、薄いシリコン酸化膜が
よく用いられ、膜厚は１．５ｎｍ〜１００ｎｍ程度であ
る。絶縁膜の材料としては、熱酸化膜に限られるわけで
はなく、酸化膜と窒化膜との複合膜等でも良い。ゲート
電極１６は、たとえば不純物を高濃度にドープした多結
晶シリコン膜等が挙げられ、１００ｎｍ〜５００ｎｍ程
度の膜厚である。もちろん、多結晶シリコンの上に高融
点金属や高融点金属シリサイドを張り合わせたものでも
構わないし、金属膜でも良い。なお、図示していないが
ソース領域１３およびドレイン領域１４上には絶縁膜が
形成され、それぞれコンタクト孔を介して電極が設けら
れてＡｌ等の金属配線に接続される。
【００２６】更に、第１の実施例の変形例を同図（ｂ）
より説明する。なお、ＭＯＳＳＩＴ110 と同じところは
省略する。ＭＯＳＳＩＴ120 では、ゲート電極１６をチ
ャネル領域１１の表面全体に形成する。ソース領域１３
の近傍のチャネル領域１１上にはゲート酸化膜が形成さ
れ、ドレイン領域１４の近傍のチャネル領域１１上は厚
い酸化膜１７が形成される。そのため、ゲート電極１６
をチャネル領域１１の全体に形成しても、ＭＯＳＳＩＴ
110 と同様の効果を得ることができる。
より説明する。なお、ＭＯＳＳＩＴ110 と同じところは
省略する。ＭＯＳＳＩＴ120 では、ゲート電極１６をチ
ャネル領域１１の表面全体に形成する。ソース領域１３
の近傍のチャネル領域１１上にはゲート酸化膜が形成さ
れ、ドレイン領域１４の近傍のチャネル領域１１上は厚
い酸化膜１７が形成される。そのため、ゲート電極１６
をチャネル領域１１の全体に形成しても、ＭＯＳＳＩＴ
110 と同様の効果を得ることができる。
【００２７】このような構造によれば、ソース前面の電
位障壁をゲート電圧のみならず、ドレイン電圧によって
も有効に制御でき、広い範囲にわたって指数関数則にし
たがったドレイン電流を流すことができる。したがっ
て、駆動能力の大きなトランジスタを得ることができ
る。
位障壁をゲート電圧のみならず、ドレイン電圧によって
も有効に制御でき、広い範囲にわたって指数関数則にし
たがったドレイン電流を流すことができる。したがっ
て、駆動能力の大きなトランジスタを得ることができ
る。
【００２８】 本発明による第２の実施例を図４（ａ）
を参照して説明する。ＭＯＳＳＩＴ１３０は、チャネル
領域となるｎ型で低不純物密度の半導体基板２２と、半
導体基板２２に設けられたｐ型で比較的高不純物密度の
半導体領域２３と、その半導体領域２３に設けられたソ
ース領域１３と、半導体基板２２に設けられたドレイン
領域１４と、ソース領域１３に重なるようにチャネル領
域表面の一部分上に設けられたゲート絶縁膜１５と、該
ゲート絶縁膜１５上に設けられたゲート電極１６とを有
する。ＭＯＳＳＩＴ１３０では、基板としてｎ − 型の半
導体基板２２を用いているため、ソース領域１３の側面
の少なくとも一部分及び底面に接するｐ ＋ 型の半導体領
域２３を形成する。この半導体領域２３は例えばイオン
注入によって形成でき、通常のイオン注入においても注
入したイオンの分散の分だけｎ型チャネル領域（半導体
基板２２）にはみ出して形成できる。
を参照して説明する。ＭＯＳＳＩＴ１３０は、チャネル
領域となるｎ型で低不純物密度の半導体基板２２と、半
導体基板２２に設けられたｐ型で比較的高不純物密度の
半導体領域２３と、その半導体領域２３に設けられたソ
ース領域１３と、半導体基板２２に設けられたドレイン
領域１４と、ソース領域１３に重なるようにチャネル領
域表面の一部分上に設けられたゲート絶縁膜１５と、該
ゲート絶縁膜１５上に設けられたゲート電極１６とを有
する。ＭＯＳＳＩＴ１３０では、基板としてｎ − 型の半
導体基板２２を用いているため、ソース領域１３の側面
の少なくとも一部分及び底面に接するｐ ＋ 型の半導体領
域２３を形成する。この半導体領域２３は例えばイオン
注入によって形成でき、通常のイオン注入においても注
入したイオンの分散の分だけｎ型チャネル領域（半導体
基板２２）にはみ出して形成できる。
【００２９】 更に、第２の実施例に関連した参考例を
同図（ｂ）を参照して説明する。ＭＯＳＳＩＴ１４０
は、ｐ型で比較的高不純物密度の半導体基板２１と、そ
の半導体基板２１上に設けられたｎ型で低不純物密度の
チャネル領域１１と、半導体基板２１に設けられたｎ型
で高不純物密度のソース領域１３と、チャネル領域１１
に設けられたｎ型で高不純物密度のドレイン領域１４
と、ソース領域１３に重なるようにチャネル領域表面の
一部分上に設けられたゲート絶縁膜１５と、該ゲート絶
縁膜１５上に設けられたゲート電極１６とを有する。こ
のＭＯＳＳＩＴ１４０では、ソース領域１３の側面の少
なくとも一部分及び底面を半導体基板２１に接するよう
に形成し、界面から離れた部分でのゲートで制御できな
い電流を抑制する。また、ソース領域１３を半導体基板
２１内に設けることにより、ソース領域１３とドレイン
領域１４の拡散深さを同じとすることができる。
同図（ｂ）を参照して説明する。ＭＯＳＳＩＴ１４０
は、ｐ型で比較的高不純物密度の半導体基板２１と、そ
の半導体基板２１上に設けられたｎ型で低不純物密度の
チャネル領域１１と、半導体基板２１に設けられたｎ型
で高不純物密度のソース領域１３と、チャネル領域１１
に設けられたｎ型で高不純物密度のドレイン領域１４
と、ソース領域１３に重なるようにチャネル領域表面の
一部分上に設けられたゲート絶縁膜１５と、該ゲート絶
縁膜１５上に設けられたゲート電極１６とを有する。こ
のＭＯＳＳＩＴ１４０では、ソース領域１３の側面の少
なくとも一部分及び底面を半導体基板２１に接するよう
に形成し、界面から離れた部分でのゲートで制御できな
い電流を抑制する。また、ソース領域１３を半導体基板
２１内に設けることにより、ソース領域１３とドレイン
領域１４の拡散深さを同じとすることができる。
【００３０】 ＭＯＳＳＩＴ１３０、１４０のいずれの
場合も、ソース領域１３の側面を囲むｐ＋領域（半導体
基板２１，半導体領域２３）はドレイン側に張り出して
いるが、その張り出しはゲート電極１６と同様に電位障
壁が形成される程度である。
場合も、ソース領域１３の側面を囲むｐ＋領域（半導体
基板２１，半導体領域２３）はドレイン側に張り出して
いるが、その張り出しはゲート電極１６と同様に電位障
壁が形成される程度である。
【００３１】 本発明による第３の実施例を図５（ａ）
を参照して説明する。ＭＯＳＳＩＴ１５０は、ｐ型で低
不純物密度の半導体基板１０と、該半導体基板１０上に
設けられたｎ型で低不純物密度のチャネル領域１１と、
半導体基板１０上にかつチャネル領域１１に接するよう
に設けられたｐ型で高不純物密度の半導体領域１２と、
チャネル領域１１に設けられた溝部２４（Ｕ字型）と、
半導体領域１２上に設けられたソース領域１３と、溝部
２４の側壁及び底面からチャネル領域１１に設けられた
ドレイン領域１４と、ソース領域１３及びチャネル領域
１１表面の一部分上に設けられたゲート絶縁膜１５と、
その上に設けられたゲート電極１６とを有する。
を参照して説明する。ＭＯＳＳＩＴ１５０は、ｐ型で低
不純物密度の半導体基板１０と、該半導体基板１０上に
設けられたｎ型で低不純物密度のチャネル領域１１と、
半導体基板１０上にかつチャネル領域１１に接するよう
に設けられたｐ型で高不純物密度の半導体領域１２と、
チャネル領域１１に設けられた溝部２４（Ｕ字型）と、
半導体領域１２上に設けられたソース領域１３と、溝部
２４の側壁及び底面からチャネル領域１１に設けられた
ドレイン領域１４と、ソース領域１３及びチャネル領域
１１表面の一部分上に設けられたゲート絶縁膜１５と、
その上に設けられたゲート電極１６とを有する。
【００３２】半導体領域１２はソース領域１３の底面に
接しており、半導体領域１２の端はソース領域１３の端
よりもドレイン側に張り出している。いうまでもなく、
半導体領域１２により、ゲートで制御できない深い部分
を流れる電流を防いでいる。また、ＭＯＳＳＩＴ150 で
は、溝部２４を設けたことにより、１度のイオン注入の
工程で深いドレイン領域１４と浅いソース領域１３とが
同時に形成できる。特に斜め注入を行えば溝部２４の側
壁のドレイン領域を容易に形成することができる。
接しており、半導体領域１２の端はソース領域１３の端
よりもドレイン側に張り出している。いうまでもなく、
半導体領域１２により、ゲートで制御できない深い部分
を流れる電流を防いでいる。また、ＭＯＳＳＩＴ150 で
は、溝部２４を設けたことにより、１度のイオン注入の
工程で深いドレイン領域１４と浅いソース領域１３とが
同時に形成できる。特に斜め注入を行えば溝部２４の側
壁のドレイン領域を容易に形成することができる。
【００３３】 更に、第３の実施例に関連した参考例を
同図（ｂ）より説明する。なお、ＭＯＳＳＩＴ150 と同
じところは省略する。ＭＯＳＳＩＴ１６０は、半導体基
板１０と、半導体基板１０上に設けられたチャネル領域
１１と、チャネル領域１１に接するように半導体基板１
０上に設けられた半導体領域１２と、半導体領域１２上
に設けられたソース領域１３と、チャネル領域１１に隣
接するように半導体基板１０上に設けられたドレイン領
域１４と、ソース領域１３の側壁及びそれに続くチャネ
ル領域１１の表面上に設けられたゲート絶縁膜１５と、
該ゲート絶縁膜１５上に設けられたゲート電極１６とを
有する。チャネル領域１１は溝部２４により露出されて
おり、ソース領域１３はその底面が半導体領域１２と接
し、その側面の一部は溝部２４の側壁であり、その側面
の他の一部はチャネル領域１１と接した構造である。
同図（ｂ）より説明する。なお、ＭＯＳＳＩＴ150 と同
じところは省略する。ＭＯＳＳＩＴ１６０は、半導体基
板１０と、半導体基板１０上に設けられたチャネル領域
１１と、チャネル領域１１に接するように半導体基板１
０上に設けられた半導体領域１２と、半導体領域１２上
に設けられたソース領域１３と、チャネル領域１１に隣
接するように半導体基板１０上に設けられたドレイン領
域１４と、ソース領域１３の側壁及びそれに続くチャネ
ル領域１１の表面上に設けられたゲート絶縁膜１５と、
該ゲート絶縁膜１５上に設けられたゲート電極１６とを
有する。チャネル領域１１は溝部２４により露出されて
おり、ソース領域１３はその底面が半導体領域１２と接
し、その側面の一部は溝部２４の側壁であり、その側面
の他の一部はチャネル領域１１と接した構造である。
【００３４】このＭＯＳＳＩＴ160 では、イオン注入等
を用いてソース領域１３を形成すると同時に、チャネル
領域１１に設けた溝部２４の底面の一部からチャネル領
域１１にイオン注入等によりドレイン領域１４を形成す
る。しかし、ソース領域１３はその側面の一部がチャネ
ル領域１１と接する構造であるため、ソース領域１３を
ドレイン領域１４と同時に形成しても、溝部２４の深さ
分だけ実質的に浅いソース領域を形成できる。しかも、
反応性イオンエッチング等の技術を用いて、溝部２４の
側壁に薄いゲート電極を残すこともできるので、ソース
近傍にのみ短いゲート電極を形成することができるとい
う利点も有する。
を用いてソース領域１３を形成すると同時に、チャネル
領域１１に設けた溝部２４の底面の一部からチャネル領
域１１にイオン注入等によりドレイン領域１４を形成す
る。しかし、ソース領域１３はその側面の一部がチャネ
ル領域１１と接する構造であるため、ソース領域１３を
ドレイン領域１４と同時に形成しても、溝部２４の深さ
分だけ実質的に浅いソース領域を形成できる。しかも、
反応性イオンエッチング等の技術を用いて、溝部２４の
側壁に薄いゲート電極を残すこともできるので、ソース
近傍にのみ短いゲート電極を形成することができるとい
う利点も有する。
【００３５】 本発明における第１の参考例を図６を参
照して説明する。ＭＯＳＳＩＴ１７０は、ｎ型で低不純
物密度のチャネル領域１１と、該チャネル領域１１を挟
み対向するようにそれぞれ設けられたｎ型で高不純物密
度のソース領域１３及びドレイン領域１４と、ソース領
域１３に接するか若しくは重なるようにチャネル領域１
１の表面の一部分上に設けられたゲート絶縁膜１５ａ及
びその上に設けられたゲート電極１６ａと、ゲ−ト絶縁
膜１５ａ及びゲート電極１６ａに対向するようにチャネ
ル領域１１の他の表面の一部分上に設けられたゲ−ト絶
縁膜１５ｂ及びゲート電極１６ｂとを有する。
照して説明する。ＭＯＳＳＩＴ１７０は、ｎ型で低不純
物密度のチャネル領域１１と、該チャネル領域１１を挟
み対向するようにそれぞれ設けられたｎ型で高不純物密
度のソース領域１３及びドレイン領域１４と、ソース領
域１３に接するか若しくは重なるようにチャネル領域１
１の表面の一部分上に設けられたゲート絶縁膜１５ａ及
びその上に設けられたゲート電極１６ａと、ゲ−ト絶縁
膜１５ａ及びゲート電極１６ａに対向するようにチャネ
ル領域１１の他の表面の一部分上に設けられたゲ−ト絶
縁膜１５ｂ及びゲート電極１６ｂとを有する。
【００３６】ＭＯＳＳＩＴ170 では、チャネル領域１１
の対向する両面にゲート酸化膜１５ａ，ｂ及びゲート電
極１６ａ，ｂを形成する。この構造であると、これまで
の実施例のようにソース領域底面に接したｐ型で高不純
物密度の半導体領域を必ずしも必要としない。双方のゲ
ート電極に挟まれたチャネル領域の幅が、ゲート電極で
制御できる範囲にあれば良いわけである。
の対向する両面にゲート酸化膜１５ａ，ｂ及びゲート電
極１６ａ，ｂを形成する。この構造であると、これまで
の実施例のようにソース領域底面に接したｐ型で高不純
物密度の半導体領域を必ずしも必要としない。双方のゲ
ート電極に挟まれたチャネル領域の幅が、ゲート電極で
制御できる範囲にあれば良いわけである。
【００３７】なお、このような構造のＭＯＳＳＩＴ170
は絶縁基板上等に形成することができる。もちろん、半
導体基板の表面に反応性イオンエッチング技術等を用い
てプラグを形成して、縦方向にｎ＋−ｎ−−ｎ＋構造を
構成し、その周囲にゲート電極を巻き付けたような構造
としても良い。
は絶縁基板上等に形成することができる。もちろん、半
導体基板の表面に反応性イオンエッチング技術等を用い
てプラグを形成して、縦方向にｎ＋−ｎ−−ｎ＋構造を
構成し、その周囲にゲート電極を巻き付けたような構造
としても良い。
【００３８】 本発明における第２の参考例を図７を参
照して説明する。同図（ａ）によれば、ＭＯＳＳＩＴ１
８０は、ドレイン領域となるｎ型で高不純物密度の半導
体基板２５（以下、ドレイン領域２５）と、該ドレイン
領域２５の表面の一部分上に設けられたｎ型で低不純物
密度のチャネル領域１１と、該チャネル領域１１上の中
心部に設けられたｐ型で高不純物密度の半導体領域１２
と、該半導体領域１２の周囲に位置するようにチャネル
領域１１上に設けられたｎ型で高不純物密度のソース領
域１３と、該ソース領域１３及びチャネル領域１１の表
面の一部分上に設けられたゲート絶縁膜１５及びゲート
電極１６とを有する。
照して説明する。同図（ａ）によれば、ＭＯＳＳＩＴ１
８０は、ドレイン領域となるｎ型で高不純物密度の半導
体基板２５（以下、ドレイン領域２５）と、該ドレイン
領域２５の表面の一部分上に設けられたｎ型で低不純物
密度のチャネル領域１１と、該チャネル領域１１上の中
心部に設けられたｐ型で高不純物密度の半導体領域１２
と、該半導体領域１２の周囲に位置するようにチャネル
領域１１上に設けられたｎ型で高不純物密度のソース領
域１３と、該ソース領域１３及びチャネル領域１１の表
面の一部分上に設けられたゲート絶縁膜１５及びゲート
電極１６とを有する。
【００３９】ＭＯＳＳＩＴ180 では、ドレイン領域２５
−チャネル領域１１−ソース領域１３を縦方向に形成
し、ゲート絶縁膜１５及びゲート電極１６をソース領域
１３及びチャネル領域１１の周囲に巻き付けている。同
図のように、プラグ（チャネル領域１１部分）の直径が
太くても、その中心部にゲートで制御することができな
い電流を抑制するための半導体領域１２を設けること
で、ゲート、ドレインの双方でドレイン電流を制御する
ことができるようになる。なお、図中、半導体領域１２
の深さはソース領域１３より少し深く形成されている
が、同じ深さであっても良い。
−チャネル領域１１−ソース領域１３を縦方向に形成
し、ゲート絶縁膜１５及びゲート電極１６をソース領域
１３及びチャネル領域１１の周囲に巻き付けている。同
図のように、プラグ（チャネル領域１１部分）の直径が
太くても、その中心部にゲートで制御することができな
い電流を抑制するための半導体領域１２を設けること
で、ゲート、ドレインの双方でドレイン電流を制御する
ことができるようになる。なお、図中、半導体領域１２
の深さはソース領域１３より少し深く形成されている
が、同じ深さであっても良い。
【００４０】 更に、第２の参考例の変形例を同図
（ｂ）より説明する。なお、ＭＯＳＳＩＴ１８０と異な
るところのみを説明する。ＭＯＳＳＩＴ１９０はドレイ
ン領域２５と、凸状のチャネル領域１１と、そのチャネ
ル領域１１の先端部上に設けられたソース領域１３と、
ソース領域１３とチャネル領域１１の切り欠け部の周囲
に設けられたゲート絶縁膜１５及びゲート電極１６とを
有する。ＭＯＳＳＩＴ１９０では、チャネル領域１１の
太さを途中で変えることにより、ＭＯＳＳＩＴ１８０で
必要であった半導体領域１２を形成する必要がない。
（ｂ）より説明する。なお、ＭＯＳＳＩＴ１８０と異な
るところのみを説明する。ＭＯＳＳＩＴ１９０はドレイ
ン領域２５と、凸状のチャネル領域１１と、そのチャネ
ル領域１１の先端部上に設けられたソース領域１３と、
ソース領域１３とチャネル領域１１の切り欠け部の周囲
に設けられたゲート絶縁膜１５及びゲート電極１６とを
有する。ＭＯＳＳＩＴ１９０では、チャネル領域１１の
太さを途中で変えることにより、ＭＯＳＳＩＴ１８０で
必要であった半導体領域１２を形成する必要がない。
【００４１】このように、ドレイン−チャネル−ソース
を縦方向に形成したとしても、ソース領域近傍のチャネ
ル領域上に形成することにより第１の実施例等と同様の
効果を得ることができる。また、例えば第１の実施例で
説明したソース領域の浅い拡散深さから得る効果は、第
５の実施例では半導体領域１２をプラグの中心部に形成
したりプラグを凸状に形成したりすることで実現でき
る。
を縦方向に形成したとしても、ソース領域近傍のチャネ
ル領域上に形成することにより第１の実施例等と同様の
効果を得ることができる。また、例えば第１の実施例で
説明したソース領域の浅い拡散深さから得る効果は、第
５の実施例では半導体領域１２をプラグの中心部に形成
したりプラグを凸状に形成したりすることで実現でき
る。
【００４２】 また、前記実施例及び参考例によるＭＯ
ＳＳＩＴ１００〜１９０において流せる最大の電流はｎ
＋−ｎ−−ｎ＋構造によって決定されると考えられる。
つまり、ドレインに電圧を印加していって、チャネル中
の電子の密度が増加すると、この空間電荷によって電位
分布が決定されて、空間電荷制限電流が流れるようにな
る。従って、後述するように、ドレイン電圧に連動した
別のゲート電極によって、ドレイン近傍の空間電荷の分
布を制御すれば、より大きな電流を流せることが可能で
ある。
ＳＳＩＴ１００〜１９０において流せる最大の電流はｎ
＋−ｎ−−ｎ＋構造によって決定されると考えられる。
つまり、ドレインに電圧を印加していって、チャネル中
の電子の密度が増加すると、この空間電荷によって電位
分布が決定されて、空間電荷制限電流が流れるようにな
る。従って、後述するように、ドレイン電圧に連動した
別のゲート電極によって、ドレイン近傍の空間電荷の分
布を制御すれば、より大きな電流を流せることが可能で
ある。
【００４３】以下、ＭＯＳＳＩＴ100 及びＭＯＳＳＩＴ
170 を例にドレイン電圧に連動した別のゲート電極を有
するＭＯＳＳＩＴを説明する。
170 を例にドレイン電圧に連動した別のゲート電極を有
するＭＯＳＳＩＴを説明する。
【００４４】 本発明における第３の参考例を図８を参
照して説明する。同図（ａ）に示されるように、ＭＯＳ
ＳＩＴ２００は、チャネル領域ともなるｎ型で低不純物
密度の半導体基板（以下、チャネル領域）１１と、該チ
ャネル領域１１に設けられたｐ型で高不純物密度の半導
体領域１２と、該半導体領域１２上に設けられたｎ型で
高不純物密度のソース領域１３と、チャネル領域１１に
設けられたｎ型で高不純物密度のドレイン領域１４と、
ソース領域１３の近傍に位置するようにチャネル領域１
１の一部分上に設けられたゲート絶縁膜１５と、該ゲー
ト絶縁膜１５上に設けられたゲート電極１６と、ドレイ
ン領域１４の近傍に位置するようにチャネル領域１１の
一部分上に設けられたゲート絶縁膜１７と、該ゲート絶
縁膜１７上に設けられたゲート電極１８とを有する。ゲ
ート絶縁膜１７及びゲート電極１８は、ドレイン領域１
４に接するか或いは重なるように形成される。ゲート電
極１６にはゲート電圧ＶＧ１が印加され、ゲート電極１
８にはドレイン電圧ＶＤと同程度の電圧ＶＧ２が印加さ
れる。
照して説明する。同図（ａ）に示されるように、ＭＯＳ
ＳＩＴ２００は、チャネル領域ともなるｎ型で低不純物
密度の半導体基板（以下、チャネル領域）１１と、該チ
ャネル領域１１に設けられたｐ型で高不純物密度の半導
体領域１２と、該半導体領域１２上に設けられたｎ型で
高不純物密度のソース領域１３と、チャネル領域１１に
設けられたｎ型で高不純物密度のドレイン領域１４と、
ソース領域１３の近傍に位置するようにチャネル領域１
１の一部分上に設けられたゲート絶縁膜１５と、該ゲー
ト絶縁膜１５上に設けられたゲート電極１６と、ドレイ
ン領域１４の近傍に位置するようにチャネル領域１１の
一部分上に設けられたゲート絶縁膜１７と、該ゲート絶
縁膜１７上に設けられたゲート電極１８とを有する。ゲ
ート絶縁膜１７及びゲート電極１８は、ドレイン領域１
４に接するか或いは重なるように形成される。ゲート電
極１６にはゲート電圧ＶＧ１が印加され、ゲート電極１
８にはドレイン電圧ＶＤと同程度の電圧ＶＧ２が印加さ
れる。
【００４５】 更に、第３の参考例の変形例を同図
（ｂ）より説明する。なお、ＭＯＳＳＩＴ２００と異な
るところのみを説明する。ＭＯＳＳＩＴ２１０はチャネ
ル領域１１と、チャネル領域１１に設けられた半導体領
域１２と、半導体領域１２上に設けられたソース領域１
３と、チャネル領域１１に設けられたドレイン領域１４
と、ソース領域１３の近傍に位置するようにチャネル領
域１１の一部分上に設けられたゲート絶縁膜１５と、該
ゲート絶縁膜１５上に設けられたゲート電極１６と、ド
レイン領域１４の近傍に位置するようにチャネル領域１
１の一部分上に設けられたゲート絶縁膜１７と、ドレイ
ン領域（電極）１４に直接接続されかつゲート絶縁膜１
７上に設けられたゲート電極１９とを有する。
（ｂ）より説明する。なお、ＭＯＳＳＩＴ２００と異な
るところのみを説明する。ＭＯＳＳＩＴ２１０はチャネ
ル領域１１と、チャネル領域１１に設けられた半導体領
域１２と、半導体領域１２上に設けられたソース領域１
３と、チャネル領域１１に設けられたドレイン領域１４
と、ソース領域１３の近傍に位置するようにチャネル領
域１１の一部分上に設けられたゲート絶縁膜１５と、該
ゲート絶縁膜１５上に設けられたゲート電極１６と、ド
レイン領域１４の近傍に位置するようにチャネル領域１
１の一部分上に設けられたゲート絶縁膜１７と、ドレイ
ン領域（電極）１４に直接接続されかつゲート絶縁膜１
７上に設けられたゲート電極１９とを有する。
【００４６】 本発明における第４の参考例を図９を参
照して説明する。同図（ａ）によれば、ＭＯＳＳＩＴ２
２０は、チャネル領域１１と、チャネル領域１１に設け
られた半導体領域１２と、該半導体領域１２上に設けら
れたソース領域１３と、チャネル領域１１に設けられた
ドレイン領域１４と、チャネル領域１１上に設けられた
ゲート絶縁膜２０と、ドレイン領域１４の近傍に位置す
るようにゲート絶縁膜２０の一部分上に設けられたゲー
ト電極１８と、ソース領域１３の近傍に位置するように
ゲート絶縁膜２０の一部分上に設けられると共にその一
端が絶縁膜を介してゲート電極１８と重なるように設け
られたゲート電極１６とを有する。ゲート電極１６には
ゲート電圧ＶＧ１が印加され、ゲート電極１８にはドレ
イン電圧ＶＤと同程度の電圧ＶＧ２が印加される。
照して説明する。同図（ａ）によれば、ＭＯＳＳＩＴ２
２０は、チャネル領域１１と、チャネル領域１１に設け
られた半導体領域１２と、該半導体領域１２上に設けら
れたソース領域１３と、チャネル領域１１に設けられた
ドレイン領域１４と、チャネル領域１１上に設けられた
ゲート絶縁膜２０と、ドレイン領域１４の近傍に位置す
るようにゲート絶縁膜２０の一部分上に設けられたゲー
ト電極１８と、ソース領域１３の近傍に位置するように
ゲート絶縁膜２０の一部分上に設けられると共にその一
端が絶縁膜を介してゲート電極１８と重なるように設け
られたゲート電極１６とを有する。ゲート電極１６には
ゲート電圧ＶＧ１が印加され、ゲート電極１８にはドレ
イン電圧ＶＤと同程度の電圧ＶＧ２が印加される。
【００４７】 更に、第４の参考例の変形例を同図
（ｂ）より説明する。なお、ＭＯＳＳＩＴ２２０と異な
るところのみを説明する。ＭＯＳＳＩＴ２３０は、チャ
ネル領域１１と、チャネル領域１１に設けられた半導体
領域１２と、半導体領域１２上に設けられたソース領域
１３と、チャネル領域１１に設けられたドレイン領域１
４と、チャネル領域１１上に設けられたゲート絶縁膜２
０と、その一端がドレイン領域（電極）１４に直接接続
されると共にドレイン領域１４の近傍に位置するように
ゲート絶縁膜２０の一部分上に設けられたゲート電極１
９と、ソース領域１３の近傍に位置するようにゲート絶
縁膜２０の一部分上に設けられると共にその一端が絶縁
膜を介してゲート電極１９と重なるように設けられたゲ
ート電極１６とを有する。
（ｂ）より説明する。なお、ＭＯＳＳＩＴ２２０と異な
るところのみを説明する。ＭＯＳＳＩＴ２３０は、チャ
ネル領域１１と、チャネル領域１１に設けられた半導体
領域１２と、半導体領域１２上に設けられたソース領域
１３と、チャネル領域１１に設けられたドレイン領域１
４と、チャネル領域１１上に設けられたゲート絶縁膜２
０と、その一端がドレイン領域（電極）１４に直接接続
されると共にドレイン領域１４の近傍に位置するように
ゲート絶縁膜２０の一部分上に設けられたゲート電極１
９と、ソース領域１３の近傍に位置するようにゲート絶
縁膜２０の一部分上に設けられると共にその一端が絶縁
膜を介してゲート電極１９と重なるように設けられたゲ
ート電極１６とを有する。
【００４８】 本発明における第５の参考例を図１０を
参照して説明する。同図（ａ）に示されるようにＭＯＳ
ＳＩＴ２４０は、ｎ型で低不純物密度のチャネル領域１
１と、該チャネル領域１１を挟み対向するようにそれぞ
れ設けられたｎ型で高不純物密度のソース領域１３及び
ドレイン領域１４と、チャネル領域１１の表面上に設け
られたゲート絶縁膜２０ａと、該ゲート絶縁膜２０ａに
対向するようにチャネル領域１１の他の表面上に設けら
れたゲート絶縁膜２０ｂと、ドレイン領域１４の近傍に
位置するようにゲート絶縁膜２０ａの一部分上に設けら
れたゲート電極１８ａと、ソース領域１３の近傍に位置
すると共にその一端がゲート電極１８ａと絶縁膜を介し
て重なるようにゲート絶縁膜２０ａの一部分上に設けら
れたゲート電極１６ａと、ゲート電極１８ａ及びゲート
電極１６ａと対向するようにゲート絶縁膜２０ｂ上に設
けられたゲート電極１８ｂ及びゲート電極１６ｂとを有
する。
参照して説明する。同図（ａ）に示されるようにＭＯＳ
ＳＩＴ２４０は、ｎ型で低不純物密度のチャネル領域１
１と、該チャネル領域１１を挟み対向するようにそれぞ
れ設けられたｎ型で高不純物密度のソース領域１３及び
ドレイン領域１４と、チャネル領域１１の表面上に設け
られたゲート絶縁膜２０ａと、該ゲート絶縁膜２０ａに
対向するようにチャネル領域１１の他の表面上に設けら
れたゲート絶縁膜２０ｂと、ドレイン領域１４の近傍に
位置するようにゲート絶縁膜２０ａの一部分上に設けら
れたゲート電極１８ａと、ソース領域１３の近傍に位置
すると共にその一端がゲート電極１８ａと絶縁膜を介し
て重なるようにゲート絶縁膜２０ａの一部分上に設けら
れたゲート電極１６ａと、ゲート電極１８ａ及びゲート
電極１６ａと対向するようにゲート絶縁膜２０ｂ上に設
けられたゲート電極１８ｂ及びゲート電極１６ｂとを有
する。
【００４９】 更に、第５の参考例の変形例を同図
（ｂ）より説明する。なお、ＭＯＳＳＩＴ２４０と異な
るところのみを説明する。ＭＯＳＳＩＴ２５０はチャネ
ル領域１１と、該チャネル領域１１を挟むようにそれぞ
れ設けられたソース領域１３及びドレイン領域１４と、
チャネル領域１１の表面及び他の表面上にそれぞれ設け
られたゲート絶縁膜２０ａ及びゲート絶縁膜２０ｂと、
ドレイン領域（電極）１４に直接接続すると共にドレイ
ン領域１４の近傍に位置するようにゲート絶縁膜２０ａ
の一部分上に設けられたゲート電極１９ａと、ソース領
域１３の近傍に位置すると共にその一端がゲート電極１
９ａと絶縁膜を介して重なるようにゲート絶縁膜２０ａ
の一部分上に設けられたゲート電極１６ａと、ゲート電
極１９ａ及びゲート電極１６ａと対向するようにゲート
絶縁膜２０ｂ上に設けられたゲート電極１９ｂ及びゲー
ト電極１６ｂとを有する。
（ｂ）より説明する。なお、ＭＯＳＳＩＴ２４０と異な
るところのみを説明する。ＭＯＳＳＩＴ２５０はチャネ
ル領域１１と、該チャネル領域１１を挟むようにそれぞ
れ設けられたソース領域１３及びドレイン領域１４と、
チャネル領域１１の表面及び他の表面上にそれぞれ設け
られたゲート絶縁膜２０ａ及びゲート絶縁膜２０ｂと、
ドレイン領域（電極）１４に直接接続すると共にドレイ
ン領域１４の近傍に位置するようにゲート絶縁膜２０ａ
の一部分上に設けられたゲート電極１９ａと、ソース領
域１３の近傍に位置すると共にその一端がゲート電極１
９ａと絶縁膜を介して重なるようにゲート絶縁膜２０ａ
の一部分上に設けられたゲート電極１６ａと、ゲート電
極１９ａ及びゲート電極１６ａと対向するようにゲート
絶縁膜２０ｂ上に設けられたゲート電極１９ｂ及びゲー
ト電極１６ｂとを有する。
【００５０】 第３乃至第５の参考例で説明したよう
に、ソース領域の近傍に設けられるゲート電極のほか
に、ドレイン領域を近傍に別のゲート電極を設けること
により、ドレイン電界を制御することができ、より大き
な駆動能力が得られる。なお、ＭＯＳＳＩＴ１００，１
７０以外の構造であっても別のゲート電極を有する効果
は同様である。
に、ソース領域の近傍に設けられるゲート電極のほか
に、ドレイン領域を近傍に別のゲート電極を設けること
により、ドレイン電界を制御することができ、より大き
な駆動能力が得られる。なお、ＭＯＳＳＩＴ１００，１
７０以外の構造であっても別のゲート電極を有する効果
は同様である。
【００５１】また、これまでｎチャネル絶縁ゲート型静
電誘導トランジスタについて説明してきたが、これに限
られるわけではなく、ｐチャネル絶縁ゲート型静電誘導
トランジスタについても同様である。
電誘導トランジスタについて説明してきたが、これに限
られるわけではなく、ｐチャネル絶縁ゲート型静電誘導
トランジスタについても同様である。
【００５２】
【発明の効果】本発明によるＭＯＳＳＩＴによれば、ゲ
ート電圧のみならずドレイン電圧によっても有効にソー
ス前面の電位障壁を制御でき、大きな駆動能力を得るこ
とができる。また、従来のＭＯＳＦＥＴと異なりドレイ
ン近傍にのみ大きな電界が加わるのではないためホット
キャリア耐性が高く、半導体−絶縁膜界面に電流を流さ
ないので界面のトラップ等の影響を受けにくく低雑音で
ある等の特徴を有する。駆動能力が大きく信頼性の高い
絶縁ゲート型静電誘導トランジスタを提供することがで
き、その工業的価値は大きい。
ート電圧のみならずドレイン電圧によっても有効にソー
ス前面の電位障壁を制御でき、大きな駆動能力を得るこ
とができる。また、従来のＭＯＳＦＥＴと異なりドレイ
ン近傍にのみ大きな電界が加わるのではないためホット
キャリア耐性が高く、半導体−絶縁膜界面に電流を流さ
ないので界面のトラップ等の影響を受けにくく低雑音で
ある等の特徴を有する。駆動能力が大きく信頼性の高い
絶縁ゲート型静電誘導トランジスタを提供することがで
き、その工業的価値は大きい。
【図１】（ａ）は本発明によるＭＯＳＳＩＴ１００を摸
式的に示す断面図であり、（ｂ）は同図（ａ）中のＸ−
Ｘ´に沿った電位分布を示す図であり、（ｃ）は同図
（ａ）中のＹ−Ｙ´に沿った電位分布図であり、（ｄ）
は同図（ａ）中のＺ−Ｚ´に沿った電位分布を示す図で
ある。
式的に示す断面図であり、（ｂ）は同図（ａ）中のＸ−
Ｘ´に沿った電位分布を示す図であり、（ｃ）は同図
（ａ）中のＹ−Ｙ´に沿った電位分布図であり、（ｄ）
は同図（ａ）中のＺ−Ｚ´に沿った電位分布を示す図で
ある。
【図２】ＭＯＳＳＩＴ１００のドレイン電流とドレイン
電圧の関係（実線）を示すと共にＭＯＳＦＥＴのドレイ
ン電流とドレイン電圧の関係（破線）を示す図である。
電圧の関係（実線）を示すと共にＭＯＳＦＥＴのドレイ
ン電流とドレイン電圧の関係（破線）を示す図である。
【図３】（ａ）は本発明によるＭＯＳＳＩＴ１１０を摸
式的に示す断面図であり、（ｂ）は本発明によるＭＯＳ
ＳＩＴ１２０を摸式的に示す断面図である。
式的に示す断面図であり、（ｂ）は本発明によるＭＯＳ
ＳＩＴ１２０を摸式的に示す断面図である。
【図４】（ａ）は本発明によるＭＯＳＳＩＴ１３０を摸
式的に示す断面図であり、（ｂ）は関連した参考例によ
るＭＯＳＳＩＴ１４０を摸式的に示す断面図である。
式的に示す断面図であり、（ｂ）は関連した参考例によ
るＭＯＳＳＩＴ１４０を摸式的に示す断面図である。
【図５】（ａ）は本発明によるＭＯＳＳＩＴ１５０を摸
式的に示す断面図であり、（ｂ）は関連した参考例によ
るＭＯＳＳＩＴ１６０を摸式的に示す断面図である。
式的に示す断面図であり、（ｂ）は関連した参考例によ
るＭＯＳＳＩＴ１６０を摸式的に示す断面図である。
【図６】本発明における参考例であるＭＯＳＳＩＴ１７
０を摸式的に示す断面図である。
０を摸式的に示す断面図である。
【図７】（ａ）は本発明における参考例であるＭＯＳＳ
ＩＴ１８０を摸式的に示す断面図であり、（ｂ）は本発
明における参考例であるＭＯＳＳＩＴ１９０を摸式的に
示す断面図である。
ＩＴ１８０を摸式的に示す断面図であり、（ｂ）は本発
明における参考例であるＭＯＳＳＩＴ１９０を摸式的に
示す断面図である。
【図８】（ａ）は本発明における参考例であるＭＯＳＳ
ＩＴ２００を摸式的に示す断面図であり、（ｂ）は本発
明における参考例であるＭＯＳＳＩＴ２１０を摸式的に
示す断面図である。
ＩＴ２００を摸式的に示す断面図であり、（ｂ）は本発
明における参考例であるＭＯＳＳＩＴ２１０を摸式的に
示す断面図である。
【図９】（ａ）は本発明における参考例であるＭＯＳＳ
ＩＴ２２０を摸式的に示す断面図であり、（ｂ）は本発
明における参考例であるＭＯＳＳＩＴ２３０を摸式的に
示す断面図である。
ＩＴ２２０を摸式的に示す断面図であり、（ｂ）は本発
明における参考例であるＭＯＳＳＩＴ２３０を摸式的に
示す断面図である。
【図１０】（ａ）は本発明における参考例であるＭＯＳ
ＳＩＴ２４０を摸式的に示す断面図であり、（ｂ）は本
発明における参考例であるＭＯＳＳＩＴ２５０を摸式的
に示す断面図である。
ＳＩＴ２４０を摸式的に示す断面図であり、（ｂ）は本
発明における参考例であるＭＯＳＳＩＴ２５０を摸式的
に示す断面図である。
【図１１】ＭＯＳＦＥＴのドレイン電流とドレイン電圧
の関係を示す図である。
の関係を示す図である。
【図１２】ＳＩＴのドレイン電流とドレイン電圧の関係
を示す図である。
を示す図である。
【図１３】従来のＭＯＳＳＩＴを摸式的に示す断面図で
ある。
ある。
【図１４】従来のＭＯＳＳＩＴにおける特性を示し、
（ａ）はドレイン電圧に対するドレイン電流の関係を対
数を用いて示した図であり、（ｂ）はゲート電圧に対す
るドレイン電流の関係を対数を用いて示した図である。
（ａ）はドレイン電圧に対するドレイン電流の関係を対
数を用いて示した図であり、（ｂ）はゲート電圧に対す
るドレイン電流の関係を対数を用いて示した図である。
フロントページの続き
(56)参考文献 特開 昭57−211276（ＪＰ，Ａ)
特開 昭55−55569（ＪＰ，Ａ)
特開 昭54−125986（ＪＰ，Ａ)
特開 昭54−51784（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78 301
H01L 29/80
Claims (3)
- 【請求項１】 第１導電型の半導体基板の主表面に形成
されたそれぞれ高不純物密度を有する第２導電型のソー
ス領域及びドレイン領域と、前記主表面にあって前記ソ
ース領域と前記ドレイン領域間に設けられ、低不純物密
度を有する第２導電型のチャネル領域と、前記ソース領
域の底面に接し、高不純物密度を有する第１導電型の半
導体領域と、一端が前記ソース領域に接するかもしくは
重なり、他端が前記チャネル領域に延在するように形成
されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され
たゲート電極とを具備し、前記ソース領域における表面
からの深さは前記ドレイン領域における表面からの深さ
よりも浅く形成され、前記半導体領域の端部は前記ソー
ス領域の端部よりも前記ドレイン領域に張り出すように
形成されることを特徴とする絶縁ゲート型静電誘導トラ
ンジスタ。 - 【請求項２】 主表面を有すると共に、低不純物密度を
有するチャネル領域となる第１導電型の半導体基板と、
前記主表面にあって前記半導体基板中に互いに離間して
形成され、それぞれ高不純物密度を有する第１導電型の
ソース領域及びドレイン領域と、前記半導体基板中に形
成され、前記ソース領域の側面の少なくとも一部分及び
底面に接し、高不純物密度を有する第２導電型の半導体
領域と、一端が前記ソース領域に接するかもしくは重な
り、他端が前記チャネル領域に延在するように形成され
たゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲ
ート電極とを具備し、前記半導体領域の上端部における
前記主表面からの深さは前記ドレイン領域における前記
主表面からの深さよりも浅く形成され、前記半導体領域
の端部は前記ソース領域の端部よりも前記ドレイン領域
に張り出すように形成されることを特徴とする絶縁ゲー
ト型静電誘導トランジスタ。 - 【請求項３】 前記ソース領域における前記主表面から
の深さと前記ドレイン領域における前記主表面からの深
さとは同じであることを特徴とする請求項２記載の絶縁
ゲート型静電誘導トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29170295A JP3503094B2 (ja) | 1995-10-16 | 1995-10-16 | 絶縁ゲート型静電誘導トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29170295A JP3503094B2 (ja) | 1995-10-16 | 1995-10-16 | 絶縁ゲート型静電誘導トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09116144A JPH09116144A (ja) | 1997-05-02 |
| JP3503094B2 true JP3503094B2 (ja) | 2004-03-02 |
Family
ID=17772301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29170295A Expired - Lifetime JP3503094B2 (ja) | 1995-10-16 | 1995-10-16 | 絶縁ゲート型静電誘導トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3503094B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5589850B2 (ja) * | 2009-01-16 | 2014-09-17 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| WO2011076245A1 (en) * | 2009-12-21 | 2011-06-30 | Imec | Double gate nanostructure fet |
| JP2011198948A (ja) * | 2010-03-18 | 2011-10-06 | Toshiba Corp | 回路シミュレータおよび半導体装置の設計方法 |
-
1995
- 1995-10-16 JP JP29170295A patent/JP3503094B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09116144A (ja) | 1997-05-02 |
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