JPH07147303A - ウエハ上のダイ試験方法及びウエハのソート方法 - Google Patents
ウエハ上のダイ試験方法及びウエハのソート方法Info
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- JPH07147303A JPH07147303A JP6151800A JP15180094A JPH07147303A JP H07147303 A JPH07147303 A JP H07147303A JP 6151800 A JP6151800 A JP 6151800A JP 15180094 A JP15180094 A JP 15180094A JP H07147303 A JPH07147303 A JP H07147303A
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- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【構成】 個々のダイのオンチップ識別からなるダイの
試験方法。第1のウエハソート400では、ウエハ上の
複数のダイをプログラムし(401)、各ダイ上の所定
のメモリセルを、そのダイが位置するウエハを識別する
ようにプログラムし(404)、良品のダイの各位置
を、その良品ダイが位置するウエハについて形成された
ファイルに記憶させる(406)。次に、ダイを所定の
条件に置く(411)。第2のウエハソートでは、1個
のダイの所定のメモリセルにアクセスして(413)、
ダイの関連ファイルを決定する。次に、その関連ファイ
ルをロードし、最後にそのウエハの良品ダイを試験する
(415)。 【効果】 ウエハの試験時間が最初の歩留まりに直接関
連した割合で大幅に減少する。試験プローブ自体の損耗
が少なく、その寿命が長くなる。
試験方法。第1のウエハソート400では、ウエハ上の
複数のダイをプログラムし(401)、各ダイ上の所定
のメモリセルを、そのダイが位置するウエハを識別する
ようにプログラムし(404)、良品のダイの各位置
を、その良品ダイが位置するウエハについて形成された
ファイルに記憶させる(406)。次に、ダイを所定の
条件に置く(411)。第2のウエハソートでは、1個
のダイの所定のメモリセルにアクセスして(413)、
ダイの関連ファイルを決定する。次に、その関連ファイ
ルをロードし、最後にそのウエハの良品ダイを試験する
(415)。 【効果】 ウエハの試験時間が最初の歩留まりに直接関
連した割合で大幅に減少する。試験プローブ自体の損耗
が少なく、その寿命が長くなる。
Description
【0001】
【産業上の利用分野】本発明は、ウエハ上のダイを試験
する技術に関し、特に良品ダイのオンチップ(on-chi
p)識別によってダイの試験を減少させる技術に関す
る。
する技術に関し、特に良品ダイのオンチップ(on-chi
p)識別によってダイの試験を減少させる技術に関す
る。
【0002】
【従来の技術】ウエハのソートは、ウエハ製造後に実行
される処理として良く知られている。ウエハのソートの
際に、ウエハ上の各ダイは、その電気的性能及び回路の
機能について電気的に試験する。即ち、ウエハのソート
によって、有効なダイ(即ち、チップ)を製造する際の
ウエハ製造工程の有効性に関する情報が提供され、かつ
次の実装工程に於て使用される有効なダイの識別が得ら
れる。
される処理として良く知られている。ウエハのソートの
際に、ウエハ上の各ダイは、その電気的性能及び回路の
機能について電気的に試験する。即ち、ウエハのソート
によって、有効なダイ(即ち、チップ)を製造する際の
ウエハ製造工程の有効性に関する情報が提供され、かつ
次の実装工程に於て使用される有効なダイの識別が得ら
れる。
【0003】図1及び図2には、第2のソートの際に全
てのダイを試験する過程を含む一般的なウエハのソート
工程が示されている。当業者に良く知られるように、各
ダイは、一般に複数のメモリセル、この実施例では電気
的にプログラム可能なリードオンリメモリ(EPRO
M)セルを有する。EPROMセルは、チャネル領域に
よって分離されたソース領域とドレイン領域とを有す
る。チャネル領域の上にはフローティングゲートが形成
され、該フローティングゲートの上にはコントロールゲ
ートが形成される。図1及び図2では、ダイ上の全ての
メモリセルが、ステップ11に於て、前記フローティン
グゲート上の電荷を変化させ、それにより前記ソース領
域とドレイン領域との間に電流が流れるようにするため
に必要な閾値電圧を変更するようにプログラムされる。
てのダイを試験する過程を含む一般的なウエハのソート
工程が示されている。当業者に良く知られるように、各
ダイは、一般に複数のメモリセル、この実施例では電気
的にプログラム可能なリードオンリメモリ(EPRO
M)セルを有する。EPROMセルは、チャネル領域に
よって分離されたソース領域とドレイン領域とを有す
る。チャネル領域の上にはフローティングゲートが形成
され、該フローティングゲートの上にはコントロールゲ
ートが形成される。図1及び図2では、ダイ上の全ての
メモリセルが、ステップ11に於て、前記フローティン
グゲート上の電荷を変化させ、それにより前記ソース領
域とドレイン領域との間に電流が流れるようにするため
に必要な閾値電圧を変更するようにプログラムされる。
【0004】ステップ12に於て、前記ダイ上のメモリ
セルのプログラム処理は、全メモリセルが適当な閾値電
圧を有することを確かめるために、プローブでベリファ
イ即ち確認される。前記ダイのいずれかのメモリセル
が、適当な閾値電圧を示さない場合には、カウンタの数
を大きくして、プログラム処理を試行したことを示す。
このカウンタの数を、テスタによって設定されるプログ
ラム処理の所定の最大試行回数と比較する。カウンタの
数が前記所定の最大試行回数より小さいか同じ場合に
は、前記ダイの全メモリセルが再プログラム処理され
る。簡単化のために、この比較及び再プログラム過程
は、確認ステップ12に含まれる。ステップ12は、一
般に、全メモリセルが十分にプログラムされるまで、又
は前記所定の最大試行回数を越えるまで繰り返すのが一
般的である。
セルのプログラム処理は、全メモリセルが適当な閾値電
圧を有することを確かめるために、プローブでベリファ
イ即ち確認される。前記ダイのいずれかのメモリセル
が、適当な閾値電圧を示さない場合には、カウンタの数
を大きくして、プログラム処理を試行したことを示す。
このカウンタの数を、テスタによって設定されるプログ
ラム処理の所定の最大試行回数と比較する。カウンタの
数が前記所定の最大試行回数より小さいか同じ場合に
は、前記ダイの全メモリセルが再プログラム処理され
る。簡単化のために、この比較及び再プログラム過程
は、確認ステップ12に含まれる。ステップ12は、一
般に、全メモリセルが十分にプログラムされるまで、又
は前記所定の最大試行回数を越えるまで繰り返すのが一
般的である。
【0005】この時点に於て、前記ダイが「良品」であ
る(即ち、全メモリセルが適当な閾値電圧を示す)とス
テップ13に於て決定された場合には、前記ダイは電気
的に印字される。電気的印字(inking)は、当該技術分
野に於て良く知られた方法であり、前記ダイ上の1個又
は複数のメモリセルを、以下に説明する第2のウエハの
ソートに於て特定の試験パターンをプローブに示すよう
にプログラムする。前記ダイが「不良」であるとステッ
プ13に於て決定され、又はステップ14に於て実行さ
れるように、前記プローブがダイをプログラムしかつそ
の電気的印字を確認した後、ステップ15に於て、その
ダイが前記ウエハの最後のダイであるかどうかを、前記
プローブによって決定する。そのダイが最後のダイでな
い場合には、プローブはステップ16に於て次のダイに
進む。しかしながら、そのダイが最後のダイの場合に
は、ステップ18に於て前記プローブは次のウエハ(ス
テップ17で識別された場合)に移る。これらステップ
11〜18が第1のウエハソート10を構成する。
る(即ち、全メモリセルが適当な閾値電圧を示す)とス
テップ13に於て決定された場合には、前記ダイは電気
的に印字される。電気的印字(inking)は、当該技術分
野に於て良く知られた方法であり、前記ダイ上の1個又
は複数のメモリセルを、以下に説明する第2のウエハの
ソートに於て特定の試験パターンをプローブに示すよう
にプログラムする。前記ダイが「不良」であるとステッ
プ13に於て決定され、又はステップ14に於て実行さ
れるように、前記プローブがダイをプログラムしかつそ
の電気的印字を確認した後、ステップ15に於て、その
ダイが前記ウエハの最後のダイであるかどうかを、前記
プローブによって決定する。そのダイが最後のダイでな
い場合には、プローブはステップ16に於て次のダイに
進む。しかしながら、そのダイが最後のダイの場合に
は、ステップ18に於て前記プローブは次のウエハ(ス
テップ17で識別された場合)に移る。これらステップ
11〜18が第1のウエハソート10を構成する。
【0006】第1のウエハソート10が完了した後、前
記ウエハは、所定の悪条件20下に置かれて電荷の損失
を加速され、それによって、例えば20年間に亘るメモ
リの使用をシミュレートする。一般に、これらの所定の
悪条件には、ステップ21に示されるようなウエハのベ
ーク処理が含まれる。
記ウエハは、所定の悪条件20下に置かれて電荷の損失
を加速され、それによって、例えば20年間に亘るメモ
リの使用をシミュレートする。一般に、これらの所定の
悪条件には、ステップ21に示されるようなウエハのベ
ーク処理が含まれる。
【0007】第2のウエハソート30は、ステップ31
に於て、最初のダイについて電気的印字を読み取ること
によって開始される。前記ダイが、ステップ32に於て
決定されるように電気的に印字されている場合には、ス
テップ33に於て、前記プローブにより前記ダイのメモ
リセルを試験して、電荷の損失の度合いを決定する。特
定のダイに於ける電荷の損失が所定のレベルを越えてい
るとステップ34に於て決定された場合には、そのダイ
は、ステップ37に於て物理的に印字され、そのダイが
実装工程から拒否されることを示す。他方、電荷の損失
がその所定のレベルより小さいか又は同じ場合(即ち、
そのダイが「良品」であって、後の実装工程で使用でき
る状態にある)場合には、ステップ35に於て、前記プ
ローブにより別のダイが存在するかどうかを決定する。
別のダイが存在する場合には、ステップ36に於て前記
プローブは次のダイに進む。ステップ31〜37が、前
記ウエハ上の最後のダイが見つかるまで繰り返される。
この場合、前記プローブは、(ステップ38に於て別の
ウエハが存在することが決定された場合)ステップ39
に於て次のウエハに進む。そうでない場合には、前記プ
ローブはステップ40で処理を終了する。
に於て、最初のダイについて電気的印字を読み取ること
によって開始される。前記ダイが、ステップ32に於て
決定されるように電気的に印字されている場合には、ス
テップ33に於て、前記プローブにより前記ダイのメモ
リセルを試験して、電荷の損失の度合いを決定する。特
定のダイに於ける電荷の損失が所定のレベルを越えてい
るとステップ34に於て決定された場合には、そのダイ
は、ステップ37に於て物理的に印字され、そのダイが
実装工程から拒否されることを示す。他方、電荷の損失
がその所定のレベルより小さいか又は同じ場合(即ち、
そのダイが「良品」であって、後の実装工程で使用でき
る状態にある)場合には、ステップ35に於て、前記プ
ローブにより別のダイが存在するかどうかを決定する。
別のダイが存在する場合には、ステップ36に於て前記
プローブは次のダイに進む。ステップ31〜37が、前
記ウエハ上の最後のダイが見つかるまで繰り返される。
この場合、前記プローブは、(ステップ38に於て別の
ウエハが存在することが決定された場合)ステップ39
に於て次のウエハに進む。そうでない場合には、前記プ
ローブはステップ40で処理を終了する。
【0008】
【発明が解決しようとする課題】この従来の方法には、
不必要な試験時間が含まれている。これは、第1のウエ
ハソート10に於て満足すべき状態にプログラムされて
いるかどうか(即ち、良品又は不良であると決定され
る)に拘らず、全てのダイについて第2のウエハソート
30に於て電気的印字の読み取りが行われる。そのた
め、ウエハ上のダイの試験時間を減少させる方法が要求
されている。
不必要な試験時間が含まれている。これは、第1のウエ
ハソート10に於て満足すべき状態にプログラムされて
いるかどうか(即ち、良品又は不良であると決定され
る)に拘らず、全てのダイについて第2のウエハソート
30に於て電気的印字の読み取りが行われる。そのた
め、ウエハ上のダイの試験時間を減少させる方法が要求
されている。
【0009】
【課題を解決するための手段】本発明による第1のウエ
ハソートは、ウエハ上の複数のダイをプログラムする過
程と、各ダイ上の所定のメモリセルを、前記ダイが位置
するウエハを識別するようにプログラムする過程と、良
品のダイの各位置を、前記良品ダイが位置するウエハに
ついて形成されたファイルに記憶させる過程とからな
る。次に、前記ダイを所定の条件に置く。第2のウエハ
ソートでは、1個のダイの所定のメモリセルにアクセス
して、ダイの関連ファイルを決定する。次に、その関連
ファイルをロードする。最後に、そのウエハの良品ダイ
を試験する。
ハソートは、ウエハ上の複数のダイをプログラムする過
程と、各ダイ上の所定のメモリセルを、前記ダイが位置
するウエハを識別するようにプログラムする過程と、良
品のダイの各位置を、前記良品ダイが位置するウエハに
ついて形成されたファイルに記憶させる過程とからな
る。次に、前記ダイを所定の条件に置く。第2のウエハ
ソートでは、1個のダイの所定のメモリセルにアクセス
して、ダイの関連ファイルを決定する。次に、その関連
ファイルをロードする。最後に、そのウエハの良品ダイ
を試験する。
【0010】前記試験過程の後に、前記プローブは、次
にウエハが存在する場合にはそのウエハに進み、該ウエ
ハ上の1個のダイの所定のメモリセルにアクセスする。
再び前記関連ファイルをロードし、次に良品ダイを試験
する。
にウエハが存在する場合にはそのウエハに進み、該ウエ
ハ上の1個のダイの所定のメモリセルにアクセスする。
再び前記関連ファイルをロードし、次に良品ダイを試験
する。
【0011】本発明の別の実施例では、第1のウエハソ
ートが、ウエハ上の最初の良品ダイを識別する過程と、
前記ウエハ上の次の良品ダイに進む過程と、前記次の良
品ダイを、先の良品ダイの位置を示すようにプログラム
する過程と、前記ウエハ上の最後の良品ダイがプログラ
ムされるまで、このプログラム処理を繰り返す過程とか
らなる。同様に、前記ウエハを所定の条件下に置く。第
2のウエハソートでは、前記最後の良品ダイを識別しか
つ試験する。次に、前記プローブが、試験済みダイによ
って示される次のダイの位置に進む。次に、新しい位置
の前記ダイを試験する。オンチップで示される次の位置
に進む過程及び次にそのダイを試験する過程は、前記最
初の良品ダイが試験されるまで繰り返される。
ートが、ウエハ上の最初の良品ダイを識別する過程と、
前記ウエハ上の次の良品ダイに進む過程と、前記次の良
品ダイを、先の良品ダイの位置を示すようにプログラム
する過程と、前記ウエハ上の最後の良品ダイがプログラ
ムされるまで、このプログラム処理を繰り返す過程とか
らなる。同様に、前記ウエハを所定の条件下に置く。第
2のウエハソートでは、前記最後の良品ダイを識別しか
つ試験する。次に、前記プローブが、試験済みダイによ
って示される次のダイの位置に進む。次に、新しい位置
の前記ダイを試験する。オンチップで示される次の位置
に進む過程及び次にそのダイを試験する過程は、前記最
初の良品ダイが試験されるまで繰り返される。
【0012】
【実施例】図5は、第1のウエハソート400に含まれ
る各ステップを示しており、ステップ401に於て、あ
るダイ上のメモリセルをプログラムする。このプログラ
ム処理の確認は、ステップ402に於て従来の方法(例
えば図1に於けるステップ12)を用いて実行される。
前記ダイが、ステップ403に於て良品である(即ち、
全てのメモリセルが適正な閾値電圧を示す)と決定され
た場合には、該ダイは、ステップ404に於て電気的に
印字される。
る各ステップを示しており、ステップ401に於て、あ
るダイ上のメモリセルをプログラムする。このプログラ
ム処理の確認は、ステップ402に於て従来の方法(例
えば図1に於けるステップ12)を用いて実行される。
前記ダイが、ステップ403に於て良品である(即ち、
全てのメモリセルが適正な閾値電圧を示す)と決定され
た場合には、該ダイは、ステップ404に於て電気的に
印字される。
【0013】次に、本発明によれば、以下に於て識別
(ID)セル7と称する各良品ダイの所定のメモリセル
を、ステップ405に於て、特定のウエハに関連するフ
ァイルを識別するようにプログラムする。図3は、それ
ぞれに100個のダイを有する3個のウエハW1、W
2、W3を示している。即ち、ウエハW1はダイ100
〜199を有し、ウエハW2はダイ200〜299を有
し、かつウエハW3はダイ300〜399を有する。例
えば、ダイ100のIDセル7は、ウエハW1に関連す
るファイル(図4に関連して後述する)を識別するのに
対し、例えばダイ399のIDセル7は、ウエハW3に
関連するファイルを識別する。図面では、各ウエハにつ
いてプログラムされたIDセル7を有する唯1個のダイ
が示されているが、ウエハW2又はW3の全ての良品ダ
イがプログラムされたIDセルを有する。
(ID)セル7と称する各良品ダイの所定のメモリセル
を、ステップ405に於て、特定のウエハに関連するフ
ァイルを識別するようにプログラムする。図3は、それ
ぞれに100個のダイを有する3個のウエハW1、W
2、W3を示している。即ち、ウエハW1はダイ100
〜199を有し、ウエハW2はダイ200〜299を有
し、かつウエハW3はダイ300〜399を有する。例
えば、ダイ100のIDセル7は、ウエハW1に関連す
るファイル(図4に関連して後述する)を識別するのに
対し、例えばダイ399のIDセル7は、ウエハW3に
関連するファイルを識別する。図面では、各ウエハにつ
いてプログラムされたIDセル7を有する唯1個のダイ
が示されているが、ウエハW2又はW3の全ての良品ダ
イがプログラムされたIDセルを有する。
【0014】次に、前記ウエハ上の各良品ダイの位置
を、ステップ406に於て該ウエハに関するファイルに
記憶させる。ステップ407に於て、前記ダイが前記ウ
エハの最後のダイではないと決定された場合には、前記
プローブはステップ408に於て次のダイに進む。そし
て、各ステップ401〜407が繰り返し行われる。前
記ダイが前記ウエハの最後のダイである場合には、前記
プローブが、ステップ410に於て、ステップ409で
決定された次のウエハに進む。他のウエハが存在しない
場合には、第1のウエハソート400は完了する。
を、ステップ406に於て該ウエハに関するファイルに
記憶させる。ステップ407に於て、前記ダイが前記ウ
エハの最後のダイではないと決定された場合には、前記
プローブはステップ408に於て次のダイに進む。そし
て、各ステップ401〜407が繰り返し行われる。前
記ダイが前記ウエハの最後のダイである場合には、前記
プローブが、ステップ410に於て、ステップ409で
決定された次のウエハに進む。他のウエハが存在しない
場合には、第1のウエハソート400は完了する。
【0015】このように、本発明のある実施例によれ
ば、第1のウエハソート400のステップ406に於
て、各ウエハについてファイルが形成される。例えば、
図4では、ファイル1、2、3がそれぞれウエハW1、
W2、W3に於ける「良品」ダイ(即ち、ダイの各メモ
リセルが所定の閾値電圧を有する)を識別する情報を有
する。即ち、これらのファイルは、ステップ403に於
て決定された前記良品ダイの位置、即ち一般にX座標及
びY座標を有する。説明のための一例として、図3に示
されるウエハW2のダイ218は、満足すべき閾値電圧
を得ることができなかったものであり(ダイに×印を付
したもの)、従って図4に於てファイル2の中には記載
されていない。同様に、図3に示されるウエハW3のダ
イ383は、満足すべき閾値電圧が得られなかったもの
として記載され、従って第4図に於けるファイル3に含
まれていない。
ば、第1のウエハソート400のステップ406に於
て、各ウエハについてファイルが形成される。例えば、
図4では、ファイル1、2、3がそれぞれウエハW1、
W2、W3に於ける「良品」ダイ(即ち、ダイの各メモ
リセルが所定の閾値電圧を有する)を識別する情報を有
する。即ち、これらのファイルは、ステップ403に於
て決定された前記良品ダイの位置、即ち一般にX座標及
びY座標を有する。説明のための一例として、図3に示
されるウエハW2のダイ218は、満足すべき閾値電圧
を得ることができなかったものであり(ダイに×印を付
したもの)、従って図4に於てファイル2の中には記載
されていない。同様に、図3に示されるウエハW3のダ
イ383は、満足すべき閾値電圧が得られなかったもの
として記載され、従って第4図に於けるファイル3に含
まれていない。
【0016】また図6に於て、ステップ411で全ての
ウエハを所定の悪条件に置き、前記ウエハのメモリセル
の放電を加速する。次に、第2のウエハソート430の
ステップ412に於て、前記プローブによって、前記ウ
エハの電気的印字をされた最初のダイのIDセルを読み
取る。例えば、前記プローブはダイ200(最初の電気
的に印字されたダイ)のIDセル7(図3)を検査し
て、ダイ200が位置する特定のウエハ、即ちウエハW
2に関連するファイルをアクセスする。ウエハW2に関
連する前記ファイル即ちファイル2は、ステップ413
に於てアクセスされる。前記プローブは、前記ファイル
内の最初の位置を読み取った後、ステップ414に於
て、前記ウエハの第1のウエハソート400に於て決定
された前記最初の「良品」ダイに直接進む。本実施例で
は、前記最初の良品ダイは、実際にはダイ200であ
る。次に、ステップ415に於てダイ200を試験す
る。ダイ200は、この試験に合格しなかった場合には
拒否されるが、前記試験に合格した場合には、該ダイは
実装工程で使用可能なものとなる。
ウエハを所定の悪条件に置き、前記ウエハのメモリセル
の放電を加速する。次に、第2のウエハソート430の
ステップ412に於て、前記プローブによって、前記ウ
エハの電気的印字をされた最初のダイのIDセルを読み
取る。例えば、前記プローブはダイ200(最初の電気
的に印字されたダイ)のIDセル7(図3)を検査し
て、ダイ200が位置する特定のウエハ、即ちウエハW
2に関連するファイルをアクセスする。ウエハW2に関
連する前記ファイル即ちファイル2は、ステップ413
に於てアクセスされる。前記プローブは、前記ファイル
内の最初の位置を読み取った後、ステップ414に於
て、前記ウエハの第1のウエハソート400に於て決定
された前記最初の「良品」ダイに直接進む。本実施例で
は、前記最初の良品ダイは、実際にはダイ200であ
る。次に、ステップ415に於てダイ200を試験す
る。ダイ200は、この試験に合格しなかった場合には
拒否されるが、前記試験に合格した場合には、該ダイは
実装工程で使用可能なものとなる。
【0017】ステップ415に於て前記プローブが前記
ダイを試験した後、ステップ416に於て、前記ファイ
ルの別のダイの位置が存在する(それによって再試験す
べき別の良品ダイが示される)場合には、ステップ41
7に於て前記プローブはその次の位置に進む。各ステッ
プ415〜417は、前記ファイルに別のダイの位置が
無くなるまで繰り返し行われる。次に、前記プローブ
は、ステップ418に於て次のウエハが存在すると決定
された場合には、ステップ419に於て次のウエハに進
み(そして、各ステップ412〜418を繰り返し行
う)、又はステップ420に於てその検査を終了する。
ダイを試験した後、ステップ416に於て、前記ファイ
ルの別のダイの位置が存在する(それによって再試験す
べき別の良品ダイが示される)場合には、ステップ41
7に於て前記プローブはその次の位置に進む。各ステッ
プ415〜417は、前記ファイルに別のダイの位置が
無くなるまで繰り返し行われる。次に、前記プローブ
は、ステップ418に於て次のウエハが存在すると決定
された場合には、ステップ419に於て次のウエハに進
み(そして、各ステップ412〜418を繰り返し行
う)、又はステップ420に於てその検査を終了する。
【0018】本実施例で注意すべき点は、前記ウエハの
全ての良品ダイに電気的印字をするステップ404によ
って、ステップ406で形成される前記ファイルが壊れ
た場合のバックアップとしての役割が果たされることで
ある。従って、本発明の別の実施例では、ステップ40
4は行われない。
全ての良品ダイに電気的印字をするステップ404によ
って、ステップ406で形成される前記ファイルが壊れ
た場合のバックアップとしての役割が果たされることで
ある。従って、本発明の別の実施例では、ステップ40
4は行われない。
【0019】一般的なウエハの製造では、30〜50%
の歩留まりは異常といえるものではない。図3乃至図6
に関連して上述したように、本発明によれば、第2のウ
エハソート430に於ける不良ダイ(即ち、第1のウエ
ハソート400に於てプログラム処理の確認ができなか
ったダイ)は、試験処理から実質的に除外される。従っ
て、本発明によれば、第2のウエハソート430に於け
る重要な試験時間が、最初の歩留まりに直接関連する割
合で大幅に減少する。例えば、第1のウエハソートに於
ける最初の歩留まりが50%の場合には、第2のウエハ
ソートに於ける試験時間が通常約50%減少する。前記
第1のウエハソートに於ける最初の歩留まりが30%の
場合には、第2のウエハソート430に於ける試験時間
が約60%減少する。更に、本発明によって、前記プロ
ーブ自体の損耗が少なくなり、それによってこの高価な
部品の寿命が延長される。
の歩留まりは異常といえるものではない。図3乃至図6
に関連して上述したように、本発明によれば、第2のウ
エハソート430に於ける不良ダイ(即ち、第1のウエ
ハソート400に於てプログラム処理の確認ができなか
ったダイ)は、試験処理から実質的に除外される。従っ
て、本発明によれば、第2のウエハソート430に於け
る重要な試験時間が、最初の歩留まりに直接関連する割
合で大幅に減少する。例えば、第1のウエハソートに於
ける最初の歩留まりが50%の場合には、第2のウエハ
ソートに於ける試験時間が通常約50%減少する。前記
第1のウエハソートに於ける最初の歩留まりが30%の
場合には、第2のウエハソート430に於ける試験時間
が約60%減少する。更に、本発明によって、前記プロ
ーブ自体の損耗が少なくなり、それによってこの高価な
部品の寿命が延長される。
【0020】本発明の別の実施例が、図7及び図8に示
されている。図7では、ダイの全てのメモリセルが、ス
テップ501に於てプログラムされる。このプログラム
処理は、ステップ502に於て従来の方法で確認され
る。前記ダイのいずれかのメモリセルが適正な閾値電圧
を示すことができない、即ち、該ダイがステップ503
に於て不良であると決定された場合には、前記プローブ
は、ステップ505に於てそのダイが前記ウエハの最後
のダイであるかどうかを決定する。
されている。図7では、ダイの全てのメモリセルが、ス
テップ501に於てプログラムされる。このプログラム
処理は、ステップ502に於て従来の方法で確認され
る。前記ダイのいずれかのメモリセルが適正な閾値電圧
を示すことができない、即ち、該ダイがステップ503
に於て不良であると決定された場合には、前記プローブ
は、ステップ505に於てそのダイが前記ウエハの最後
のダイであるかどうかを決定する。
【0021】本発明によれば、ステップ503に於て前
記ダイのメモリセルが適正な閾値電圧を示す、即ち前記
ダイが良品である場合には、ステップ504に於て前記
プローブが前記ダイを電気的に印字し、かつ次に、ステ
ップ509に於て、そのダイが前記ウエハの最初の良品
ダイであるかどうかを決定する。そのダイが最初の良品
ダイである場合には、前記ダイのIDセルが、ステップ
510に於て、「最初の良品ダイ」の指定を示すように
プログラムされる。例えば、ダイ600〜607を有す
るサンプルのウエハを示す図9では、ダイ600のID
セル7Aが、ダイ600が前記「最初の良品ダイ」であ
ることを示すようにプログラムされる。
記ダイのメモリセルが適正な閾値電圧を示す、即ち前記
ダイが良品である場合には、ステップ504に於て前記
プローブが前記ダイを電気的に印字し、かつ次に、ステ
ップ509に於て、そのダイが前記ウエハの最初の良品
ダイであるかどうかを決定する。そのダイが最初の良品
ダイである場合には、前記ダイのIDセルが、ステップ
510に於て、「最初の良品ダイ」の指定を示すように
プログラムされる。例えば、ダイ600〜607を有す
るサンプルのウエハを示す図9では、ダイ600のID
セル7Aが、ダイ600が前記「最初の良品ダイ」であ
ることを示すようにプログラムされる。
【0022】更に本発明によれば、ステップ509に於
て、あるダイが前記最初の良品ダイでないと決定された
場合には、ステップ506に於て、IDセル7Aが、最
後の良品ダイの位置(通常、ウエハのマップ上のX座標
及びY座標)を示すようにプログラムされる。このよう
に、図9に示されるように、ダイ601が不良であるこ
とから、ダイ602のIDセル7Aは、ダイ600(前
記最後の良品ダイ)の位置を示すようにプログラムされ
る。同様にして、ダイ603及び606のIDセル7A
が、それぞれダイ602及び603の位置を識別する。
て、あるダイが前記最初の良品ダイでないと決定された
場合には、ステップ506に於て、IDセル7Aが、最
後の良品ダイの位置(通常、ウエハのマップ上のX座標
及びY座標)を示すようにプログラムされる。このよう
に、図9に示されるように、ダイ601が不良であるこ
とから、ダイ602のIDセル7Aは、ダイ600(前
記最後の良品ダイ)の位置を示すようにプログラムされ
る。同様にして、ダイ603及び606のIDセル7A
が、それぞれダイ602及び603の位置を識別する。
【0023】前記ダイが、ステップ505に於て最後の
ダイでないことが決定された場合には、ステップ507
に於て前記プローブは次のダイに進み、前記プログラム
処理を繰り返して行う。そのダイ、例えば図9に示され
るウエハW4のダイ607が最後のダイである場合に
は、前記プローブは、ステップ511に於て次のウエハ
が存在すると決定された場合には、ステップ512(図
7)に於て該次のウエハに進む。別のウエハが存在しな
い場合には、第1のウエハソート500は完了し、ステ
ップ513に於て、全てのウエハが上述した悪条件下に
置かれ、メモリセルの放電を加速させる。
ダイでないことが決定された場合には、ステップ507
に於て前記プローブは次のダイに進み、前記プログラム
処理を繰り返して行う。そのダイ、例えば図9に示され
るウエハW4のダイ607が最後のダイである場合に
は、前記プローブは、ステップ511に於て次のウエハ
が存在すると決定された場合には、ステップ512(図
7)に於て該次のウエハに進む。別のウエハが存在しな
い場合には、第1のウエハソート500は完了し、ステ
ップ513に於て、全てのウエハが上述した悪条件下に
置かれ、メモリセルの放電を加速させる。
【0024】図8は、第2のウエハソート520を実行
するための各ステップを示している。ステップ521に
於て、前記プローブは(通常、上述した電気的印字処理
によって)前記最後の良品ダイを識別する。例えば、ウ
エハW4のダイ607(図9)が識別されて、ステップ
522に於て試験される。ダイ607のIDセル7Aに
よって、試験した前記ダイが「最初の良品」ダイに指定
されない場合には、前記プローブはIDセル7Aによっ
て示される位置に進む。従って、図9では、前記プロー
ブがダイ607から、ダイ607のIDセル7Aによっ
て示されるダイ606の位置に移動する。各ステップ5
22〜525は、前記「最初の良品」ダイが試験される
まで繰り返し行われる。従って、ウエハW4の前記ダイ
は、ダイ607、ダイ606、ダイ603、ダイ60
2、ダイ601の順序で試験される。ここで注意すべき
ことは、前記プローブが、第2のウエハソート520に
於て従う試験パターンが、第1のウエハソート500に
於て従った調査パターンとは逆なことである。このよう
にして、例えば図5及び図6に示す実施例のような前記
ファイルを形成する過程が不必要になる。
するための各ステップを示している。ステップ521に
於て、前記プローブは(通常、上述した電気的印字処理
によって)前記最後の良品ダイを識別する。例えば、ウ
エハW4のダイ607(図9)が識別されて、ステップ
522に於て試験される。ダイ607のIDセル7Aに
よって、試験した前記ダイが「最初の良品」ダイに指定
されない場合には、前記プローブはIDセル7Aによっ
て示される位置に進む。従って、図9では、前記プロー
ブがダイ607から、ダイ607のIDセル7Aによっ
て示されるダイ606の位置に移動する。各ステップ5
22〜525は、前記「最初の良品」ダイが試験される
まで繰り返し行われる。従って、ウエハW4の前記ダイ
は、ダイ607、ダイ606、ダイ603、ダイ60
2、ダイ601の順序で試験される。ここで注意すべき
ことは、前記プローブが、第2のウエハソート520に
於て従う試験パターンが、第1のウエハソート500に
於て従った調査パターンとは逆なことである。このよう
にして、例えば図5及び図6に示す実施例のような前記
ファイルを形成する過程が不必要になる。
【0025】前記「最初の良品」ダイ即ちダイ600を
試験した後、前記プローブは、ステップ525に於て次
のウエハが存在すると決定された場合には、ステップ5
26に於て該次のウエハに進む。各ステップ521〜5
26は、試験すべきウエハが無くなるまで繰り返し行わ
れる。最後のウエハが試験された後、前記プローブはス
テップ527に於て処理を終了する。
試験した後、前記プローブは、ステップ525に於て次
のウエハが存在すると決定された場合には、ステップ5
26に於て該次のウエハに進む。各ステップ521〜5
26は、試験すべきウエハが無くなるまで繰り返し行わ
れる。最後のウエハが試験された後、前記プローブはス
テップ527に於て処理を終了する。
【0026】上述した実施例は、本発明の単なる例示で
あって、その技術的範囲を制限するものではない。例え
ば、本発明は、ダイのあらゆる型式のメモリセルを試験
する場合に適用することができる。即ち、本発明には、
電気的消去可能なプログラマブル・リードオンリメモリ
(EEPROM)セル及びフラッシュEPROMセルの
試験が含まれる。当業者であれば、上記説明に基づいて
本発明が様々に変形・又は変更して実施し得ることは容
易に理解される。
あって、その技術的範囲を制限するものではない。例え
ば、本発明は、ダイのあらゆる型式のメモリセルを試験
する場合に適用することができる。即ち、本発明には、
電気的消去可能なプログラマブル・リードオンリメモリ
(EEPROM)セル及びフラッシュEPROMセルの
試験が含まれる。当業者であれば、上記説明に基づいて
本発明が様々に変形・又は変更して実施し得ることは容
易に理解される。
【0027】
【発明の効果】本発明によるダイ試験方法は、個々のダ
イのオンチップ識別からなる。このオンチップ識別によ
って、ウエハの試験時間を最初の歩留まりに直接関連し
た割合で大幅に減らすことができる。更に、本発明によ
れば、試験プローブ自体の損耗が減少し、それによって
この高価な部品の寿命を延ばすことができる。
イのオンチップ識別からなる。このオンチップ識別によ
って、ウエハの試験時間を最初の歩留まりに直接関連し
た割合で大幅に減らすことができる。更に、本発明によ
れば、試験プローブ自体の損耗が減少し、それによって
この高価な部品の寿命を延ばすことができる。
【図1】第2ソートに全ダイの試験を含む一般的なウエ
ハソート方法を示すブロック図の図2との分割図であ
る。
ハソート方法を示すブロック図の図2との分割図であ
る。
【図2】図1に対応するブロック図の分割図である。
【図3】本発明による識別メモリセルを有するウエハを
示す図である。
示す図である。
【図4】図3に示すウエハに関する情報を有する3個の
ファイルを示す図である。
ファイルを示す図である。
【図5】本発明によるダイの試験方法を示すブロック図
の図6との分割図である。
の図6との分割図である。
【図6】図5に対応するブロック図の分割図である。
【図7】本発明によるダイの試験方法の別の実施例を示
すブロック図の図8との分割図である。
すブロック図の図8との分割図である。
【図8】図7に対応するブロック図の分割図である。
【図9】最初の良品ダイ以外の各良品ダイがウエハ上の
他の良品ダイの位置を示すようにした多数のダイを有す
るウエハの部分を概略的に示す図である。
他の良品ダイの位置を示すようにした多数のダイを有す
るウエハの部分を概略的に示す図である。
7 識別(ID)セル 10 第1のウエハソート 11〜18 ステップ 20 所定の条件 21 ステップ 30 第2のウエハソート 31〜40 ステップ 100〜199 ダイ 200〜299 ダイ 300〜399 ダイ 400 第1のウエハソート 401〜420 ステップ 430 第2のウエハソート 500 第1のウエハソート 501〜513 ステップ 520 第2のウエハソート 521〜527 ステップ 600〜607 ダイ
Claims (13)
- 【請求項1】 少なくとも1個のウエハ上のダイを試験
する方法であって、 複数のダイをプログラムする過程と、 良品の各ダイの識別メモリセルを、前記良品ダイが位置
する前記ウエハを識別するようにプログラムする過程
と、 良品の各ダイの位置を、前記良品ダイが位置する前記ウ
エハに関連するファイル内に記憶させる過程と、 前記複数のダイを放電状態に置く過程と、 ある1個のダイの前記識別メモリセルにアクセスして、
そのダイに関連する前記ファイルを決定する過程と、 前記関連ファイルをロードする過程と、 前記良品ダイのみを試験する過程とからなることを特徴
とするダイ試験方法。 - 【請求項2】 前記良品ダイの位置を記憶させる前記過
程が、各ウエハについてファイルを作成する過程を含む
ことを特徴とする請求項1記載のダイ試験方法。 - 【請求項3】 前記良品ダイの位置が、該ダイが位置す
る前記ウエハ上のX座標及びY座標からなることを特徴
とする請求項2記載のダイ試験方法。 - 【請求項4】 前記複数のダイを放電状態に置く前記過
程が、前記複数のダイをベークする過程を含むことを特
徴とする請求項2記載のダイ試験方法。 - 【請求項5】 前記複数のダイを放電状態に置く前記過
程の前に、各ウエハの前記良品ダイを電気的に印字する
過程を更に含むことを特徴とする請求項2記載のダイ試
験方法。 - 【請求項6】 前記1個のダイが電気的に印字されてい
ることを特徴とする請求項2記載のダイ試験方法。 - 【請求項7】 ウエハ上のダイを試験する方法であっ
て、 (a)前記ウエハ上の最初の良品ダイを識別する過程
と、 (b)前記ウエハ上の次の良品ダイに進む過程と、 (c)前記次の良品ダイを、先の良品ダイの位置を示す
ようにプログラムする過程と、 (d)前記過程(b)及び(c)を、前記ウエハの最後
の良品ダイがプログラムされるまで繰り返し行う過程
と、 (e)前記ウエハを放電状態に置く過程と、 (f)前記最後の良品ダイを識別する過程と、 (g)前記最後の良品ダイを試験し、それにより試験済
みダイを発生させる過程と、 (h)前記試験済みダイによって示される先のダイの位
置に移る過程と、 (i)前記先のダイの位置に於て前記ダイを試験し、そ
れにより別の試験済みダイを発生させる過程と、 (k)前記最初の良品ダイが試験されるまで、前記過程
(h)及び(i)を繰返し行う過程とからなることを特
徴とするダイ試験方法。 - 【請求項8】 前記過程(a)及び(c)が、前記最初
の良品ダイ及び前記次の良品ダイについてそれぞれ識別
メモリセルをプログラムする過程を含むことを特徴とす
る請求項7記載のダイ試験方法。 - 【請求項9】 前記先の良品ダイの位置が、前記ウエハ
上のX座標及びY座標からなることを特徴とする請求項
8記載のダイ試験方法。 - 【請求項10】 前記過程(e)が、前記ウエハ上の前
記ダイをベークする過程を含むことを特徴とする請求項
7記載のダイ試験方法。 - 【請求項11】 前記過程(i)が、前記先のダイの位
置に於て前記ダイの識別メモリセルにアクセスする過程
を含むことを特徴とする請求項7記載のダイ試験方法。 - 【請求項12】 前記過程(d)が、前記最後の良品ダ
イを電気的に印字する過程を含むことを特徴とする請求
項7記載のダイ試験方法。 - 【請求項13】 それぞれに複数のダイを有する複数の
ウエハをソートする方法であって、 (a)各ダイ上の複数のメモリセルをプログラムする過
程と、 (b)前記複数のメモリセルの前記プログラム処理を確
認する過程と、 (c)識別した良品ダイの位置を、別の良品ダイ上の複
数の識別メモリセルをプログラムすることによって与え
る過程と、 (d)前記複数のメモリセルを放電状態に置く過程と、 (e)前記良品ダイのみを試験する過程とからなること
を特徴とするウエハソート方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/074,897 | 1993-06-10 | ||
US08/074,897 US5360747A (en) | 1993-06-10 | 1993-06-10 | Method of reducing dice testing with on-chip identification |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07147303A true JPH07147303A (ja) | 1995-06-06 |
Family
ID=22122310
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6151800A Pending JPH07147303A (ja) | 1993-06-10 | 1994-06-10 | ウエハ上のダイ試験方法及びウエハのソート方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5360747A (ja) |
EP (1) | EP0630048A1 (ja) |
JP (1) | JPH07147303A (ja) |
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JP6621964B1 (ja) * | 2019-03-18 | 2019-12-18 | キヤノンマシナリー株式会社 | 半導体装置の組立システム、半導体装置の組立方法を用いた半導体装置の製造方法、及び半導体装置の組立プログラム |
JPWO2021095252A1 (ja) * | 2019-11-15 | 2021-05-20 |
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