JPS63239863A - マスクｒｏｍの製造方法 - Google Patents
マスクｒｏｍの製造方法Info
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- JPS63239863A JPS63239863A JP62073761A JP7376187A JPS63239863A JP S63239863 A JPS63239863 A JP S63239863A JP 62073761 A JP62073761 A JP 62073761A JP 7376187 A JP7376187 A JP 7376187A JP S63239863 A JPS63239863 A JP S63239863A
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- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000012360 testing method Methods 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims description 21
- 238000003860 storage Methods 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000005520 cutting process Methods 0.000 claims description 3
- 230000002950 deficient Effects 0.000 abstract description 3
- 239000000523 sample Substances 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 33
- 238000005468 ion implantation Methods 0.000 description 5
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 3
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 3
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 2
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
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- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
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- H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体集積回路装置の製造工程で情報の書込み
が行なわれるマスクＲＯＭ （リード・オンリ・メモリ
）の製造方法に関するものである。
が行なわれるマスクＲＯＭ （リード・オンリ・メモリ
）の製造方法に関するものである。
（従来技術）
ＲＯＭに情報を書き込む製造工程の段階によって何種類
かの書込み方式がある。例えば、ＭＯＳトランジスタメ
モリのしきい値レベルをイオン注入により変更して書込
みを行なうイオン注入マスクコード方式や、拡散工程で
ＭＯＳトランジスタメモリセルのドレイン拡散の有無に
より書き込む拡＠、Ｎ！Ｉマスクコード方式の他、金属
配線工程でメモリセルとビット線との接続を実施するか
実施しないかにより情報を書き込むコンタクトマスクコ
ード方式などがある。本発明はこれらの種々の方式のい
ずれの場合にも適用されるものである。
かの書込み方式がある。例えば、ＭＯＳトランジスタメ
モリのしきい値レベルをイオン注入により変更して書込
みを行なうイオン注入マスクコード方式や、拡散工程で
ＭＯＳトランジスタメモリセルのドレイン拡散の有無に
より書き込む拡＠、Ｎ！Ｉマスクコード方式の他、金属
配線工程でメモリセルとビット線との接続を実施するか
実施しないかにより情報を書き込むコンタクトマスクコ
ード方式などがある。本発明はこれらの種々の方式のい
ずれの場合にも適用されるものである。
いずれのマスクコード方式であっても、書き込まれる情
報に応じたマスクを選択して使用する。
報に応じたマスクを選択して使用する。
ＲＯＭに書き込まわる情報に応じてＲＯＭコードが定め
られている。しかし、情報を書き込むためのマスクには
ＲＯＭコードは設けられてはおらず、添付されるランシ
ートにそのマスクのＲＯＭコードが記載されている。
られている。しかし、情報を書き込むためのマスクには
ＲＯＭコードは設けられてはおらず、添付されるランシ
ートにそのマスクのＲＯＭコードが記載されている。
ウェハ処理を終了した後、ウェハをチップごとに切断（
スクライブ）する工程の前にウェハテストが行なわれる
。ウェハテストでは例えば直流特性試験と論理機能試験
などが行なわれる。このウェハテストはランシートに記
載されているＲＯＭコードに従って行なわれる。
スクライブ）する工程の前にウェハテストが行なわれる
。ウェハテストでは例えば直流特性試験と論理機能試験
などが行なわれる。このウェハテストはランシートに記
載されているＲＯＭコードに従って行なわれる。
しかしながら、例えばイオン注入マスクコード方式のＲ
ＯＭを例にすると、イオン注入のマスクを作成する写真
製版工程でレティクルを取り違えたとすれば、ＲＯＭに
実際に書き込まれたデータが他の品種のものとなる。す
なわち、ランシートに記載されているＲＯＭコードに対
応した情報と実際にＲＯＭ゛に書き込まれた情報とが食
い違ったものとなる。そこで、後のウェハテストではラ
ンシートのＲＯＭコードに従ってテストか行なわれるの
で、書き込まれた情報が間違っていることになリウエハ
全体が不良と判断されでしまう。
ＯＭを例にすると、イオン注入のマスクを作成する写真
製版工程でレティクルを取り違えたとすれば、ＲＯＭに
実際に書き込まれたデータが他の品種のものとなる。す
なわち、ランシートに記載されているＲＯＭコードに対
応した情報と実際にＲＯＭ゛に書き込まれた情報とが食
い違ったものとなる。そこで、後のウェハテストではラ
ンシートのＲＯＭコードに従ってテストか行なわれるの
で、書き込まれた情報が間違っていることになリウエハ
全体が不良と判断されでしまう。
このような問題は、少量多品種の生産を行なう場合１例
えばＡＳＴＣと称される用途別の半導体集積回路装置に
おいて特に発生しやすい。
えばＡＳＴＣと称される用途別の半導体集積回路装置に
おいて特に発生しやすい。
（目的）
本発明はウェハテスト工程では実際にＲＯＭにどのＲＯ
Ｍコードの情報が書き込まれているかを識別し、その識
別したＲＯＭコードに応じてウェハテストを行なうこと
ができるようにして、マスクの間違いによるウニハネ良
の発生などを防止することを目的とするものである。
Ｍコードの情報が書き込まれているかを識別し、その識
別したＲＯＭコードに応じてウェハテストを行なうこと
ができるようにして、マスクの間違いによるウニハネ良
の発生などを防止することを目的とするものである。
（構成）
本発明では、半導体ウェハのチップ領域の不使用領域又
はダイシングライン領域に、情報記憶用メモリセルと同
じ構造のＲＯＭコードメモリセルを情報記憶用メモリセ
ルを形成する工程で情報記憶用メモリセルと同時に形成
し、情報記憶用メモリセルへ情報の書込みを行なう工程
で情報書込みと同時に前記ＲＯＭコードメモリセルにＲ
ＯＭコードを書き込み、ウェハの切断前のウェハテスト
工程で前記ＲＯＭコードメモリセルを読み出し、そのＲ
ＯＭコードに従ってウェハテストを行なうようにする。
はダイシングライン領域に、情報記憶用メモリセルと同
じ構造のＲＯＭコードメモリセルを情報記憶用メモリセ
ルを形成する工程で情報記憶用メモリセルと同時に形成
し、情報記憶用メモリセルへ情報の書込みを行なう工程
で情報書込みと同時に前記ＲＯＭコードメモリセルにＲ
ＯＭコードを書き込み、ウェハの切断前のウェハテスト
工程で前記ＲＯＭコードメモリセルを読み出し、そのＲ
ＯＭコードに従ってウェハテストを行なうようにする。
以下、実施例について具体的に説明する。
第１図において、２はマスクＲＯＭが形成された半導体
ウェハであり、その一部４を示したのが第２図である。
ウェハであり、その一部４を示したのが第２図である。
６はＲＯＭチップであり、各チップ６の間にはウェハ２
を切断してチップ６を個別に切り離すためのダイシング
ライン８が設けられている。ウェハ２の切断はウェハテ
ストの終了後に行なう。
を切断してチップ６を個別に切り離すためのダイシング
ライン８が設けられている。ウェハ２の切断はウェハテ
ストの終了後に行なう。
チップ６の不使用領域又はダイシングライン８の領域に
ＲＯＭコードを記憶するＲＯＭコードモニタを形成する
。ＲＯＭコードモニタにはチップ６のＲＯＭメモリセル
と同じ構造のＲＯＭコードメモリセルが複数個設けられ
る。
ＲＯＭコードを記憶するＲＯＭコードモニタを形成する
。ＲＯＭコードモニタにはチップ６のＲＯＭメモリセル
と同じ構造のＲＯＭコードメモリセルが複数個設けられ
る。
ＲＯＭコードモニタの例を第３図に示す。
ＲＯＭ ｌ ” ＲＯＭ ｎは、ＲＯＭコードメモリセ
ルであり、それぞれ情報記憶用のＲＯＭメモリセルと同
じ構造をしている。
ルであり、それぞれ情報記憶用のＲＯＭメモリセルと同
じ構造をしている。
ＲＯＭ１について説明すると、ゲート電極１０を挟んで
ドレイン１２とソース１４が形成されており、ドレイン
１２はドレイン用のパッド１２ａに接続され、ソース１
４は全てのＲＯＭ１〜ＲＯＭｎに共通のソース用パッド
１４ａに接続されている。ゲート電極ＩＯは全てのＲＯ
ＭＩ〜ＲＯＭｎに共通のゲート用パッド１０ａに接続さ
れている。１６は基板に接続されるパッドである。
ドレイン１２とソース１４が形成されており、ドレイン
１２はドレイン用のパッド１２ａに接続され、ソース１
４は全てのＲＯＭ１〜ＲＯＭｎに共通のソース用パッド
１４ａに接続されている。ゲート電極ＩＯは全てのＲＯ
ＭＩ〜ＲＯＭｎに共通のゲート用パッド１０ａに接続さ
れている。１６は基板に接続されるパッドである。
ＲＯＭ ２〜ＲＯＭ ｎ ＋ ＲＯＭ １と同じ構造を
している。
している。
情報記憶用のＲＯＭメモリセルへの情報書込み工程で、
ＲＯＭＩ〜ＲＯＭ ｎのチャネル領域にイオン注入を行
なうか、行なわないかを制御して、ＲＯＭＩ〜ＲＯＭ
ｎのしきい値レベルを変化させることによってＲＯＭＩ
−＝ＲＯＭｎに情報「ｌ」又はｒＯＪを記憶させる。
ＲＯＭＩ〜ＲＯＭ ｎのチャネル領域にイオン注入を行
なうか、行なわないかを制御して、ＲＯＭＩ〜ＲＯＭ
ｎのしきい値レベルを変化させることによってＲＯＭＩ
−＝ＲＯＭｎに情報「ｌ」又はｒＯＪを記憶させる。
本実施例でＲＯＭメモリセルに情報を書き込む工程を含
むウェハ処理を終了した後、ウェハテストにおいてＲＯ
Ｍコードモニタの各パッドｌＯａ。
むウェハ処理を終了した後、ウェハテストにおいてＲＯ
Ｍコードモニタの各パッドｌＯａ。
１２ａ、・・・・・・、１４ａ、１６にテスト装置のテ
ストプローブが押し当てられてＲＯＭコードが読取られ
る。テスト装置はその読み取ったＲＯＭコードに従って
ウェハテストを行なう。
ストプローブが押し当てられてＲＯＭコードが読取られ
る。テスト装置はその読み取ったＲＯＭコードに従って
ウェハテストを行なう。
ＲＯＭコードモニタにｎ個のＲＯＭコードメモリセルを
設けておけば、２ｒＬ個のＲＯＭコードを書き込み、識
別することができる。
設けておけば、２ｒＬ個のＲＯＭコードを書き込み、識
別することができる。
（効果）
本発明ではウェハにＲＯＭコードを書き込んておき、ウ
ェハテスト工程ではそのＲＯＭコード在読布地り、その
読み取ったＲＯＭコードに従っカウエハテストを行なう
。これにより実際にウエノ゛に′８き込まれた情報がラ
ンシートに記載されたＲＯＭコードのものと異なった場
合でも、ウェハテストを正しく行なうことができ、ウェ
ハを不良にしなくてもすむようになる。
ェハテスト工程ではそのＲＯＭコード在読布地り、その
読み取ったＲＯＭコードに従っカウエハテストを行なう
。これにより実際にウエノ゛に′８き込まれた情報がラ
ンシートに記載されたＲＯＭコードのものと異なった場
合でも、ウェハテストを正しく行なうことができ、ウェ
ハを不良にしなくてもすむようになる。
また、１枚のウェハ内に数品種のＲＯＭを形成し、それ
ぞれの品種ごとにＲＯＭコードモニタを形成しておけば
、各品種ごとにＲＯＭコードをＶみ出してウェハテスト
を行なうことができる。
ぞれの品種ごとにＲＯＭコードモニタを形成しておけば
、各品種ごとにＲＯＭコードをＶみ出してウェハテスト
を行なうことができる。
さらに、互いに異なった情報が書き込まれたウェハから
それぞれのＲＯＭコードを読み出すことによって、異な
った品種のウェハを同時にテストすることができる。
それぞれのＲＯＭコードを読み出すことによって、異な
った品種のウェハを同時にテストすることができる。
このように１本発明は少量多品種の生産を行なうＡＳＩ
Ｃと称される半導体集積回路装置の製造方法において特
に有効である。
Ｃと称される半導体集積回路装置の製造方法において特
に有効である。
第１図はウェハを示す平面図、第２図はウェハの一部分
を示す拡大平面図、第３図はＲＯＭコードモニタを示す
パターンの図である。 ２・・・・・・半導体ウェハ、 ６・・・・・・チップ領域、 ８・・・・・・ダイシングライン。 ＲＯＭ １〜ＲＯＭ ｎ・・・・ＲＯＭコードメモリセ
ル。
を示す拡大平面図、第３図はＲＯＭコードモニタを示す
パターンの図である。 ２・・・・・・半導体ウェハ、 ６・・・・・・チップ領域、 ８・・・・・・ダイシングライン。 ＲＯＭ １〜ＲＯＭ ｎ・・・・ＲＯＭコードメモリセ
ル。
Claims (1)
- （１）半導体ウェハのチップ領域の不使用領域又はダイ
シングライン領域に、情報記憶用メモリセルと同じ構造
のＲＯＭコードメモリセルを情報記憶用メモリセルを形
成する工程で情報記憶用メモリセルと同時に形成し、情
報記憶用メモリセルへ情報の書込みを行なう工程で情報
書込みと同時に前記ＲＯＭコードメモリセルにＲＯＭコ
ードを書き込み、ウェハの切断前のウェハテスト工程で
前記ＲＯＭコードメモリセルを読み出し、そのＲＯＭコ
ードに従ってウェハテストを行なうマスクＲＯＭの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073761A JPS63239863A (ja) | 1987-03-26 | 1987-03-26 | マスクｒｏｍの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073761A JPS63239863A (ja) | 1987-03-26 | 1987-03-26 | マスクｒｏｍの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63239863A true JPS63239863A (ja) | 1988-10-05 |
Family
ID=13527532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62073761A Pending JPS63239863A (ja) | 1987-03-26 | 1987-03-26 | マスクｒｏｍの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63239863A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2875623A1 (fr) * | 2004-09-23 | 2006-03-24 | St Microelectronics Sa | Generation d'un identifiant d'un circuit integre |
| FR2875624A1 (fr) * | 2004-09-23 | 2006-03-24 | St Microelectronics Sa | Generation deterministe d'un numero d'identifiant d'un circuit integre |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6193214A (ja) * | 1984-10-12 | 1986-05-12 | Sumitomo Heavy Ind Ltd | 油圧式排気弁開閉装置 |
-
1987
- 1987-03-26 JP JP62073761A patent/JPS63239863A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6193214A (ja) * | 1984-10-12 | 1986-05-12 | Sumitomo Heavy Ind Ltd | 油圧式排気弁開閉装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2875623A1 (fr) * | 2004-09-23 | 2006-03-24 | St Microelectronics Sa | Generation d'un identifiant d'un circuit integre |
| FR2875624A1 (fr) * | 2004-09-23 | 2006-03-24 | St Microelectronics Sa | Generation deterministe d'un numero d'identifiant d'un circuit integre |
| WO2006032823A3 (fr) * | 2004-09-23 | 2006-12-07 | St Microelectronics Sa | Generation d'un identifiant d'un circuit integre |
| US7871832B2 (en) | 2004-09-23 | 2011-01-18 | Stmicroelectronics S.A. | Generating an integrated circuit identifier |
| US8330158B2 (en) | 2004-09-23 | 2012-12-11 | Stmicroelectronics S.A. | Generating an integrated circuit identifier |
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