JPH07142979A - サンプル・ホールド回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 回路レイアウト面積が小さく、ホールド状態
からサンプリング状態に移る際の高速動作を可能にす
る。 【構成】 制御信号端子Ｓ１，Ｓ２をそれぞれＨ，Ｌレ
ベルにすることで、トランスミッションゲート１、ゲー
ト２がそれぞれオン、オフ状態になり、入力端子ＩＮか
らのデータがサンプリングされる。そして、制御信号端
子Ｓ１，Ｓ２をそれぞれＨ，Ｌレベルにすると、トラン
スミッションゲート１、ゲート２がそれぞれオフ、オン
状態になり、トランスミッションゲート２とＣ−ＭＯＳ
インバータ３，４とでレープが形成されて、出力端子Ｏ
ＵＴの電圧レベルがホールドされる。以上のように、デ
ータをホールドするため、ホールドからサンプリング動
作に移る際も、インバータが瞬時に動作するため高速動
作が可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば液晶表示装置の
ドライバーＩＣ内に設けられ、アナログ入力信号による
データをサンプリング及びホールドする回路に関するも
のである。液晶表示装置は、Ｘ方向及びＹ方向の信号線
と、その交点にマトリクス状に配列される画素とを有
し、所望の信号線に信号を送って特定の画素を選択する
ことで、表示パネルに像を映し出すものである。

【０００２】この時、複数の信号線に異なるタイミング
でデータが入力されるので、これらのデータを同時に出
力するため、データをサンプリングすると共に所定時間
だけ保持するサンプル・ホールド回路が必要になる。

【０００３】

【従来の技術】図１７に従来のサンプル・ホールド回路
を示す。図１７に示すように、従来のサンプル・ホール
ド回路は、ＰＭＯＳトランジスタＴＰ１１とＮＭＯＳト
ランジスタＴＮ１１とからなる一般的なＣ−ＭＯＳトラ
ンスミッションゲート５１と、データホールドのための
容量素子Ｃ１を有している。

【０００４】そして、ＰＭＯＳトランジスタＴＰ１１、
及びＮＭＯＳトランジスタＴＮ１１のゲートには、それ
ぞれ制御信号端子Ｓ１１，Ｓ１２が接続されており、デ
ータ入力端子ＩＮから入力されるアナログ信号を制御し
て、出力端子ＯＵＴより出力データを出力する。尚、制
御信号端子Ｓ１１，Ｓ１２は反転論理、即ち一方が
“Ｈ”レベルの時は他方が“Ｌ”レベルとなるものであ
る。

【０００５】以下に本回路の動作説明を行う。まず、入
力データをサンプリングする場合は、一方の制御信号端
子Ｓ１１を“Ｌ”レベルにする。この時他方のセレクト
端子は反転論理であるため、“Ｈ”レベルになる。従っ
て、Ｃ−ＭＯＳトランスミッションゲート５１はオン状
態となり、入力端子ＩＮから入力される信号が、Ｃ−Ｍ
ＯＳトランスミッションゲート５１を介して容量素子Ｃ
１に充電されつつ、放電して出力データとなる。

【０００６】次に、データホールド時においては、制御
信号端子Ｓ１１を“Ｈ”レベルにすることで、Ｃ−ＭＯ
Ｓトランスミッションゲート５１をオフ状態にする。Ｃ
−ＭＯＳトランスミッションゲート５１がオフ状態であ
るため、入力端子ＩＮからの信号は入力されず、容量素
子Ｃ１に充電された信号（電荷）は保持され、出力端子
ＯＵＴから出力される。

【０００７】保持状態において、容量素子Ｃ１に充電さ
れている電荷（信号）は、出力端子ＯＵＴから放電（出
力）されるが、完全に放電するまでの時間は長く、保持
状態を継続しておく時間はそれよりはるかに短い。

【０００８】

【発明が解決しようとする課題】上記図１７に示すよう
なサンプル・ホールド回路においては、データホールド
用として容量素子Ｃ１を用いているため、図１８に入出
力データ及び制御信号端子Ｓ１１，Ｓ１２の信号の変化
を示すタイミングチャートを示すが、サンプリング時の
充放電に時間を要し、出力データの応答が遅くなる。

【０００９】また、データホールドのために必要な容
量、例えば１０ｐＦの容量素子を形成するには極めて広
いレイアウト面積が必要になる。更にＣ−ＭＯＳトラン
スミッションゲート５１のオン抵抗、及び高耐圧構造の
ＰＭＯＳトランジスタＴＰ１１側のオフセット抵抗をス
イッチング特性上、小さくするためにトランジスタサイ
ズを大きくしなければならない。

【００１０】このことは、Ｃ−ＭＯＳトランスミッショ
ンゲート５１を駆動するための素子の増大にもつなが
る。図１９は、従来のサンプル・ホールド回路を含むシ
ステム構成図であり、サンプル・ホールド回路５５、制
御回路５６、出力回路５７からなる液晶表示装置の１ビ
ットに対応するものである。

【００１１】図１９に示すように、Ｃ−ＭＯＳトランス
ミッションゲート５１を駆動するための制御回路５６に
おけるＣ−ＭＯＳインバータやレベルシフターもかなり
大きなものとなり、今や液晶表示装置における駆動回路
の出力数は、１９０ビットのもの等が主流であるため、
チップサイズは極めて大きいものとなる。本発明は、か
かる従来技術の問題に鑑みてなされたものであり、アナ
ログ信号のサンプリング或いはホールドを高速に行うと
共に、回路のレイアウト面積を小さくすることのできる
回路構成を実現することを目的としている。

【００１２】

【課題を解決するための手段】上記課題を解決する本発
明のサンプル・ホールド回路は、ゲートが制御信号端子
Ｓ１からの信号を受けることでオンオフ制御され、ソー
スに接続されるデータ入力端子ＩＮからの信号をドレイ
ンに接続される出力端子ＯＵＴ側へ通過或いは遮断する
ＭＯＳトランジスタからなる第１のトランスミッション
ゲート１と、該第１のトランスミッションゲート１の出
力部に並列接続され、第１のトランスミッションゲート
１とは反転論理で動作するＭＯＳトランジスタからなる
第２のトランスミッションゲート２と、該第２のトラン
スミッションゲート２に直列接続され、前記第１のトラ
ンスミッションゲート２の出力部における電位によって
ゲートの制御が行われる第１のＣ−ＭＯＳインバータ３
と、該第１のＣ−ＭＯＳインバータ３の出力部における
電位によってゲートの制御が行われる第２のＣ−ＭＯＳ
インバータ４とを有し、前記第２のトランスミッション
ゲート２がオン状態の時に該トランスミッションゲート
２と前記第１のＣ−ＭＯＳインバータ３及び第２のイン
バータ４によって閉回路が形成されることを特徴として
いる。

【００１３】

【作用】図１に示す本発明のサンプル・ホールド回路に
おいて、まず制御信号端子Ｓ１を“Ｈ”レベル（制御信
号端子Ｓ２を“Ｌ”レベル）にすることで、一方のトラ
ンスミッションゲート１がオン状態、他方のトランスミ
ッションゲート２がオフ状態になり、入力端子ＩＮから
のデータがサンプリングされる。

【００１４】そして、制御信号端子Ｓ１を“Ｌ”レベル
（制御信号端子Ｓ２を“Ｈ”レベル）にすると、一方の
トランスミッションゲート１がオフ状態、他方のトラン
スミッションゲート２がオン状態になり、トランスミッ
ションゲート２とＣ−ＭＯＳインバータ３，４とでルー
プが形成されて、出力端子ＯＵＴの電圧レベルがホール
ドされる。

【００１５】以上のように、２段のＣ−ＭＯＳインバー
タによって入力端子からのデータをホールドするため、
ホールドからサンプリング動作に移る際も、インバータ
が瞬時に動作するため高速動作が可能になると共に、容
量素子のように広いレイアウト面積を要することがない
ため、チップの小型化が可能となる。

【００１６】

【実施例】以下に、本発明のサンプル・ホールド回路の
実施例を説明する。図２は、本発明の第一実施例を説明
するための回路図であり、液晶表示装置のドライバーＩ
Ｃの１ビット分に対応するものである。本回路は、本発
明の対象部分であるサンプル・ホールド回路５と、サン
プル・ホールド回路５のトランスミッションゲートを制
御するための制御回路６と、サンプル・ホールド回路５
から出力される信号を処理して所望の出力信号を得る出
力回路７とを有している。

【００１７】本実施例のサンプル・ホールド回路５は、
ＰＭＯＳトランジスタＴＰ１とＮＭＯＳトランジスタＴ
Ｎ１とからなる第１のトランスミッションゲート１１、
ＮＭＯＳトランジスタＴＮ２とＰＭＯＳトランジスタＴ
Ｐ２とからなる第２のトランスミッションゲート１２、
ＰＭＯＳトランジスタＴＰ３，ＴＰ４及びＮＭＯＳトラ
ンジスタＴＮ３，ＴＮ４とからなり、それぞれのＰＭＯ
ＳトランジスタＴＰ３，ＴＰ４のソース側が第１のトラ
ンスミッションゲート１１の出力部に接続されてなる一
対のＣ−ＭＯＳインバータ１３，１４とから構成されて
いる。

【００１８】第１のＣ−ＭＯＳインバータ１３のＰＭＯ
ＳトランジスタＴＰ３とＮＭＯＳトランジスタＴＮ３の
ゲートは第１のトランスミッションゲート１１の出力部
に接続され、第２のＣ−ＭＯＳインバータ１４のＰＭＯ
ＳトランジスタＴＰ４，ＮＭＯＳトランジスタＴＮ４の
ゲートは第１のＣ−ＭＯＳインバータ１３の出力部に接
続されて、それぞれの電位によってオンオフの切り換え
が行われる。

【００１９】また、第２のＣ−ＭＯＳインバータ１４の
出力部は、第２のトランスミッションゲート１２に接続
され、第２のトランスミッションゲートがオン状態の時
には第１のＣ−ＭＯＳインバータ１３及び第２のＣ−Ｍ
ＯＳインバータ１４とによって閉回路が形成される。
尚、第１，第２のトランスミッションゲートをそれぞれ
ＰＭＯＳトランジスタとＮＭＯＳトランジスタを組み合
わせて構成しているのは、そのスイッチング特性を良好
にするためである。

【００２０】次に図２における本実施例の動作説明を行
う。制御回路６によって、サンプル・ホールド回路５の
端子ａ，ｂのレベルを制御するが、まず端子ａ、即ちＰ
ＭＯＳトランジスタＴＰ１とＮＭＯＳトランジスタＴＮ
２のゲートに接続される点を“Ｌ”レベル、端子ｂ、即
ちＮＭＯＳトランジスタＴＮ１とＰＭＯＳトランジスタ
ＴＰ２のゲートに接続される点を“Ｈ”レベルとする。

【００２１】尚、制御回路６は、その回路構成から明ら
かなとおり、それぞれの端子ａ，ｂが必ず逆のレベルと
なるように制御している。端子ａが“Ｌ”レベル、端子
ｂが“Ｈ”レベルになると、第１のトランスミッション
ゲート１１がオン状態、第２のトランスミッションゲー
ト１２がオフ状態となる。

【００２２】第１のトランスミッションゲート１１がオ
ン状態であれば、このトランスミッションゲートに接続
されるデータ入力端子ＩＮからの入力信号は、サンプリ
ングされる。従って、データ入力信号ＩＮからのデータ
がそのまま出力回路７へ出力されることになる。次に、
制御回路６によって、端子ａを“Ｈ”レベル、端子ｂを
“Ｌ”レベルにすると、第１のトランスミッションゲー
ト１１がオフ状態、第２のトランスミッションゲート１
２がオン状態となる。

【００２３】この時、制御回路６によって決定された電
圧レベル、即ち端子ａ，ｂのレベルを切り換える直前の
データ入力端子ＩＮからの入力信号の電圧レベルが第１
のＣ−ＭＯＳトランジスタ１３のＰＭＯＳトランジスタ
ＴＰ３、ＮＭＯＳトランジスタＴＮ３のゲート電圧及び
ソース電圧となり、また第２のＣ−ＭＯＳインバータ１
４のＰＭＯＳトランジスタＴＰ４、ＮＭＯＳトランジス
タＴＮ４のソース電圧となる。

【００２４】仮にこの電圧レベルが１０〔Ｖ〕であった
とすると、第１のＣ−ＭＯＳインバータ１３のＰＭＯＳ
トランジスタＴＰ３がオフ状態、ＮＭＯＳトランジスタ
ＴＮ３がオン状態となる。従って、第１のＣ−ＭＯＳイ
ンバータ１３の出力は接地レベルになる。接地レベルが
ゲートに入力される第２のＣ−ＭＯＳインバータ１４の
ＰＭＯＳトランジスタＴＰ４はオン状態、ＮＭＯＳトラ
ンジスタＴＮ４はオフ状態となって、第２のＣ−ＭＯＳ
インバータ１４からは、ソース電圧の１０〔Ｖ〕が出力
される。

【００２５】第２のＣ−ＭＯＳインバータ１４の出力部
には第２のトランスミッションゲート１２が接続されて
おり、これら第２のトランスミッションゲート１２、第
１，第２のＣ−ＭＯＳインバータ１３，１４によって閉
回路が形成されて、サンプル・ホールド回路５の出力部
における電圧レベルが１０〔Ｖ〕にホールドされる。以
上説明した本実施例によれば、ホールド用として容量素
子を必要とせず、ホールド状態からサンプリング状態に
切り換える場合も、Ｃ−ＭＯＳインバータを使用してい
ることから、論理変換が瞬時に行われ、高速動作を実現
することができる。

【００２６】図３は、本実施例のサンプル・ホールド回
路における入出力データ及び制御回路６によって制御さ
れる端子ａ，ｂの信号の変化を示すタイミングチャート
である。図３に示すように、本実施例のサンプル・ホー
ルド回路の場合、端子ａが“Ｌ”レベル、端子ｂが
“Ｈ”レベルのサンプリング時において入力信号ＩＮに
対する出力信号ＯＵＴの応答速度、即ちスイッチング特
性は従来のサンプル・ホールド回路に比べ高速になって
いる。

【００２７】また、本実施例のサンプル・ホールド回路
を使用すれば、制御回路６の構成も簡単且つ小型にする
ことができ、従来のサンプル・ホールド回路を使用した
場合に比べて、そのチップサイズを半分程度にすること
ができる。次に、本発明の第２実施例を図４により説明
する。第１実施例と同様な構成部分には同じ符号を付し
ている図４に示すサンプル・ホールド回路においては、
図２で第１のトランスミッションゲート１１の出力部に
接続されていた第１のＣ−ＭＯＳインバータ１３のＰＭ
ＯＳトランジスタＴＰ３のソースを電源ＶCCに接続して
いることを特徴としている。

【００２８】このような構成とすることにより、ＰＭＯ
ＳトランジスタＴＰ３には、常時電源電圧がかかってお
り、第１のトランスミッションゲート１１の出力部の電
位が上がり、ＰＭＯＳトランジスタＴＰ３がオン状態に
なった時に、電源ＶCCの電位が瞬時に出力され、第２の
Ｃ−ＭＯＳインバータ１４へと入力される。従って、第
１のＣ−ＭＯＳインバータ１３のスイッチング動作が高
速且つ安定したものとなる。

【００２９】また、図５は、第２のＣ−ＭＯＳインバー
タ１４におけるＰＭＯＳトランジスタＴＰ４のソースを
電源ＶCCに接続した第３実施例であり、第２のＣ−ＭＯ
Ｓインバータ１４が、電源レベル或いは接地レベルのい
ずれかを出力することになるため、デジタルの入力信号
を取り扱うことができる。更に、図示していないが、第
３実施例における第１のＣ−ＭＯＳインバータ１３のＰ
ＭＯＳトランジスタＴＰ３のソースを第２実施例同様電
源ＶCCに接続することで、デジタル入力信号を取り扱え
るサンプル・ホールド回路において、高速かつ安定した
スイッチング動作を行うことが可能となる。

【００３０】図６は、本発明の第４実施例を説明するた
めの回路図であり、２段のＣ−ＭＯＳインバータ１５，
１６の入力、出力の方向が上述した第１〜第３実施例と
異なっている。第１〜第３実施例においては、第１のト
ランスミッションゲート１１がオン状態のサンプリング
時にもＣ−ＭＯＳインバータは駆動する構成であるが、
本実施例によれば、第１のトランスミッションゲート１
１がオン状態のサンプリング時において、第２のトラン
スミッションゲート１２は当然オフ状態であるので、２
段のＣ−ＭＯＳインバータ１５，１６にはその出力側に
電圧が加わるだけで、ゲートに電圧が加わることがな
く、電流を一切流さない。

【００３１】従って、サンプリング時の消費電力を低減
することができる。図７は、本発明の第５実施例を説明
するための回路図であり、第１のトランスミッションゲ
ート１１の出力部に２段のＣ−ＭＯＳインバータ１７，
１８を直列に接続したものである。このような構成にす
ることによって、第１のトランスミッションゲート１１
がオン状態のサンプリング時においても、その出力をＣ
−ＭＯＳインバータ１７，１８を介して行うことによっ
て、そのドライブ能力を向上させることができる。

【００３２】即ち、データ入力端子ＩＮからの入力信号
は、トランスミッションゲート１１のオン抵抗によっ
て、なまる（信号の立ち上がり、立ち下がりが緩慢にな
る）が本実施例によれば、Ｃ−ＭＯＳインバータ１７，
１８によって、このなまった信号を再び整成するため、
ドライブ能力が向上することになる。図８は、本発明の
第６実施例を説明するための回路図であり、第５実施例
の構成に対してＣ−ＭＯＳインバータ１９を追加したも
ので、Ｃ−ＭＯＳインバータ１７が２つのＣ−ＭＯＳイ
ンバータ１８，１９を駆動する構成となっている。

【００３３】例えば、第５実施例の場合には、Ｃ−ＭＯ
Ｓインバータ１８が出力端子ＯＵＴとオン抵抗及びオフ
セット抵抗の大きい第２のトランスミッションゲート１
２を駆動する構成でとなっているが、本実施例では、Ｃ
−ＭＯＳインバータ１７がオン抵抗及びオフセット抵抗
の小さいＣ−ＭＯＳインバータ１８，１９を駆動するた
め、そのドライブ能力は高くなる。

【００３４】図９は、本発明の第７実施例を説明するた
めの回路であり、第１実施例における第１のＣ−ＭＯＳ
インバータを２入力ＮＡＮＤ回路２１に置き換えて、ク
リアー端子ＣＬＲを設けたものである。本実施例によれ
ば、ホールド状態からサンプリング動作に移る際に、ク
リアー端子ＣＬＲに“Ｌ”レベルを入力すことで、瞬時
に出力端子ＯＵＴが“Ｌ”レベルにクリアーされるた
め、データ入力端子ＩＮからの信号レベルを正確に取り
込むことができる。

【００３５】従って、特にホールドされているデータ量
とこれからサンプリングしようとするデータ量が大きく
異なるような場合において、正確なサンプリングデータ
を出力することができる。図１０は、第７実施例と同様
２入力ＮＡＮＤ回路を用いたもので、本発明の第８実施
例を説明するための回路図である。

【００３６】本実施例は、第１，第２のトランスミッシ
ョンゲート１１，１２と、２段のＣ−ＭＯＳインバータ
２２，２３及びクリアー端子を有する２入力ＮＡＮＤ回
路２４によって構成されている。本実施例によれば、ホ
ールド状態からサンプリング動作に移る際に、第７実施
例同様、クリアー端子ＣＬＲに“Ｌ”レベルを入力すこ
とで、瞬時に出力端子ＯＵＴが“Ｌ”レベルにクリアー
されるため、データ入力端子ＩＮからの信号レベルを正
確に取り込むことができ、更に、第１のトランスミッシ
ョンゲート１１によってなまった信号をＣ−ＭＯＳイン
バータ２２，２３によって整成するため、出力の駆動能
力が向上する。

【００３７】図１１は、本発明のサンプル・ホールド回
路をフリップフロップ回路に適用した第９実施例を説明
するための回路図であり、それぞれサンプル・ホールド
回路である前段回路部２５と後段回路部２６とで構成さ
れ、後段回路部２６のＣ−ＭＯＳインバータ３５のソー
スをＣ−ＭＯＳインバータ３３の出力部に接続してい
る。

【００３８】本実施例において、クロック信号ＣＬＫに
よって、まずＣＫが“Ｌ”レベル、ＣＫバーが“Ｈ”レ
ベルになると、第１のトランスミッションゲート２７が
オン状態、第２，第３のトランスミッションゲート２
８，３１がオフ状態になり、データ入力端子ＩＮからの
データが前段回路部２５にサンプリングされる。そし
て、次のクロック信号ＣＬＫによって、ＣＫが“Ｈ”レ
ベル、ＣＫバーが“Ｌ”レベルになると、第１のトラン
スミッションゲート２７がオフ状態、第２のトランスミ
ッションゲート２８がオン状態になるため、入力された
データは第１，第２のＣ−ＭＯＳインバータ２９，３０
及び第２のトランスミッションゲート２８によりホール
ドされ、オン状態となる第３のトランスミッションゲー
ト３１を介して後段回路部２６にサンプリングされ、出
力端子Ｑ，ＱＸより出力される。

【００３９】更に、次のクロック信号ＣＬＫによって、
再びＣＫが“Ｌ”レベル、ＣＫバーが“Ｈ”レベルにな
ると、データ入力端子ＩＮより新たなデータが第１のト
ランスミッションゲート２７を介して前段回路部１５に
サンプリングされると共に、前回のデータが後段回路部
２６の第３，第４のＣ−ＭＯＳインバータ３３，３４及
び第４のトランスミッションゲート３２によってホール
ドされ、データ入力端子ＩＮからの新たにデータに係わ
らずホールドされるデータが出力端子Ｑ，ＱＸより出力
される。

【００４０】以上の説明のとおり本実施例によれば、後
段回路部２６で出力されている電圧レベルと異なる電圧
レベルを前段回路部２５に入力することができるので、
アナログ信号でのフリップフロップ動作を実現すること
ができる。図１２は、第９実施例の応用例である第１０
実施例を説明するための回路図である。

【００４１】サンプル・ホールド回路である前段回路部
３６及び後段回路部３７における第１のトランスミッシ
ョンゲート２７，３１の出力部にそれぞれＣ−ＭＯＳイ
ンバータ３８，４０が設けられており、後段におけるＣ
−ＭＯＳインバータ３５のソースはＣ−ＭＯＳインバー
タ４０のゲートに接続されている。本実施例によれば、
アナログ信号を取り扱えるフリップフロップ回路で、サ
ンプリング時において、前段、後段の回路部ともＣ−Ｍ
ＯＳインバータ３８，４０を介して信号が出力されるた
め、第１，第３のトランスミッションゲート２７，３１
の信号を整成して、スイッチング特性を向上させること
ができる。

【００４２】図１３は、やはり本発明のサンプル・ホー
ルド回路をフリップフロップ回路に適用した第１１実施
例を説明するための回路図であり、第９実施例の前段，
後段回路部のそれぞれの第１のＣ−ＭＯＳインバータ２
９，３３にかえてクリアー端子ＣＬＲを有する２入力Ｎ
ＡＮＤ回路４２，４３を設けていることを特徴にしてい
る。

【００４３】本実施例によれば、アナログ信号を取り扱
えるフリップフロップ回路で、サンプリング開始時にク
リアー端子ＣＬＲを“Ｌ”レベルにすることで、出力端
子Ｑ，ＱＸの出力電圧レベルが瞬時にクリアーされるた
め、新たな入力電圧が正確に伝達される。図１４は、本
発明の第１２実施例を説明するための回路図であり、第
１，第２のトランスミッションゲート１１，１２及び第
１，第２のＣ−ＭＯＳインバータ１３，１４に加えて、
遅延回路４４を設けたものである。

【００４４】図１４に示すように、第１のＣ−ＭＯＳイ
ンバータ１３のゲート側に抵抗等の遅延回路４４を設け
ることによって、入力データが非常に速く論理変換する
ような場合に、配線の引き回し等でソース電位がゲート
電位よりも遅れて決定されることを防止できる。図１５
は、本発明の第１３実施例を説明するための回路図であ
り、Ｃ−ＭＯＳインバータ４５，４６，４７と、比較回
路４８を組み合わせることにより、精度良い出力電圧を
得るものである。

【００４５】本実施例によれば、高速に変化する入力電
圧の場合に、変化した電圧レベルを瞬時に出力しようと
する電圧レベルに設定することができため、精度の高い
出力電圧を得ることができる。図１６は、アナログデー
タを両方向から入出力可能とする本発明の第１４実施例
を説明するための回路図である。

【００４６】本実施例は、第１，第２のトランスミッシ
ョンゲート１１，１２及び第１，第２のＣ−ＭＯＳイン
バータ１３，１４に加えて第３のトランスミッションゲ
ート４９を設けることによって、両方向からの入出力を
可能としている。

【００４７】

【効果】以上説明した本発明のサンプル・ホールド回路
によると、ホールド用の容量素子に代わり、Ｃ−ＭＯＳ
インバータを組み合わせることで入力データのサンプリ
ング及びホールドを可能としており、ホールド状態から
サンプリング動作に移る際に、インバータが瞬時に動作
するため高速動作が可能になると共に、容量素子のよう
に広いレイアウト面積を要することがないため、チップ
の小型化が可能となる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の第１実施例を説明するための回路図で
ある。

【図３】第１実施例における入出力データのタイミング
チャートを示す図である。

【図４】本発明の第２実施例を説明するための回路図で
ある。

【図５】本発明の第３実施例を説明するための回路図で
ある。

【図６】本発明の第４実施例を説明するための回路図で
ある。

【図７】本発明の第５実施例を説明するための回路図で
ある。

【図８】本発明の第６実施例を説明するための回路図で
ある。

【図９】本発明の第７実施例を説明するための回路図で
ある。

【図１０】本発明の第８実施例を説明するための回路図
である。

【図１１】本発明の第９実施例を説明するための回路図
である。

【図１２】本発明の第１０実施例を説明するための回路
図である。

【図１３】本発明の第１１実施例を説明するための回路
図である。

【図１４】本発明の第１２実施例を説明するための回路
図である。

【図１５】本発明の第１３実施例を説明するための回路
図である。

【図１６】本発明の第５実施例を説明するための回路図
である。

【図１７】従来のサンプル・ホールド回路を示す図であ
る。

【図１８】従来のサンプル・ホールド回路における入出
力データのタイムチャートを示す図である。

【図１９】従来のサンプル・ホールド回路を含むシステ
ム構成図である。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ゲートが制御信号端子（Ｓ１）からの信
   号を受けることでオンオフ制御され、ソースに接続され
   るデータ入力端子（ＩＮ）からの信号をドレインに接続
   される出力端子（ＯＵＴ）側へ通過或いは遮断するＭＯ
   Ｓトランジスタからなる第１のトランスミッションゲー
   ト（１）と、 該第１のトランスミッションゲート（１）の出力部に並
   列接続され、第１のトランスミッションゲート（１）と
   は反転論理で動作するＭＯＳトランジスタからなる第２
   のトランスミッションゲート（２）と、 前記第１のトランスミッションゲート（１）の出力部に
   おける電位によってゲートの制御が行われる第１のＣ−
   ＭＯＳインバータ（３）と、 該第１のＣ−ＭＯＳインバータ（３）の出力部における
   電位によってゲートの制御が行われる第２のＣ−ＭＯＳ
   インバータ（４）とを有し、 前記第２のトランスミッションゲート（２）がオン状態
   の時に該トランスミッションゲート（２）と前記第１の
   Ｃ−ＭＯＳインバータ（３）及び第２のインバータ
   （４）によって閉回路が形成されることを特徴とするサ
   ンプル・ホールド回路。
2. 【請求項２】 前記第１，第２トランスミッションゲー
   ト（１１，１２）はそれぞれＰＭＯＳトランジスタ（Ｔ
   Ｐ１，ＴＰ２）とＮＭＯＳトランジスタ（ＴＮ１，ＴＮ
   ２）とからなっていることを特徴とする請求項１記載の
   サンプル・ホールド回路
3. 【請求項３】 前記第２のトランスミッションゲート
   （１２）がオン状態の時に該第２のトランスミッション
   ゲート（１２）を介して前記第１のトランスミッション
   ゲート（１１）の出力部の電位がソースに入力される第
   １のＣ−ＭＯＳトランジスタ（１５）と該Ｃ−ＭＯＳト
   ランジスタ（１５）の出力の電位によってゲートを制御
   される第２のＣ−ＭＯＳトランジスタ（１６）を有する
   ことを特徴とする請求項１記載のサンプル・ホールド回
   路。
4. 【請求項４】 ゲートが制御信号端子（Ｓ１）からの信
   号を受けることでオンオフ制御され、ソースに接続され
   るデータ入力端子（ＩＮ）からの信号をドレインに接続
   される出力端子（ＯＵＴ）側へ通過或いは遮断するＭＯ
   Ｓトランジスタからなる第１のトランスミッションゲー
   ト（１１）と、 該第１のトランスミッションゲート（１１）の出力部に
   並列接続され、第１のトランスミッションゲート（１
   １）とは反転論理で動作するＭＯＳトランジスタからな
   る第２のトランスミッションゲート（１２）と、 該第１のトランスミッションゲート（１１）の出力部に
   おける電位によってゲートの制御が行われると共に、ク
   リアー端子（ＣＬＲ）を有する２入力ＮＡＮＤ回路（２
   １）と、 該２入力ＮＡＮＤ回路（２１）の出力部における電位に
   よってゲートの制御が行われるＣ−ＭＯＳインバータ
   （２０）とを有し、 前記第２のトランスミッションゲート（２）がオン状態
   の時に、該トランスミッションゲート（１２）と２入力
   ＮＡＮＤ回路（２１）及びＣ−ＭＯＳインバータ（２
   ０）によって閉回路が形成されることを特徴とするサン
   プル・ホールド回路。
5. 【請求項５】 請求項２記載のサンプル・ホールド回路
   を２段接続して、データ入力端子（ＩＮ）に接続される
   第１のトランスミッションゲート（２７）と、該第１の
   トランスミッションゲート（２７）がオフ状態の時に、
   閉回路を形成する第２のトランスミッションゲート（２
   ８）及び第１，第２のＣ−ＭＯＳインバータ（２９，３
   ０）とからなる前段回路部（２５）と、 前段回路部（２５）の出力部に接続される第３のトラン
   スミッションゲート（３１）と、該第３のトランスミッ
   ションゲート（３１）がオフ状態の時に、閉回路を形成
   する第４のトランスミッションゲート（３２）及び第
   ３，第４のＣ−ＭＯＳインバータ（３３，３４）とから
   なる後段回路部２６とを構成し、 クロック信号（ＣＬＫ）によって、前記第１のトランス
   ミッションゲート（２７）がオン状態の時に、前記第
   ２，第３のトランスミッションゲート（２８，３１）が
   オフ状態に、前記第４のトランスミッションゲート（３
   ５）がオン状態となるよう制御されることを特徴とする
   サンプル・ホールド回路。
6. 【請求項６】 請求項２記載の第１のＣ−ＭＯＳインバ
   ータ（１３）に入力部と第１のトランスミッションゲー
   ト（１１）との間に遅延回路（４４）を備えていること
   を特徴とする請求項２記載のサンプル・ホールド回路。
7. 【請求項７】 ゲートが制御信号端子（Ｓ１）からの信
   号を受けることでオンオフ制御され、ソースに接続され
   るデータ入力端子（ＩＮ）からの信号をドレインに接続
   される出力端子（ＯＵＴ）側へ通過或いは遮断するＭＯ
   Ｓトランジスタからなる第１のトランスミッションゲー
   ト（１１）と、 該第１のトランスミッションゲート（１１）の出力部に
   並列接続され、第１のトランスミッションゲート（１
   １）とは反転論理で動作するＭＯＳトランジスタからな
   る第２のトランスミッションゲート（１２）と、 並列接続され、それぞれ前記第１のトランスミッション
   ゲート（１１）の出力部の電位によってゲートを制御さ
   れる第１，第２のＣ−ＭＯＳインバータ（４６，４７）
   と、 該第１のＣ−ＭＯＳインバータ（４６）の出力部の電位
   によってゲートを制御される第３のＣ−ＭＯＳインバー
   タ（４５）と、 前記第２のＣ−ＭＯＳインバータ（４７）と前記第１の
   トランスミッションゲート（１１）の出力部の信号を比
   較して前記第３のＣ−ＭＯＳインバータ（４５）に入力
   する比較回路（４８）とを備えることを特徴とするサン
   プル・ホールド回路。
8. 【請求項８】 ゲートが制御信号端子（Ｓ１，Ｓ２）か
   らの信号を受けることでオンオフ制御され、データ入出
   力端子（Ｄ１）からの信号を通過或いは遮断するＭＯＳ
   トランジスタからなる第１のトランスミッションゲート
   （１１）と、 該第１のトランスミッションゲート（１１）とは対向し
   て、ゲートが制御信号端子（Ｓ３，Ｓ４）からの信号を
   受けることでオンオフ制御され、データ入出力端子（Ｄ
   ２）からの信号を通過或いは遮断するＭＯＳトランジス
   タからなる第２のトランスミッションゲート（４９）
   と、 第１，第２のトランスミッションゲート（１１，４９）
   間にあり、制御信号端子（Ｓ５，Ｓ６）からの信号を受
   けることでオンオフ制御される第３のトランスミッショ
   ンゲート（１２）と、該第３のトランスミッショッゲー
   ト（１２）がオン状態の時に、該第３のトランスミッシ
   ョンゲート（１２）を介して閉回路を形成する第１，第
   ２のＣ−ＭＯＳインバータ（１３，１４）とを備えるこ
   とを特徴とするサンプル・ホールド回路。