JPH07142979A - Sample-and-hold circuit - Google Patents

Abstract

PURPOSE:To reduce the area of the circuit layout and to make a high-speed operation from the hold state to the sampling state. CONSTITUTION:Control signal terminals S1 and S2 are made H and L levels. Then transmission gates 1 and 2 are turned on and off respectively and the data from an input terminal IN is sampled. When the control signal terminals S1 and S2 are made H and L levels, the transmission gates 1 and 2 are turned on and off respectively and the transmission gate 2 and C-MOS inverter 3 and 4 make a loop to hold the voltage level of the output terminal OUT. Thus, the data are held and the inverter operates instantaneously even when holding state moves to the sampling state, resulting in enabling the high-speed operation.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、例えば液晶表示装置の
ドライバーＩＣ内に設けられ、アナログ入力信号による
データをサンプリング及びホールドする回路に関するも
のである。液晶表示装置は、Ｘ方向及びＹ方向の信号線
と、その交点にマトリクス状に配列される画素とを有
し、所望の信号線に信号を送って特定の画素を選択する
ことで、表示パネルに像を映し出すものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit provided in a driver IC of a liquid crystal display device, for sampling and holding data according to an analog input signal. The liquid crystal display device has signal lines in the X direction and the Y direction and pixels arranged in a matrix at intersections thereof, and sends a signal to a desired signal line to select a specific pixel. The image is projected on.

【０００２】この時、複数の信号線に異なるタイミング
でデータが入力されるので、これらのデータを同時に出
力するため、データをサンプリングすると共に所定時間
だけ保持するサンプル・ホールド回路が必要になる。At this time, since data is input to a plurality of signal lines at different timings, these data are output at the same time, so that a sample and hold circuit for sampling the data and holding it for a predetermined time is required.

【０００３】[0003]

【従来の技術】図１７に従来のサンプル・ホールド回路
を示す。図１７に示すように、従来のサンプル・ホール
ド回路は、ＰＭＯＳトランジスタＴＰ１１とＮＭＯＳト
ランジスタＴＮ１１とからなる一般的なＣ−ＭＯＳトラ
ンスミッションゲート５１と、データホールドのための
容量素子Ｃ１を有している。2. Description of the Related Art FIG. 17 shows a conventional sample and hold circuit. As shown in FIG. 17, the conventional sample-hold circuit has a general C-MOS transmission gate 51 including a PMOS transistor TP11 and an NMOS transistor TN11, and a capacitive element C1 for holding data.

【０００４】そして、ＰＭＯＳトランジスタＴＰ１１、
及びＮＭＯＳトランジスタＴＮ１１のゲートには、それ
ぞれ制御信号端子Ｓ１１，Ｓ１２が接続されており、デ
ータ入力端子ＩＮから入力されるアナログ信号を制御し
て、出力端子ＯＵＴより出力データを出力する。尚、制
御信号端子Ｓ１１，Ｓ１２は反転論理、即ち一方が
“Ｈ”レベルの時は他方が“Ｌ”レベルとなるものであ
る。Then, the PMOS transistor TP11,
Control signal terminals S11 and S12 are connected to the gates of the NMOS transistor TN11 and the NMOS transistor TN11, respectively, to control an analog signal input from the data input terminal IN and output the output data from the output terminal OUT. The control signal terminals S11 and S12 are inverted logic, that is, when one is at "H" level, the other is at "L" level.

【０００５】以下に本回路の動作説明を行う。まず、入
力データをサンプリングする場合は、一方の制御信号端
子Ｓ１１を“Ｌ”レベルにする。この時他方のセレクト
端子は反転論理であるため、“Ｈ”レベルになる。従っ
て、Ｃ−ＭＯＳトランスミッションゲート５１はオン状
態となり、入力端子ＩＮから入力される信号が、Ｃ−Ｍ
ＯＳトランスミッションゲート５１を介して容量素子Ｃ
１に充電されつつ、放電して出力データとなる。The operation of this circuit will be described below. First, when sampling the input data, one control signal terminal S11 is set to the "L" level. At this time, since the other select terminal has the inverted logic, it becomes the “H” level. Therefore, the C-MOS transmission gate 51 is turned on, and the signal input from the input terminal IN changes to C-M.
Capacitance element C via OS transmission gate 51
While being charged to 1, it is discharged and becomes output data.

【０００６】次に、データホールド時においては、制御
信号端子Ｓ１１を“Ｈ”レベルにすることで、Ｃ−ＭＯ
Ｓトランスミッションゲート５１をオフ状態にする。Ｃ
−ＭＯＳトランスミッションゲート５１がオフ状態であ
るため、入力端子ＩＮからの信号は入力されず、容量素
子Ｃ１に充電された信号（電荷）は保持され、出力端子
ＯＵＴから出力される。Next, at the time of data hold, the control signal terminal S11 is set to "H" level so that the C-MO
The S transmission gate 51 is turned off. C
Since the -MOS transmission gate 51 is in the off state, the signal from the input terminal IN is not input, the signal (charge) charged in the capacitive element C1 is held, and the signal is output from the output terminal OUT.

【０００７】保持状態において、容量素子Ｃ１に充電さ
れている電荷（信号）は、出力端子ＯＵＴから放電（出
力）されるが、完全に放電するまでの時間は長く、保持
状態を継続しておく時間はそれよりはるかに短い。In the holding state, the electric charge (signal) charged in the capacitive element C1 is discharged (output) from the output terminal OUT, but the time until it is completely discharged is long and the holding state is continued. The time is much shorter than that.

【０００８】[0008]

【発明が解決しようとする課題】上記図１７に示すよう
なサンプル・ホールド回路においては、データホールド
用として容量素子Ｃ１を用いているため、図１８に入出
力データ及び制御信号端子Ｓ１１，Ｓ１２の信号の変化
を示すタイミングチャートを示すが、サンプリング時の
充放電に時間を要し、出力データの応答が遅くなる。In the sample-and-hold circuit as shown in FIG. 17, since the capacitive element C1 is used for holding data, the input / output data and control signal terminals S11 and S12 are shown in FIG. A timing chart showing changes in signals is shown, but it takes time to charge and discharge at the time of sampling, and the response of output data becomes slow.

【０００９】また、データホールドのために必要な容
量、例えば１０ｐＦの容量素子を形成するには極めて広
いレイアウト面積が必要になる。更にＣ−ＭＯＳトラン
スミッションゲート５１のオン抵抗、及び高耐圧構造の
ＰＭＯＳトランジスタＴＰ１１側のオフセット抵抗をス
イッチング特性上、小さくするためにトランジスタサイ
ズを大きくしなければならない。In addition, a very large layout area is required to form a capacitance necessary for holding data, for example, a capacitance element of 10 pF. Further, the transistor size must be increased in order to reduce the on-resistance of the C-MOS transmission gate 51 and the offset resistance on the side of the PMOS transistor TP11 having the high breakdown voltage structure in terms of switching characteristics.

【００１０】このことは、Ｃ−ＭＯＳトランスミッショ
ンゲート５１を駆動するための素子の増大にもつなが
る。図１９は、従来のサンプル・ホールド回路を含むシ
ステム構成図であり、サンプル・ホールド回路５５、制
御回路５６、出力回路５７からなる液晶表示装置の１ビ
ットに対応するものである。This also leads to an increase in the number of elements for driving the C-MOS transmission gate 51. FIG. 19 is a system configuration diagram including a conventional sample and hold circuit, which corresponds to 1 bit of a liquid crystal display device including a sample and hold circuit 55, a control circuit 56, and an output circuit 57.

【００１１】図１９に示すように、Ｃ−ＭＯＳトランス
ミッションゲート５１を駆動するための制御回路５６に
おけるＣ−ＭＯＳインバータやレベルシフターもかなり
大きなものとなり、今や液晶表示装置における駆動回路
の出力数は、１９０ビットのもの等が主流であるため、
チップサイズは極めて大きいものとなる。本発明は、か
かる従来技術の問題に鑑みてなされたものであり、アナ
ログ信号のサンプリング或いはホールドを高速に行うと
共に、回路のレイアウト面積を小さくすることのできる
回路構成を実現することを目的としている。As shown in FIG. 19, the C-MOS inverter and the level shifter in the control circuit 56 for driving the C-MOS transmission gate 51 are considerably large, and the number of outputs of the drive circuit in the liquid crystal display device is now large. Since 190-bit ones are the mainstream,
The chip size becomes extremely large. The present invention has been made in view of the above problems of the prior art, and an object of the present invention is to realize a circuit configuration capable of performing sampling or holding of an analog signal at high speed and reducing the layout area of the circuit. .

【００１２】[0012]

【課題を解決するための手段】上記課題を解決する本発
明のサンプル・ホールド回路は、ゲートが制御信号端子
Ｓ１からの信号を受けることでオンオフ制御され、ソー
スに接続されるデータ入力端子ＩＮからの信号をドレイ
ンに接続される出力端子ＯＵＴ側へ通過或いは遮断する
ＭＯＳトランジスタからなる第１のトランスミッション
ゲート１と、該第１のトランスミッションゲート１の出
力部に並列接続され、第１のトランスミッションゲート
１とは反転論理で動作するＭＯＳトランジスタからなる
第２のトランスミッションゲート２と、該第２のトラン
スミッションゲート２に直列接続され、前記第１のトラ
ンスミッションゲート２の出力部における電位によって
ゲートの制御が行われる第１のＣ−ＭＯＳインバータ３
と、該第１のＣ−ＭＯＳインバータ３の出力部における
電位によってゲートの制御が行われる第２のＣ−ＭＯＳ
インバータ４とを有し、前記第２のトランスミッション
ゲート２がオン状態の時に該トランスミッションゲート
２と前記第１のＣ−ＭＯＳインバータ３及び第２のイン
バータ４によって閉回路が形成されることを特徴として
いる。In the sample and hold circuit of the present invention for solving the above problems, the gate is on / off controlled by receiving a signal from the control signal terminal S1, and the data input terminal IN is connected to the source. Of the first transmission gate 1 formed of a MOS transistor that passes or blocks the signal of the first transmission gate to the side of the output terminal OUT connected to the drain, and the first transmission gate 1 connected in parallel to the output portion of the first transmission gate 1. Is connected in series with the second transmission gate 2 composed of a MOS transistor operating in the inversion logic, and the gate is controlled by the potential at the output part of the first transmission gate 2. First C-MOS inverter 3
And a second C-MOS whose gate is controlled by the potential at the output of the first C-MOS inverter 3.
An inverter 4 is provided, and a closed circuit is formed by the transmission gate 2, the first C-MOS inverter 3 and the second inverter 4 when the second transmission gate 2 is in an ON state. There is.

【００１３】[0013]

【作用】図１に示す本発明のサンプル・ホールド回路に
おいて、まず制御信号端子Ｓ１を“Ｈ”レベル（制御信
号端子Ｓ２を“Ｌ”レベル）にすることで、一方のトラ
ンスミッションゲート１がオン状態、他方のトランスミ
ッションゲート２がオフ状態になり、入力端子ＩＮから
のデータがサンプリングされる。In the sample and hold circuit of the present invention shown in FIG. 1, one transmission gate 1 is turned on by first setting the control signal terminal S1 to "H" level (control signal terminal S2 is "L" level). , The other transmission gate 2 is turned off, and the data from the input terminal IN is sampled.

【００１４】そして、制御信号端子Ｓ１を“Ｌ”レベル
（制御信号端子Ｓ２を“Ｈ”レベル）にすると、一方の
トランスミッションゲート１がオフ状態、他方のトラン
スミッションゲート２がオン状態になり、トランスミッ
ションゲート２とＣ−ＭＯＳインバータ３，４とでルー
プが形成されて、出力端子ＯＵＴの電圧レベルがホール
ドされる。When the control signal terminal S1 is set to the "L" level (control signal terminal S2 is set to the "H" level), one transmission gate 1 is turned off and the other transmission gate 2 is turned on, and the transmission gate is turned on. 2 and the C-MOS inverters 3 and 4 form a loop, and the voltage level of the output terminal OUT is held.

【００１５】以上のように、２段のＣ−ＭＯＳインバー
タによって入力端子からのデータをホールドするため、
ホールドからサンプリング動作に移る際も、インバータ
が瞬時に動作するため高速動作が可能になると共に、容
量素子のように広いレイアウト面積を要することがない
ため、チップの小型化が可能となる。As described above, since the data from the input terminal is held by the two-stage C-MOS inverter,
Even when the hold operation shifts to the sampling operation, the inverter operates instantaneously, which enables high-speed operation and does not require a large layout area unlike a capacitive element, which allows the chip to be downsized.

【００１６】[0016]

【実施例】以下に、本発明のサンプル・ホールド回路の
実施例を説明する。図２は、本発明の第一実施例を説明
するための回路図であり、液晶表示装置のドライバーＩ
Ｃの１ビット分に対応するものである。本回路は、本発
明の対象部分であるサンプル・ホールド回路５と、サン
プル・ホールド回路５のトランスミッションゲートを制
御するための制御回路６と、サンプル・ホールド回路５
から出力される信号を処理して所望の出力信号を得る出
力回路７とを有している。Embodiments of the sample and hold circuit of the present invention will be described below. FIG. 2 is a circuit diagram for explaining the first embodiment of the present invention. The driver I of the liquid crystal display device is shown in FIG.
This corresponds to one bit of C. This circuit comprises a sample and hold circuit 5 which is the object of the present invention, a control circuit 6 for controlling the transmission gate of the sample and hold circuit 5, and a sample and hold circuit 5.
And an output circuit 7 for processing a signal output from the device to obtain a desired output signal.

【００１７】本実施例のサンプル・ホールド回路５は、
ＰＭＯＳトランジスタＴＰ１とＮＭＯＳトランジスタＴ
Ｎ１とからなる第１のトランスミッションゲート１１、
ＮＭＯＳトランジスタＴＮ２とＰＭＯＳトランジスタＴ
Ｐ２とからなる第２のトランスミッションゲート１２、
ＰＭＯＳトランジスタＴＰ３，ＴＰ４及びＮＭＯＳトラ
ンジスタＴＮ３，ＴＮ４とからなり、それぞれのＰＭＯ
ＳトランジスタＴＰ３，ＴＰ４のソース側が第１のトラ
ンスミッションゲート１１の出力部に接続されてなる一
対のＣ−ＭＯＳインバータ１３，１４とから構成されて
いる。The sample and hold circuit 5 of this embodiment is
PMOS transistor TP1 and NMOS transistor T
A first transmission gate 11 consisting of N1 and
NMOS transistor TN2 and PMOS transistor T
A second transmission gate 12 consisting of P2,
It is composed of PMOS transistors TP3 and TP4 and NMOS transistors TN3 and TN4.
The sources of the S transistors TP3 and TP4 are composed of a pair of C-MOS inverters 13 and 14 connected to the output of the first transmission gate 11.

【００１８】第１のＣ−ＭＯＳインバータ１３のＰＭＯ
ＳトランジスタＴＰ３とＮＭＯＳトランジスタＴＮ３の
ゲートは第１のトランスミッションゲート１１の出力部
に接続され、第２のＣ−ＭＯＳインバータ１４のＰＭＯ
ＳトランジスタＴＰ４，ＮＭＯＳトランジスタＴＮ４の
ゲートは第１のＣ−ＭＯＳインバータ１３の出力部に接
続されて、それぞれの電位によってオンオフの切り換え
が行われる。PMO of the first C-MOS inverter 13
The gates of the S transistor TP3 and the NMOS transistor TN3 are connected to the output of the first transmission gate 11, and the PMO of the second C-MOS inverter 14 is connected.
The gates of the S-transistor TP4 and the NMOS transistor TN4 are connected to the output section of the first C-MOS inverter 13, and switched on and off by the respective potentials.

【００１９】また、第２のＣ−ＭＯＳインバータ１４の
出力部は、第２のトランスミッションゲート１２に接続
され、第２のトランスミッションゲートがオン状態の時
には第１のＣ−ＭＯＳインバータ１３及び第２のＣ−Ｍ
ＯＳインバータ１４とによって閉回路が形成される。
尚、第１，第２のトランスミッションゲートをそれぞれ
ＰＭＯＳトランジスタとＮＭＯＳトランジスタを組み合
わせて構成しているのは、そのスイッチング特性を良好
にするためである。The output portion of the second C-MOS inverter 14 is connected to the second transmission gate 12, and when the second transmission gate is in the ON state, the first C-MOS inverter 13 and the second C-MOS inverter 13 are connected. CM
A closed circuit is formed by the OS inverter 14.
The first and second transmission gates are formed by combining the PMOS transistor and the NMOS transistor, respectively, in order to improve their switching characteristics.

【００２０】次に図２における本実施例の動作説明を行
う。制御回路６によって、サンプル・ホールド回路５の
端子ａ，ｂのレベルを制御するが、まず端子ａ、即ちＰ
ＭＯＳトランジスタＴＰ１とＮＭＯＳトランジスタＴＮ
２のゲートに接続される点を“Ｌ”レベル、端子ｂ、即
ちＮＭＯＳトランジスタＴＮ１とＰＭＯＳトランジスタ
ＴＰ２のゲートに接続される点を“Ｈ”レベルとする。Next, the operation of this embodiment in FIG. 2 will be described. The control circuit 6 controls the levels of the terminals a and b of the sample and hold circuit 5. First, the terminal a, that is, P
MOS transistor TP1 and NMOS transistor TN
The point connected to the second gate is set to "L" level, and the point connected to the terminal b, that is, the gates of the NMOS transistor TN1 and the PMOS transistor TP2 is set to "H" level.

【００２１】尚、制御回路６は、その回路構成から明ら
かなとおり、それぞれの端子ａ，ｂが必ず逆のレベルと
なるように制御している。端子ａが“Ｌ”レベル、端子
ｂが“Ｈ”レベルになると、第１のトランスミッション
ゲート１１がオン状態、第２のトランスミッションゲー
ト１２がオフ状態となる。As is clear from the circuit configuration, the control circuit 6 controls so that the terminals a and b are always at opposite levels. When the terminal a becomes "L" level and the terminal b becomes "H" level, the first transmission gate 11 is turned on and the second transmission gate 12 is turned off.

【００２２】第１のトランスミッションゲート１１がオ
ン状態であれば、このトランスミッションゲートに接続
されるデータ入力端子ＩＮからの入力信号は、サンプリ
ングされる。従って、データ入力信号ＩＮからのデータ
がそのまま出力回路７へ出力されることになる。次に、
制御回路６によって、端子ａを“Ｈ”レベル、端子ｂを
“Ｌ”レベルにすると、第１のトランスミッションゲー
ト１１がオフ状態、第２のトランスミッションゲート１
２がオン状態となる。When the first transmission gate 11 is on, the input signal from the data input terminal IN connected to this transmission gate is sampled. Therefore, the data from the data input signal IN is directly output to the output circuit 7. next,
When the control circuit 6 sets the terminal a to the “H” level and the terminal b to the “L” level, the first transmission gate 11 is turned off, and the second transmission gate 1 is turned off.
2 is turned on.

【００２３】この時、制御回路６によって決定された電
圧レベル、即ち端子ａ，ｂのレベルを切り換える直前の
データ入力端子ＩＮからの入力信号の電圧レベルが第１
のＣ−ＭＯＳトランジスタ１３のＰＭＯＳトランジスタ
ＴＰ３、ＮＭＯＳトランジスタＴＮ３のゲート電圧及び
ソース電圧となり、また第２のＣ−ＭＯＳインバータ１
４のＰＭＯＳトランジスタＴＰ４、ＮＭＯＳトランジス
タＴＮ４のソース電圧となる。At this time, the voltage level determined by the control circuit 6, that is, the voltage level of the input signal from the data input terminal IN immediately before switching the levels of the terminals a and b is the first.
Of the C-MOS transistor 13, the gate voltage and the source voltage of the PMOS transistor TP3 and the NMOS transistor TN3, and the second C-MOS inverter 1
4 becomes the source voltage of the PMOS transistor TP4 and the NMOS transistor TN4.

【００２４】仮にこの電圧レベルが１０〔Ｖ〕であった
とすると、第１のＣ−ＭＯＳインバータ１３のＰＭＯＳ
トランジスタＴＰ３がオフ状態、ＮＭＯＳトランジスタ
ＴＮ３がオン状態となる。従って、第１のＣ−ＭＯＳイ
ンバータ１３の出力は接地レベルになる。接地レベルが
ゲートに入力される第２のＣ−ＭＯＳインバータ１４の
ＰＭＯＳトランジスタＴＰ４はオン状態、ＮＭＯＳトラ
ンジスタＴＮ４はオフ状態となって、第２のＣ−ＭＯＳ
インバータ１４からは、ソース電圧の１０〔Ｖ〕が出力
される。Assuming that this voltage level is 10 [V], the PMOS of the first C-MOS inverter 13 is
The transistor TP3 is turned off and the NMOS transistor TN3 is turned on. Therefore, the output of the first C-MOS inverter 13 becomes the ground level. The PMOS transistor TP4 and the NMOS transistor TN4 of the second C-MOS inverter 14 whose ground level is input to the gate are turned on, and the second C-MOS is turned off.
A source voltage of 10 [V] is output from the inverter 14.

【００２５】第２のＣ−ＭＯＳインバータ１４の出力部
には第２のトランスミッションゲート１２が接続されて
おり、これら第２のトランスミッションゲート１２、第
１，第２のＣ−ＭＯＳインバータ１３，１４によって閉
回路が形成されて、サンプル・ホールド回路５の出力部
における電圧レベルが１０〔Ｖ〕にホールドされる。以
上説明した本実施例によれば、ホールド用として容量素
子を必要とせず、ホールド状態からサンプリング状態に
切り換える場合も、Ｃ−ＭＯＳインバータを使用してい
ることから、論理変換が瞬時に行われ、高速動作を実現
することができる。The second transmission gate 12 is connected to the output portion of the second C-MOS inverter 14, and the second transmission gate 12 and the first and second C-MOS inverters 13 and 14 are used. A closed circuit is formed and the voltage level at the output of the sample and hold circuit 5 is held at 10 [V]. According to the present embodiment described above, since the C-MOS inverter is used even when switching from the hold state to the sampling state without using a capacitive element for holding, logical conversion is instantaneously performed. High-speed operation can be realized.

【００２６】図３は、本実施例のサンプル・ホールド回
路における入出力データ及び制御回路６によって制御さ
れる端子ａ，ｂの信号の変化を示すタイミングチャート
である。図３に示すように、本実施例のサンプル・ホー
ルド回路の場合、端子ａが“Ｌ”レベル、端子ｂが
“Ｈ”レベルのサンプリング時において入力信号ＩＮに
対する出力信号ＯＵＴの応答速度、即ちスイッチング特
性は従来のサンプル・ホールド回路に比べ高速になって
いる。FIG. 3 is a timing chart showing input / output data in the sample and hold circuit of this embodiment and changes in signals at terminals a and b controlled by the control circuit 6. As shown in FIG. 3, in the case of the sample and hold circuit of the present embodiment, the response speed of the output signal OUT with respect to the input signal IN, that is, switching is performed at the time of sampling when the terminal a is at "L" level and the terminal b is at "H" level. The characteristics are faster than conventional sample and hold circuits.

【００２７】また、本実施例のサンプル・ホールド回路
を使用すれば、制御回路６の構成も簡単且つ小型にする
ことができ、従来のサンプル・ホールド回路を使用した
場合に比べて、そのチップサイズを半分程度にすること
ができる。次に、本発明の第２実施例を図４により説明
する。第１実施例と同様な構成部分には同じ符号を付し
ている図４に示すサンプル・ホールド回路においては、
図２で第１のトランスミッションゲート１１の出力部に
接続されていた第１のＣ−ＭＯＳインバータ１３のＰＭ
ＯＳトランジスタＴＰ３のソースを電源ＶCCに接続して
いることを特徴としている。Further, if the sample and hold circuit of this embodiment is used, the configuration of the control circuit 6 can be made simple and small, and the chip size thereof is smaller than that in the case of using the conventional sample and hold circuit. Can be halved. Next, a second embodiment of the present invention will be described with reference to FIG. In the sample and hold circuit shown in FIG. 4, in which the same components as those in the first embodiment are designated by the same reference numerals,
PM of the first C-MOS inverter 13 connected to the output part of the first transmission gate 11 in FIG.
The source of the OS transistor TP3 is connected to the power supply Vcc.

【００２８】このような構成とすることにより、ＰＭＯ
ＳトランジスタＴＰ３には、常時電源電圧がかかってお
り、第１のトランスミッションゲート１１の出力部の電
位が上がり、ＰＭＯＳトランジスタＴＰ３がオン状態に
なった時に、電源ＶCCの電位が瞬時に出力され、第２の
Ｃ−ＭＯＳインバータ１４へと入力される。従って、第
１のＣ−ＭＯＳインバータ１３のスイッチング動作が高
速且つ安定したものとなる。With this structure, the PMO
The power supply voltage is constantly applied to the S transistor TP3, the potential of the output portion of the first transmission gate 11 rises, and when the PMOS transistor TP3 is turned on, the potential of the power supply VCC is instantaneously output. 2 is input to the C-MOS inverter 14. Therefore, the switching operation of the first C-MOS inverter 13 becomes fast and stable.

【００２９】また、図５は、第２のＣ−ＭＯＳインバー
タ１４におけるＰＭＯＳトランジスタＴＰ４のソースを
電源ＶCCに接続した第３実施例であり、第２のＣ−ＭＯ
Ｓインバータ１４が、電源レベル或いは接地レベルのい
ずれかを出力することになるため、デジタルの入力信号
を取り扱うことができる。更に、図示していないが、第
３実施例における第１のＣ−ＭＯＳインバータ１３のＰ
ＭＯＳトランジスタＴＰ３のソースを第２実施例同様電
源ＶCCに接続することで、デジタル入力信号を取り扱え
るサンプル・ホールド回路において、高速かつ安定した
スイッチング動作を行うことが可能となる。Further, FIG. 5 shows a third embodiment in which the source of the PMOS transistor TP4 in the second C-MOS inverter 14 is connected to the power supply VCC, and the second C-MO is shown.
Since the S inverter 14 outputs either a power supply level or a ground level, it can handle a digital input signal. Further, although not shown, P of the first C-MOS inverter 13 in the third embodiment is used.
By connecting the source of the MOS transistor TP3 to the power supply Vcc as in the second embodiment, it becomes possible to perform high-speed and stable switching operation in the sample and hold circuit that can handle the digital input signal.

【００３０】図６は、本発明の第４実施例を説明するた
めの回路図であり、２段のＣ−ＭＯＳインバータ１５，
１６の入力、出力の方向が上述した第１〜第３実施例と
異なっている。第１〜第３実施例においては、第１のト
ランスミッションゲート１１がオン状態のサンプリング
時にもＣ−ＭＯＳインバータは駆動する構成であるが、
本実施例によれば、第１のトランスミッションゲート１
１がオン状態のサンプリング時において、第２のトラン
スミッションゲート１２は当然オフ状態であるので、２
段のＣ−ＭＯＳインバータ１５，１６にはその出力側に
電圧が加わるだけで、ゲートに電圧が加わることがな
く、電流を一切流さない。FIG. 6 is a circuit diagram for explaining the fourth embodiment of the present invention, which is a two-stage C-MOS inverter 15,
The 16 input and output directions are different from those of the first to third embodiments described above. In the first to third embodiments, the C-MOS inverter is driven even during sampling when the first transmission gate 11 is in the ON state.
According to this embodiment, the first transmission gate 1
Since the second transmission gate 12 is naturally in the OFF state at the time of sampling when 1 is in the ON state, 2
To the C-MOS inverters 15 and 16 of the stage, only a voltage is applied to the output side, no voltage is applied to the gate, and no current flows.

【００３１】従って、サンプリング時の消費電力を低減
することができる。図７は、本発明の第５実施例を説明
するための回路図であり、第１のトランスミッションゲ
ート１１の出力部に２段のＣ−ＭＯＳインバータ１７，
１８を直列に接続したものである。このような構成にす
ることによって、第１のトランスミッションゲート１１
がオン状態のサンプリング時においても、その出力をＣ
−ＭＯＳインバータ１７，１８を介して行うことによっ
て、そのドライブ能力を向上させることができる。Therefore, the power consumption at the time of sampling can be reduced. FIG. 7 is a circuit diagram for explaining the fifth embodiment of the present invention, in which the output portion of the first transmission gate 11 has a two-stage C-MOS inverter 17,
18 are connected in series. With such a configuration, the first transmission gate 11
Output is C
-By performing the operation via the MOS inverters 17 and 18, the drive capability can be improved.

【００３２】即ち、データ入力端子ＩＮからの入力信号
は、トランスミッションゲート１１のオン抵抗によっ
て、なまる（信号の立ち上がり、立ち下がりが緩慢にな
る）が本実施例によれば、Ｃ−ＭＯＳインバータ１７，
１８によって、このなまった信号を再び整成するため、
ドライブ能力が向上することになる。図８は、本発明の
第６実施例を説明するための回路図であり、第５実施例
の構成に対してＣ−ＭＯＳインバータ１９を追加したも
ので、Ｃ−ＭＯＳインバータ１７が２つのＣ−ＭＯＳイ
ンバータ１８，１９を駆動する構成となっている。That is, the input signal from the data input terminal IN is rounded by the on-resistance of the transmission gate 11 (the rising and falling of the signal becomes slow), but according to this embodiment, the C-MOS inverter 17 is provided. ，
In order to reconstruct this blunt signal by 18,
The driving ability will be improved. FIG. 8 is a circuit diagram for explaining the sixth embodiment of the present invention, in which a C-MOS inverter 19 is added to the configuration of the fifth embodiment, and the C-MOS inverter 17 has two C-MOS inverters. -The MOS inverters 18 and 19 are driven.

【００３３】例えば、第５実施例の場合には、Ｃ−ＭＯ
Ｓインバータ１８が出力端子ＯＵＴとオン抵抗及びオフ
セット抵抗の大きい第２のトランスミッションゲート１
２を駆動する構成でとなっているが、本実施例では、Ｃ
−ＭＯＳインバータ１７がオン抵抗及びオフセット抵抗
の小さいＣ−ＭＯＳインバータ１８，１９を駆動するた
め、そのドライブ能力は高くなる。For example, in the case of the fifth embodiment, the C-MO
The S inverter 18 is connected to the output terminal OUT and the second transmission gate 1 having large ON resistance and offset resistance.
2 is configured to be driven, but in the present embodiment, C
Since the -MOS inverter 17 drives the C-MOS inverters 18 and 19 having small on-state resistance and offset resistance, its drive capability becomes high.

【００３４】図９は、本発明の第７実施例を説明するた
めの回路であり、第１実施例における第１のＣ−ＭＯＳ
インバータを２入力ＮＡＮＤ回路２１に置き換えて、ク
リアー端子ＣＬＲを設けたものである。本実施例によれ
ば、ホールド状態からサンプリング動作に移る際に、ク
リアー端子ＣＬＲに“Ｌ”レベルを入力すことで、瞬時
に出力端子ＯＵＴが“Ｌ”レベルにクリアーされるた
め、データ入力端子ＩＮからの信号レベルを正確に取り
込むことができる。FIG. 9 is a circuit for explaining the seventh embodiment of the present invention, which is the first C-MOS in the first embodiment.
The inverter is replaced with a 2-input NAND circuit 21, and a clear terminal CLR is provided. According to this embodiment, the output terminal OUT is instantly cleared to the “L” level by inputting the “L” level to the clear terminal CLR when shifting from the hold state to the sampling operation. The signal level from IN can be captured accurately.

【００３５】従って、特にホールドされているデータ量
とこれからサンプリングしようとするデータ量が大きく
異なるような場合において、正確なサンプリングデータ
を出力することができる。図１０は、第７実施例と同様
２入力ＮＡＮＤ回路を用いたもので、本発明の第８実施
例を説明するための回路図である。Therefore, particularly when the held data amount and the data amount to be sampled from now are significantly different from each other, accurate sampling data can be output. FIG. 10 is a circuit diagram for explaining an eighth embodiment of the present invention, which uses a 2-input NAND circuit as in the seventh embodiment.

【００３６】本実施例は、第１，第２のトランスミッシ
ョンゲート１１，１２と、２段のＣ−ＭＯＳインバータ
２２，２３及びクリアー端子を有する２入力ＮＡＮＤ回
路２４によって構成されている。本実施例によれば、ホ
ールド状態からサンプリング動作に移る際に、第７実施
例同様、クリアー端子ＣＬＲに“Ｌ”レベルを入力すこ
とで、瞬時に出力端子ＯＵＴが“Ｌ”レベルにクリアー
されるため、データ入力端子ＩＮからの信号レベルを正
確に取り込むことができ、更に、第１のトランスミッシ
ョンゲート１１によってなまった信号をＣ−ＭＯＳイン
バータ２２，２３によって整成するため、出力の駆動能
力が向上する。This embodiment comprises first and second transmission gates 11 and 12, two-stage C-MOS inverters 22 and 23, and a two-input NAND circuit 24 having a clear terminal. According to the present embodiment, when shifting from the hold state to the sampling operation, by inputting the “L” level to the clear terminal CLR as in the seventh embodiment, the output terminal OUT is instantly cleared to the “L” level. Therefore, the signal level from the data input terminal IN can be taken in accurately, and the signal dulled by the first transmission gate 11 is formed by the C-MOS inverters 22 and 23, so that the output drive capability is improved. improves.

【００３７】図１１は、本発明のサンプル・ホールド回
路をフリップフロップ回路に適用した第９実施例を説明
するための回路図であり、それぞれサンプル・ホールド
回路である前段回路部２５と後段回路部２６とで構成さ
れ、後段回路部２６のＣ−ＭＯＳインバータ３５のソー
スをＣ−ＭＯＳインバータ３３の出力部に接続してい
る。FIG. 11 is a circuit diagram for explaining a ninth embodiment in which the sample-hold circuit of the present invention is applied to a flip-flop circuit. The front-stage circuit section 25 and the rear-stage circuit section are sample-hold circuits, respectively. 26, and the source of the C-MOS inverter 35 of the post-stage circuit section 26 is connected to the output section of the C-MOS inverter 33.

【００３８】本実施例において、クロック信号ＣＬＫに
よって、まずＣＫが“Ｌ”レベル、ＣＫバーが“Ｈ”レ
ベルになると、第１のトランスミッションゲート２７が
オン状態、第２，第３のトランスミッションゲート２
８，３１がオフ状態になり、データ入力端子ＩＮからの
データが前段回路部２５にサンプリングされる。そし
て、次のクロック信号ＣＬＫによって、ＣＫが“Ｈ”レ
ベル、ＣＫバーが“Ｌ”レベルになると、第１のトラン
スミッションゲート２７がオフ状態、第２のトランスミ
ッションゲート２８がオン状態になるため、入力された
データは第１，第２のＣ−ＭＯＳインバータ２９，３０
及び第２のトランスミッションゲート２８によりホール
ドされ、オン状態となる第３のトランスミッションゲー
ト３１を介して後段回路部２６にサンプリングされ、出
力端子Ｑ，ＱＸより出力される。In the present embodiment, when CK becomes "L" level and CK bar becomes "H" level by the clock signal CLK, the first transmission gate 27 is turned on, and the second and third transmission gates 2 are turned on.
8, 31 are turned off, and the data from the data input terminal IN is sampled by the pre-stage circuit unit 25. Then, when CK becomes “H” level and CK bar becomes “L” level by the next clock signal CLK, the first transmission gate 27 is turned off and the second transmission gate 28 is turned on. The generated data is the first and second C-MOS inverters 29 and 30.
And the second transmission gate 28 holds the signal, and the third transmission gate 31 that is turned on samples the signal in the second-stage circuit section 26 and outputs it from the output terminals Q and QX.

【００３９】更に、次のクロック信号ＣＬＫによって、
再びＣＫが“Ｌ”レベル、ＣＫバーが“Ｈ”レベルにな
ると、データ入力端子ＩＮより新たなデータが第１のト
ランスミッションゲート２７を介して前段回路部１５に
サンプリングされると共に、前回のデータが後段回路部
２６の第３，第４のＣ−ＭＯＳインバータ３３，３４及
び第４のトランスミッションゲート３２によってホール
ドされ、データ入力端子ＩＮからの新たにデータに係わ
らずホールドされるデータが出力端子Ｑ，ＱＸより出力
される。Further, by the next clock signal CLK,
When CK becomes "L" level and CK bar becomes "H" level again, new data is sampled from the data input terminal IN through the first transmission gate 27 to the preceding circuit section 15, and the previous data is The data held by the third and fourth C-MOS inverters 33, 34 and the fourth transmission gate 32 of the latter circuit unit 26 and held by the data input terminal IN regardless of new data is output terminal Q, It is output from QX.

【００４０】以上の説明のとおり本実施例によれば、後
段回路部２６で出力されている電圧レベルと異なる電圧
レベルを前段回路部２５に入力することができるので、
アナログ信号でのフリップフロップ動作を実現すること
ができる。図１２は、第９実施例の応用例である第１０
実施例を説明するための回路図である。As described above, according to this embodiment, a voltage level different from the voltage level output from the rear circuit section 26 can be input to the front circuit section 25.
Flip-flop operation with an analog signal can be realized. FIG. 12 is a tenth example of an application example of the ninth embodiment.
It is a circuit diagram for explaining an example.

【００４１】サンプル・ホールド回路である前段回路部
３６及び後段回路部３７における第１のトランスミッシ
ョンゲート２７，３１の出力部にそれぞれＣ−ＭＯＳイ
ンバータ３８，４０が設けられており、後段におけるＣ
−ＭＯＳインバータ３５のソースはＣ−ＭＯＳインバー
タ４０のゲートに接続されている。本実施例によれば、
アナログ信号を取り扱えるフリップフロップ回路で、サ
ンプリング時において、前段、後段の回路部ともＣ−Ｍ
ＯＳインバータ３８，４０を介して信号が出力されるた
め、第１，第３のトランスミッションゲート２７，３１
の信号を整成して、スイッチング特性を向上させること
ができる。C-MOS inverters 38 and 40 are provided at the output portions of the first transmission gates 27 and 31 in the front-stage circuit section 36 and the rear-stage circuit section 37, which are sample and hold circuits, respectively, and the C-MOS inverters in the rear-stage circuit section are provided.
The source of the -MOS inverter 35 is connected to the gate of the C-MOS inverter 40. According to this embodiment,
It is a flip-flop circuit that can handle analog signals, and at the time of sampling, both the front and rear circuit units are CM
Since the signal is output through the OS inverters 38 and 40, the first and third transmission gates 27 and 31
It is possible to improve the switching characteristics by shaping the signal of.

【００４２】図１３は、やはり本発明のサンプル・ホー
ルド回路をフリップフロップ回路に適用した第１１実施
例を説明するための回路図であり、第９実施例の前段，
後段回路部のそれぞれの第１のＣ−ＭＯＳインバータ２
９，３３にかえてクリアー端子ＣＬＲを有する２入力Ｎ
ＡＮＤ回路４２，４３を設けていることを特徴にしてい
る。FIG. 13 is a circuit diagram for explaining the eleventh embodiment in which the sample-and-hold circuit of the present invention is applied to a flip-flop circuit.
Each first C-MOS inverter 2 of the latter-stage circuit section
2-input N with clear terminal CLR instead of 9, 33
It is characterized in that AND circuits 42 and 43 are provided.

【００４３】本実施例によれば、アナログ信号を取り扱
えるフリップフロップ回路で、サンプリング開始時にク
リアー端子ＣＬＲを“Ｌ”レベルにすることで、出力端
子Ｑ，ＱＸの出力電圧レベルが瞬時にクリアーされるた
め、新たな入力電圧が正確に伝達される。図１４は、本
発明の第１２実施例を説明するための回路図であり、第
１，第２のトランスミッションゲート１１，１２及び第
１，第２のＣ−ＭＯＳインバータ１３，１４に加えて、
遅延回路４４を設けたものである。According to this embodiment, in the flip-flop circuit capable of handling analog signals, the output voltage levels of the output terminals Q and QX are instantly cleared by setting the clear terminal CLR to the "L" level at the start of sampling. Therefore, the new input voltage is accurately transmitted. FIG. 14 is a circuit diagram for explaining the twelfth embodiment of the present invention. In addition to the first and second transmission gates 11 and 12 and the first and second C-MOS inverters 13 and 14,
A delay circuit 44 is provided.

【００４４】図１４に示すように、第１のＣ−ＭＯＳイ
ンバータ１３のゲート側に抵抗等の遅延回路４４を設け
ることによって、入力データが非常に速く論理変換する
ような場合に、配線の引き回し等でソース電位がゲート
電位よりも遅れて決定されることを防止できる。図１５
は、本発明の第１３実施例を説明するための回路図であ
り、Ｃ−ＭＯＳインバータ４５，４６，４７と、比較回
路４８を組み合わせることにより、精度良い出力電圧を
得るものである。As shown in FIG. 14, by providing a delay circuit 44 such as a resistor on the gate side of the first C-MOS inverter 13, the wiring is routed when the input data undergoes logic conversion very quickly. Therefore, it is possible to prevent the source potential from being determined later than the gate potential. Figure 15
Is a circuit diagram for explaining a thirteenth embodiment of the present invention, in which C-MOS inverters 45, 46, 47 and a comparison circuit 48 are combined to obtain an accurate output voltage.

【００４５】本実施例によれば、高速に変化する入力電
圧の場合に、変化した電圧レベルを瞬時に出力しようと
する電圧レベルに設定することができため、精度の高い
出力電圧を得ることができる。図１６は、アナログデー
タを両方向から入出力可能とする本発明の第１４実施例
を説明するための回路図である。According to this embodiment, in the case of an input voltage that changes at a high speed, the changed voltage level can be set to a voltage level at which an output is to be output instantaneously, so that a highly accurate output voltage can be obtained. it can. FIG. 16 is a circuit diagram for explaining a fourteenth embodiment of the present invention which enables input / output of analog data from both directions.

【００４６】本実施例は、第１，第２のトランスミッシ
ョンゲート１１，１２及び第１，第２のＣ−ＭＯＳイン
バータ１３，１４に加えて第３のトランスミッションゲ
ート４９を設けることによって、両方向からの入出力を
可能としている。In this embodiment, the third transmission gate 49 is provided in addition to the first and second transmission gates 11 and 12 and the first and second C-MOS inverters 13 and 14, so that the third transmission gate 49 is provided. I / O is possible.

【００４７】[0047]

【効果】以上説明した本発明のサンプル・ホールド回路
によると、ホールド用の容量素子に代わり、Ｃ−ＭＯＳ
インバータを組み合わせることで入力データのサンプリ
ング及びホールドを可能としており、ホールド状態から
サンプリング動作に移る際に、インバータが瞬時に動作
するため高速動作が可能になると共に、容量素子のよう
に広いレイアウト面積を要することがないため、チップ
の小型化が可能となる。According to the sample and hold circuit of the present invention described above, a C-MOS is used instead of the holding capacitive element.
Input data can be sampled and held by combining an inverter, and when the sampling operation shifts from the hold state, the inverter operates instantaneously, enabling high-speed operation and a large layout area such as a capacitive element. Since it is not necessary, the chip can be downsized.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の原理図である。FIG. 1 is a principle diagram of the present invention.

【図２】本発明の第１実施例を説明するための回路図で
ある。FIG. 2 is a circuit diagram for explaining the first embodiment of the present invention.

【図３】第１実施例における入出力データのタイミング
チャートを示す図である。FIG. 3 is a diagram showing a timing chart of input / output data in the first embodiment.

【図４】本発明の第２実施例を説明するための回路図で
ある。FIG. 4 is a circuit diagram for explaining a second embodiment of the present invention.

【図５】本発明の第３実施例を説明するための回路図で
ある。FIG. 5 is a circuit diagram for explaining a third embodiment of the present invention.

【図６】本発明の第４実施例を説明するための回路図で
ある。FIG. 6 is a circuit diagram for explaining a fourth embodiment of the present invention.

【図７】本発明の第５実施例を説明するための回路図で
ある。FIG. 7 is a circuit diagram for explaining a fifth embodiment of the present invention.

【図８】本発明の第６実施例を説明するための回路図で
ある。FIG. 8 is a circuit diagram for explaining a sixth embodiment of the present invention.

【図９】本発明の第７実施例を説明するための回路図で
ある。FIG. 9 is a circuit diagram for explaining a seventh embodiment of the present invention.

【図１０】本発明の第８実施例を説明するための回路図
である。FIG. 10 is a circuit diagram for explaining an eighth embodiment of the present invention.

【図１１】本発明の第９実施例を説明するための回路図
である。FIG. 11 is a circuit diagram for explaining a ninth embodiment of the present invention.

【図１２】本発明の第１０実施例を説明するための回路
図である。FIG. 12 is a circuit diagram for explaining a tenth embodiment of the present invention.

【図１３】本発明の第１１実施例を説明するための回路
図である。FIG. 13 is a circuit diagram for explaining an eleventh embodiment of the present invention.

【図１４】本発明の第１２実施例を説明するための回路
図である。FIG. 14 is a circuit diagram for explaining a twelfth embodiment of the present invention.

【図１５】本発明の第１３実施例を説明するための回路
図である。FIG. 15 is a circuit diagram for explaining a thirteenth embodiment of the present invention.

【図１６】本発明の第５実施例を説明するための回路図
である。FIG. 16 is a circuit diagram for explaining a fifth embodiment of the present invention.

【図１７】従来のサンプル・ホールド回路を示す図であ
る。FIG. 17 is a diagram showing a conventional sample and hold circuit.

【図１８】従来のサンプル・ホールド回路における入出
力データのタイムチャートを示す図である。FIG. 18 is a diagram showing a time chart of input / output data in a conventional sample hold circuit.

【図１９】従来のサンプル・ホールド回路を含むシステ
ム構成図である。FIG. 19 is a system configuration diagram including a conventional sample and hold circuit.

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 ゲートが制御信号端子（Ｓ１）からの信
号を受けることでオンオフ制御され、ソースに接続され
るデータ入力端子（ＩＮ）からの信号をドレインに接続
される出力端子（ＯＵＴ）側へ通過或いは遮断するＭＯ
Ｓトランジスタからなる第１のトランスミッションゲー
ト（１）と、 該第１のトランスミッションゲート（１）の出力部に並
列接続され、第１のトランスミッションゲート（１）と
は反転論理で動作するＭＯＳトランジスタからなる第２
のトランスミッションゲート（２）と、 前記第１のトランスミッションゲート（１）の出力部に
おける電位によってゲートの制御が行われる第１のＣ−
ＭＯＳインバータ（３）と、 該第１のＣ−ＭＯＳインバータ（３）の出力部における
電位によってゲートの制御が行われる第２のＣ−ＭＯＳ
インバータ（４）とを有し、 前記第２のトランスミッションゲート（２）がオン状態
の時に該トランスミッションゲート（２）と前記第１の
Ｃ−ＭＯＳインバータ（３）及び第２のインバータ
（４）によって閉回路が形成されることを特徴とするサ
ンプル・ホールド回路。1. A gate is controlled to be turned on / off by receiving a signal from a control signal terminal (S1), and a signal from a data input terminal (IN) connected to a source is connected to a drain output terminal (OUT) side. MO to pass or block
A first transmission gate (1) composed of an S-transistor and a MOS transistor which is connected in parallel to the output part of the first transmission gate (1) and which operates in inverting logic. Second
First transmission gate (2) and a first C- gate controlled by the potential at the output of the first transmission gate (1).
A MOS inverter (3) and a second C-MOS whose gate is controlled by the potential at the output of the first C-MOS inverter (3).
An inverter (4), wherein when the second transmission gate (2) is in an ON state, the transmission gate (2), the first C-MOS inverter (3) and the second inverter (4) A sample and hold circuit characterized in that a closed circuit is formed. 【請求項２】 前記第１，第２トランスミッションゲー
ト（１１，１２）はそれぞれＰＭＯＳトランジスタ（Ｔ
Ｐ１，ＴＰ２）とＮＭＯＳトランジスタ（ＴＮ１，ＴＮ
２）とからなっていることを特徴とする請求項１記載の
サンプル・ホールド回路2. The first and second transmission gates (11, 12) are PMOS transistors (T), respectively.
P1, TP2) and NMOS transistors (TN1, TN)
2) The sample and hold circuit according to claim 1, characterized in that 【請求項３】 前記第２のトランスミッションゲート
（１２）がオン状態の時に該第２のトランスミッション
ゲート（１２）を介して前記第１のトランスミッション
ゲート（１１）の出力部の電位がソースに入力される第
１のＣ−ＭＯＳトランジスタ（１５）と該Ｃ−ＭＯＳト
ランジスタ（１５）の出力の電位によってゲートを制御
される第２のＣ−ＭＯＳトランジスタ（１６）を有する
ことを特徴とする請求項１記載のサンプル・ホールド回
路。3. The potential of the output section of the first transmission gate (11) is input to the source via the second transmission gate (12) when the second transmission gate (12) is in the ON state. A first C-MOS transistor (15) having the above-mentioned configuration and a second C-MOS transistor (16) having its gate controlled by the potential of the output of the C-MOS transistor (15). Sample hold circuit described. 【請求項４】 ゲートが制御信号端子（Ｓ１）からの信
号を受けることでオンオフ制御され、ソースに接続され
るデータ入力端子（ＩＮ）からの信号をドレインに接続
される出力端子（ＯＵＴ）側へ通過或いは遮断するＭＯ
Ｓトランジスタからなる第１のトランスミッションゲー
ト（１１）と、 該第１のトランスミッションゲート（１１）の出力部に
並列接続され、第１のトランスミッションゲート（１
１）とは反転論理で動作するＭＯＳトランジスタからな
る第２のトランスミッションゲート（１２）と、 該第１のトランスミッションゲート（１１）の出力部に
おける電位によってゲートの制御が行われると共に、ク
リアー端子（ＣＬＲ）を有する２入力ＮＡＮＤ回路（２
１）と、 該２入力ＮＡＮＤ回路（２１）の出力部における電位に
よってゲートの制御が行われるＣ−ＭＯＳインバータ
（２０）とを有し、 前記第２のトランスミッションゲート（２）がオン状態
の時に、該トランスミッションゲート（１２）と２入力
ＮＡＮＤ回路（２１）及びＣ−ＭＯＳインバータ（２
０）によって閉回路が形成されることを特徴とするサン
プル・ホールド回路。4. A gate is controlled to be turned on and off by receiving a signal from a control signal terminal (S1), and a signal from a data input terminal (IN) connected to a source is connected to a drain output terminal (OUT) side. MO to pass or block
A first transmission gate (11) composed of an S-transistor and a first transmission gate (1) connected in parallel to an output part of the first transmission gate (11).
1) is a second transmission gate (12) composed of a MOS transistor that operates in an inverted logic, and the gate is controlled by the potential at the output part of the first transmission gate (11), and the clear terminal (CLR) is used. 2 input NAND circuit (2
1) and a C-MOS inverter (20) whose gate is controlled by the potential at the output of the 2-input NAND circuit (21), and when the second transmission gate (2) is in the ON state. , The transmission gate (12), a 2-input NAND circuit (21) and a C-MOS inverter (2
0) A closed circuit is formed by 0). 【請求項５】 請求項２記載のサンプル・ホールド回路
を２段接続して、データ入力端子（ＩＮ）に接続される
第１のトランスミッションゲート（２７）と、該第１の
トランスミッションゲート（２７）がオフ状態の時に、
閉回路を形成する第２のトランスミッションゲート（２
８）及び第１，第２のＣ−ＭＯＳインバータ（２９，３
０）とからなる前段回路部（２５）と、 前段回路部（２５）の出力部に接続される第３のトラン
スミッションゲート（３１）と、該第３のトランスミッ
ションゲート（３１）がオフ状態の時に、閉回路を形成
する第４のトランスミッションゲート（３２）及び第
３，第４のＣ−ＭＯＳインバータ（３３，３４）とから
なる後段回路部２６とを構成し、 クロック信号（ＣＬＫ）によって、前記第１のトランス
ミッションゲート（２７）がオン状態の時に、前記第
２，第３のトランスミッションゲート（２８，３１）が
オフ状態に、前記第４のトランスミッションゲート（３
５）がオン状態となるよう制御されることを特徴とする
サンプル・ホールド回路。5. A first transmission gate (27) connected to a data input terminal (IN) by connecting the sample and hold circuit according to claim 2 in two stages, and the first transmission gate (27). Is off,
The second transmission gate (2
8) and the first and second C-MOS inverters (29, 3)
0), a third transmission gate (31) connected to the output of the front circuit section (25), and when the third transmission gate (31) is in the off state. , A second-stage circuit section 26 including a fourth transmission gate (32) forming a closed circuit and third and fourth C-MOS inverters (33, 34), and a clock signal (CLK) When the first transmission gate (27) is on, the second and third transmission gates (28, 31) are off, and the fourth transmission gate (3).
A sample and hold circuit characterized in that 5) is controlled to be in an ON state. 【請求項６】 請求項２記載の第１のＣ−ＭＯＳインバ
ータ（１３）に入力部と第１のトランスミッションゲー
ト（１１）との間に遅延回路（４４）を備えていること
を特徴とする請求項２記載のサンプル・ホールド回路。6. The first C-MOS inverter (13) according to claim 2, further comprising a delay circuit (44) between the input section and the first transmission gate (11). The sample and hold circuit according to claim 2. 【請求項７】 ゲートが制御信号端子（Ｓ１）からの信
号を受けることでオンオフ制御され、ソースに接続され
るデータ入力端子（ＩＮ）からの信号をドレインに接続
される出力端子（ＯＵＴ）側へ通過或いは遮断するＭＯ
Ｓトランジスタからなる第１のトランスミッションゲー
ト（１１）と、 該第１のトランスミッションゲート（１１）の出力部に
並列接続され、第１のトランスミッションゲート（１
１）とは反転論理で動作するＭＯＳトランジスタからな
る第２のトランスミッションゲート（１２）と、 並列接続され、それぞれ前記第１のトランスミッション
ゲート（１１）の出力部の電位によってゲートを制御さ
れる第１，第２のＣ−ＭＯＳインバータ（４６，４７）
と、 該第１のＣ−ＭＯＳインバータ（４６）の出力部の電位
によってゲートを制御される第３のＣ−ＭＯＳインバー
タ（４５）と、 前記第２のＣ−ＭＯＳインバータ（４７）と前記第１の
トランスミッションゲート（１１）の出力部の信号を比
較して前記第３のＣ−ＭＯＳインバータ（４５）に入力
する比較回路（４８）とを備えることを特徴とするサン
プル・ホールド回路。7. An output terminal (OUT) side in which a gate is on / off controlled by receiving a signal from a control signal terminal (S1) and a signal from a data input terminal (IN) connected to a source is connected to a drain. MO to pass or block
A first transmission gate (11) composed of an S-transistor and a first transmission gate (1) connected in parallel to an output part of the first transmission gate (11).
1) is connected in parallel with a second transmission gate (12) composed of a MOS transistor operating in an inverted logic, and the gate is controlled by the potential of the output part of the first transmission gate (11). , Second C-MOS inverter (46, 47)
A third C-MOS inverter (45) whose gate is controlled by the potential of the output section of the first C-MOS inverter (46); the second C-MOS inverter (47); A sample-and-hold circuit comprising: a comparison circuit (48) for comparing the signal of the output part of the first transmission gate (11) and inputting it to the third C-MOS inverter (45). 【請求項８】 ゲートが制御信号端子（Ｓ１，Ｓ２）か
らの信号を受けることでオンオフ制御され、データ入出
力端子（Ｄ１）からの信号を通過或いは遮断するＭＯＳ
トランジスタからなる第１のトランスミッションゲート
（１１）と、 該第１のトランスミッションゲート（１１）とは対向し
て、ゲートが制御信号端子（Ｓ３，Ｓ４）からの信号を
受けることでオンオフ制御され、データ入出力端子（Ｄ
２）からの信号を通過或いは遮断するＭＯＳトランジス
タからなる第２のトランスミッションゲート（４９）
と、 第１，第２のトランスミッションゲート（１１，４９）
間にあり、制御信号端子（Ｓ５，Ｓ６）からの信号を受
けることでオンオフ制御される第３のトランスミッショ
ンゲート（１２）と、該第３のトランスミッショッゲー
ト（１２）がオン状態の時に、該第３のトランスミッシ
ョンゲート（１２）を介して閉回路を形成する第１，第
２のＣ−ＭＯＳインバータ（１３，１４）とを備えるこ
とを特徴とするサンプル・ホールド回路。8. A MOS whose gate is on / off controlled by receiving a signal from a control signal terminal (S1, S2) and which passes or blocks a signal from a data input / output terminal (D1).
The first transmission gate (11) formed of a transistor and the first transmission gate (11) are opposed to each other, and the gate receives a signal from the control signal terminals (S3, S4) to perform on / off control, thereby Input / output terminal (D
Second transmission gate (49) consisting of a MOS transistor for passing or blocking the signal from 2)
And the first and second transmission gates (11, 49)
A third transmission gate (12), which is between the third transmission gate (12) and on / off controlled by receiving a signal from the control signal terminals (S5, S6), and when the third transmission gate (12) is in the on state, A sample and hold circuit comprising: a first and a second C-MOS inverter (13, 14) forming a closed circuit via a third transmission gate (12).