JPH05265407A - Duty liquid crystal driving circuit - Google Patents
Duty liquid crystal driving circuitInfo
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- JPH05265407A JPH05265407A JP6449292A JP6449292A JPH05265407A JP H05265407 A JPH05265407 A JP H05265407A JP 6449292 A JP6449292 A JP 6449292A JP 6449292 A JP6449292 A JP 6449292A JP H05265407 A JPH05265407 A JP H05265407A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、デューティ液晶駆動回
路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a duty liquid crystal drive circuit.
【０００２】[0002]
【従来の技術】従来のデューティ液晶駆動回路における
基本回路の一例を図３に示す。本回路を構成する初段の
レベルシフタ回路は入力電圧／出力電圧のレベル変換
を、中段のロジック回路は信号のＮＡＮＤゲートまたは
ＮＯＲゲートを、終段のトランジスタは液晶駆動信号の
出力を行う。初段のレベルシフタ回路は、出力信号より
低い電圧レベルＶDDの入力信号である表示データ信号Ｄ
Ｉおよび交流化信号ＦＲを、より高い電圧レベルＶEEの
出力信号ＣＨ、ＤＨＢ、ＦＨに変換する回路である。2. Description of the Related Art FIG. 3 shows an example of a basic circuit in a conventional duty liquid crystal drive circuit. The first-stage level shifter circuit which constitutes this circuit performs input / output voltage level conversion, the middle-stage logic circuit outputs a signal NAND gate or NOR gate, and the final-stage transistor outputs a liquid crystal drive signal. The first-stage level shifter circuit has a display data signal D which is an input signal of a voltage level V DD lower than the output signal.
It is a circuit for converting I and the AC signal FR into output signals CH, DHB, FH of higher voltage level V EE .
【０００３】従来の回路例を構成する各部の入出力信号
のタイミングパルスが、図４に示されている。また同回
路の真理値表を表１に示す。FIG. 4 shows timing pulses of input / output signals of respective parts constituting a conventional circuit example. Table 1 shows a truth table of the circuit.
【０００４】[0004]
【表１】 [Table 1]
【０００５】表１において「Ｌ」はローレベルの電圧
を、「ＨD 」は入力信号のハイレベルの電圧を、また
「ＨE 」は本回路内部のハイレベルの電圧を表してい
る。各電圧の関係を次に示す。[0005] The "L" is a low-level voltage in Table 1, "H D" is a high-level voltage of the input signal, also "H E" represents the high level voltage internal this circuit. The relationship of each voltage is shown below.
【０００６】 ＶEE＞Ｖ0 ＞Ｖ2 ＞Ｖ3 ＞Ｖ5 ＞ＧＮＤ ＶEE＞ＶDD＞ＧＮＤV EE > V 0 > V 2 > V 3 > V 5 > GND V EE > V DD > GND
【０００７】[0007]
【発明が解決しようとする課題】このような従来のデュ
ーティ液晶駆動回路では、タイミングパルス表で示す出
力信号「Ｏ」の変換時点ａ、ｂ、ｃ、ｄ、ｅ、ｆにおい
て出力トランジスタ７２〜７８に一瞬貫通電流の流れる
ことがある。この現象は、トランジスタ７２〜７８のＯ
Ｎ／ＯＦＦの切り替えが同時に行われ、動作時点がラッ
プするため電圧レベルに格差のある印加電圧間Ｖ0 〜Ｖ
5 に閉ループを形成することによって発生する。例えば
図４のａ時点において、図３に示す出力トランジスタ７
２および７４が一瞬ではあるが同時にオン状態となるこ
とがあり得る。これは回路を構成する素子の特性差など
によって発生することが知られている。この現象により
生じる貫通電流は、回路の消費電力を増す原因となる。In such a conventional duty liquid crystal drive circuit, the output transistors 72 to 78 are provided at the conversion points a, b, c, d, e, f of the output signal "O" shown in the timing pulse table. A through current may flow for a moment. This phenomenon is caused by the O of the transistors 72-78.
Switching between N / OFF is performed at the same time, and the operating time points overlap, so that there is a difference in voltage level between applied voltages V 0 to V
It occurs by forming a closed loop at 5 . For example, at the time point a in FIG. 4, the output transistor 7 shown in FIG.
It is possible for 2 and 74 to be on at the same time for a moment. It is known that this occurs due to differences in the characteristics of the elements that form the circuit. The shoot-through current caused by this phenomenon increases the power consumption of the circuit.
【０００８】本発明の目的は、複数の出力段のトランジ
スタがラップして導通状態になることを防止することに
より上述の問題点を解消し、回路の消費電力を低減させ
たデューティ液晶駆動回路を提供することにある。An object of the present invention is to solve the above-mentioned problems by preventing transistors in a plurality of output stages from wrapping and becoming conductive, and to provide a duty liquid crystal drive circuit in which power consumption of the circuit is reduced. To provide.
【０００９】[0009]
【課題を解決するための手段】本発明のデューティ液晶
駆動回路は、液晶の表示あるいは非表示を選択するため
の表示データ信号と液晶駆動電圧交流化信号とにより液
晶の表示動作を制御するデューティ液晶駆動回路であっ
て、表示データ信号と液晶駆動電圧交流化信号とを入力
信号とし液晶の表示動作を制御する制御信号を順次生成
するロジック回路と、液晶を駆動するための互いに異な
った電圧値がそれぞれの入力に印加された複数のゲート
とを有し、複数のゲートは制御信号に応じてそのいずれ
か一つがオンとなるように構成されており、ロジック回
路は制御信号の立上がりと立下がりとの速度差が有意に
生じるための手段を有する。A duty liquid crystal drive circuit of the present invention controls a display operation of a liquid crystal by a display data signal for selecting display or non-display of liquid crystal and a liquid crystal drive voltage alternating signal. The drive circuit includes a logic circuit that sequentially generates a control signal that controls the display operation of the liquid crystal using the display data signal and the liquid crystal drive voltage alternating signal as input signals, and a different voltage value for driving the liquid crystal. And a plurality of gates applied to respective inputs, and the plurality of gates are configured so that one of them is turned on in response to a control signal, and the logic circuit includes a rising edge and a falling edge of the control signal. To have a significant difference in speed.
【００１０】[0010]
【作用】第１のレベルシフタ回路の出力信号は、入力信
号の変化に対する遅延時間が出力信号の立上り時と立下
り時とで異なるため、論理回路が複数のトランジスタの
内の一つをオンさせる信号を出力する際、既にオンして
いるトランジスタをまずオフさせ、続いて目的のトラン
ジスタをオンさせる。よって、複数の出力段のトランジ
スタが同時にオンすることがなく、無用なループ回路が
形成されず、貫通電流が流れない。In the output signal of the first level shifter circuit, the delay time with respect to the change of the input signal is different between the rising edge and the falling edge of the output signal, so that the logic circuit turns on one of the plurality of transistors. When outputting, the transistor already turned on is turned off first, and then the target transistor is turned on. Therefore, transistors in a plurality of output stages do not turn on at the same time, an unnecessary loop circuit is not formed, and a through current does not flow.
【００１１】[0011]
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明によるデューティ液晶駆動回路
の一例を示す。図１は回路構成の要部を示している。Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 shows an example of a duty liquid crystal drive circuit according to the present invention. FIG. 1 shows the main part of the circuit configuration.
【００１２】デューティ液晶駆動回路はレベルシフタ回
路、ロジック回路および液晶駆動回路で構成される。各
構成回路において、初段のレベルシフタ回路は、出力信
号より低い電圧レベルＶDDである表示データ信号ＤＩお
よび交流化信号ＦＲの入力信号を、より高い電圧レベル
ＶEEの出力信号ＤＨ、ＤＨＢ、ＦＨ1 、ＦＨ2 に変換す
る。ロジック回路は、信号のロジック反転ならびに論理
積および論理和を行う。また、液晶駆動回路は、液晶を
駆動するための信号出力を行う。The duty liquid crystal drive circuit is composed of a level shifter circuit, a logic circuit and a liquid crystal drive circuit. In each constituent circuit, the level shifter circuit at the first stage converts the input signals of the display data signal DI and the alternating signal FR, which are voltage levels V DD lower than the output signal, into the output signals DH, DHB, FH 1 of the higher voltage level V EE. , FH 2 . The logic circuit performs logic inversion of signals and logical product and logical sum. Further, the liquid crystal drive circuit outputs a signal for driving the liquid crystal.
【００１３】レベルシフタ回路には二つの回路１０およ
び１２がある。第一の回路１０は２個のＰチャンネルＭ
ＯＳ型トランジスタ（Ｐモストランジスタ）１０１およ
び１０２と、２個のＮチャンネルＭＯＳ型トランジスタ
（Ｎモストランジスタ）１０３および１０４と、２個の
インバータ回路１０５および１０６とにより構成され
る。Ｐモストランジスタ１０１および１０２のソース端
子は回路駆動電圧端子ＶEEに、またドレイン端子はＮモ
ストランジスタ１０３および１０４のドレイン端子へ接
続される。Ｎモストランジスタ１０３および１０４のソ
−ス端子はＧＮＤへ接続される。２個のＰモストランジ
スタ１０１および１０２のゲート端子は相互に他方のト
ランジスタのドレイン端子へ接続されたいわゆるフリッ
プフロップ回路を構成している。本回路１０に入力され
た表示データ信号ＤＩは第一のインバータを経て第一の
Ｎモストランジスタのゲート端子および第二のインバー
タへ入力され、第二のインバータの出力は第二のＮモス
トランジスタのゲート端子へ接続される。Ｎモストラン
ジスタへ入力された信号はフリップフロップ回路の出力
端子ＤＨおよびＤＨＢを経て中段部のロジック回路へ接
続される。There are two circuits 10 and 12 in the level shifter circuit. The first circuit 10 has two P channels M
It is composed of OS type transistors (P-MOS transistors) 101 and 102, two N-channel MOS type transistors (N-MOS transistors) 103 and 104, and two inverter circuits 105 and 106. The source terminals of the P-MOS transistors 101 and 102 are connected to the circuit drive voltage terminal V EE , and the drain terminals are connected to the drain terminals of the N-MOS transistors 103 and 104. The source terminals of the N-MOS transistors 103 and 104 are connected to GND. The gate terminals of the two P-MOS transistors 101 and 102 constitute a so-called flip-flop circuit which is connected to the drain terminals of the other transistors. The display data signal DI input to the circuit 10 is input to the gate terminal of the first N-MOS transistor and the second inverter via the first inverter, and the output of the second inverter is the output of the second N-MOS transistor. Connected to the gate terminal. The signal input to the N-MOS transistor is connected to the logic circuit in the middle section via the output terminals DH and DHB of the flip-flop circuit.
【００１４】第二のレベルシフタ回路１２は上述のレベ
ルシフタ回路１０の回路構成の他、さらに、３個のイン
バータ２０７〜２０９を有しており、２個２０７、２０
８直列および１個２０９独立構成のインバータが、Ｐモ
ストランジスタ２０１および２０２が構成するフリップ
フロップ回路の出力信号に挿入され、その出力信号ＦＨ
1 およびＦＨ2 は次の段のロジック回路へ入力される。The second level shifter circuit 12 has three inverters 207 to 209 in addition to the circuit configuration of the level shifter circuit 10 described above, and two inverters 207 and 207 are provided.
An inverter of 8 series and one 209 independent configuration is inserted into the output signal of the flip-flop circuit formed by the P-MOS transistors 201 and 202, and the output signal FH
1 and FH 2 are input to the logic circuit of the next stage.
【００１５】ロジック回路は４個のインバータ２２〜２
８と２個のＮＡＮＤゲート３２、３４および２個のＮＯ
Ｒゲート３６、３８により構成される。第一のレベルシ
フタ回路１０の２つの内の１の出力信号ＤＨは、直列に
接続された２個のインバータ２２、２４を経てＮＡＮＤ
ゲート３２へ、１段のインバータ２２を経た反転信号は
ＮＯＲゲート３８へそれぞれ入力される。また他の出力
信号ＤＨＢは、直列に接続された２個のインバータ２
６、２８を経てＮＡＮＤゲート３４へ、１段のインバー
タ２６を経た反転信号はＮＯＲゲート３６へそれぞれ入
力される。また第二のレベルシフタ回路１２の一の出力
ＦＨ1 は２個のＮＡＮＤゲート３２および３４へ、他の
一の出力ＦＨ2 は２個のＮＯＲゲート３６および３８へ
入力される。ロジック回路３２〜３８の４個の出力Ｇ0
〜Ｇ5 のうち、ＮＡＮＤゲート３２および３４の２個の
出力Ｇ0 およびＧ2 はＰモストランジスタ４２および４
４のゲート端子へ接続され、ＮＯＲゲート３６および３
８の２個の出力Ｇ3 およびＧ5 はＮモストランジスタ４
６および４８のゲート端子へ接続される。The logic circuit includes four inverters 22-2.
8 and 2 NAND gates 32, 34 and 2 NO
It is composed of R gates 36 and 38. One of the two output signals DH of the first level shifter circuit 10 is NANDed through two inverters 22 and 24 connected in series.
The inverted signal that has passed through the one-stage inverter 22 is input to the gate 32 and the NOR gate 38, respectively. Further, the other output signal DHB is supplied to the two inverters 2 connected in series.
The NAND gate 34 is supplied to the NAND gate 34 via 6 and 28, and the inverted signal is supplied to the NOR gate 36 via the one-stage inverter 26. One output FH 1 of the second level shifter circuit 12 is input to the two NAND gates 32 and 34, and the other output FH 2 is input to the two NOR gates 36 and 38. Four outputs G 0 of the logic circuits 32 to 38
~ G 5 , the two outputs G 0 and G 2 of NAND gates 32 and 34 are P-mos transistors 42 and 4 respectively.
NOR gates 36 and 3 connected to the gate terminal of 4
The two outputs G 3 and G 5 of 8 are N-MOS transistors 4
6 and 48 gate terminals.
【００１６】液晶駆動回路は２個のＰモストランジスタ
４２および４４と２個のＮモストランジスタ４６および
４８で構成され、４個のモストランジスタのゲート端子
へロジック回路の出力端子が接続される。また同４個の
トランジスタのソース端子へ個々に異なった入力電圧端
子Ｖ0 ，Ｖ2 ，Ｖ3 ，Ｖ5 が接続され、４個のドレイン
端子は一つの共通端子に接続され出力端子を形成する。
なお、上記電圧の関係は追って記す。The liquid crystal drive circuit is composed of two P-MOS transistors 42 and 44 and two N-MOS transistors 46 and 48, and the output terminals of the logic circuit are connected to the gate terminals of the four MOS transistors. Further, different input voltage terminals V 0 , V 2 , V 3 and V 5 are connected to the source terminals of the same four transistors, and the four drain terminals are connected to one common terminal to form an output terminal. ..
The voltage relationship will be described later.
【００１７】デューティ液晶駆動回路において、第一の
レベルシフタ回路１０を構成するＰモストランジスタ１
０１および１０２とＮモストランジスタ１０３および１
０４の動作特性は次の関係を有している。Ｐモスおよび
Ｎモストランジスタの相互の特性として、Ｐモストラン
ジスタ１０１および１０２は電流増幅率が小さくＮモス
トランジスタ１０３および１０４は電流増幅率が大き
い。この特性は例えばＰモストランジスタ１０１および
１０２のソース端子と駆動電圧端子ＶEE間に電流制限抵
抗を、またドレイン端子とＧＮＤ間にコンデンサを挿入
することにより得られる。これらの半導体周辺部品は、
外付もできるが一般的には集積回路の一部として構成さ
れる。実施例の図１においては、これらの部品は素子自
体に含まれており図示された素子が上記の特性を有する
ものとして示されている。また制限抵抗および挿入コン
デンサ等の定数値は、入力信号ＤＩおよびＦＲの変化速
度、Ｎモストランジスタ１０３および１０４などの周辺
素子の特性によっても変わり、それらのデータを基に決
められる。In the duty liquid crystal drive circuit, the P-mos transistor 1 which constitutes the first level shifter circuit 10
01 and 102 and N MOS transistors 103 and 1
The operating characteristics of 04 have the following relationships. As a mutual characteristic of the P-mos and N-mos transistors, the P-mos transistors 101 and 102 have a small current amplification factor and the N-mos transistors 103 and 104 have a large current amplification factor. This characteristic is obtained, for example, by inserting a current limiting resistor between the source terminals of the P-MOS transistors 101 and 102 and the drive voltage terminal V EE , and inserting a capacitor between the drain terminals and GND. These semiconductor peripheral parts are
Although it can be attached externally, it is generally constructed as a part of an integrated circuit. In the example FIG. 1, these components are included in the device itself and the illustrated device is shown as having the above characteristics. Further, the constant values of the limiting resistance and the insertion capacitor vary depending on the changing speeds of the input signals DI and FR and the characteristics of peripheral elements such as the N-MOS transistors 103 and 104, and are determined based on those data.
【００１８】第一のレベルシフタ回路１０はＰモスおよ
びＮモストランジスタの特性の相違により次のような動
作上の特徴を生じる。つまり出力信号ＤＨおよびＤＨＢ
のローレベルからハイレベルへの信号変化の時定数が大
きくなる。したがって、本手段により表示データ入力信
号ＤＩの立下りに対して出力信号ＤＨは速やかに立下
り、同ＤＩの立上りに対しては鈍った立上りとなる。同
様にして、表示データ入力信号ＤＩの立上りに対して出
力信号ＤＨＢは速やかに立下り、同ＤＩの立下りに対し
ては鈍った立上りとなる。この特性を有するレベルシフ
タ回路１０の出力信号ＤＨおよびＤＨＢがロジック回路
を構成するインバータ２２および２６の入力信号とな
り、その出力信号はタイミングのずれた信号となる。The first level shifter circuit 10 has the following operational characteristics due to the difference in the characteristics of the P-MOS and N-MOS transistors. That is, the output signals DH and DHB
The time constant of the signal change from the low level to the high level becomes large. Therefore, this means causes the output signal DH to fall quickly with respect to the fall of the display data input signal DI, and has a blunt rise with respect to the rise of the same DI. Similarly, the output signal DHB rapidly falls with respect to the rising of the display data input signal DI, and becomes dull with respect to the falling of the same DI. The output signals DH and DHB of the level shifter circuit 10 having this characteristic become the input signals of the inverters 22 and 26 which form the logic circuit, and the output signals thereof are signals whose timing is shifted.
【００１９】デューティ液晶駆動回路１０の動作におい
て真理値表を表２に示す。Table 2 shows a truth table in the operation of the duty liquid crystal drive circuit 10.
【００２０】[0020]
【表２】 [Table 2]
【００２１】表２において「Ｌ」はローレベルの電圧
を、「ＨD 」は入力信号のハイレベルの電圧を、また
「ＨE 」は本回路のハイレベルの電圧を表している。各
電圧の関係を次に示す。[0021] The "L" is a low-level voltage in the Table 2, "H D" is a high-level voltage of the input signal, also "H E" represents a high-level voltage of the circuit. The relationship of each voltage is shown below.
【００２２】 ＶEE＞Ｖ0 ＞Ｖ2 ＞Ｖ3 ＞Ｖ5 ＞ＧＮＤ ＶEE＞ＶDD＞ＧＮＤ レベルシフタ回路１０は表示データ信号ＤＩが入力され
ると、入力信号の電圧レベルを変換し、同極性の信号Ｄ
Ｈと逆極性の信号ＤＨＢとを出力する。インバータ２２
は信号ＤＨを反転させて信号Ｄ5 を出力する。従って、
信号ＤＩがローレベル（Ｌ）のとき、信号Ｄ5 はハイレ
ベル（ＨE ）、信号ＤＩがハイレベル（ＨD ）のとき、
信号Ｄ5 はローレベル（Ｌ）となる。なお、記号ＨE は
その電圧が近似的に回路供給電源電圧のＶEEであること
を表し、記号ＨD は電圧が近似的にＶDDのハイレベルで
あることを示している。インバータ２５は信号Ｄ5 を反
転させ、信号Ｄ0 として出力するので、信号Ｄ0 は信号
ＤＩとは逆極性となる。V EE > V 0 > V 2 > V 3 > V 5 > GND V EE > V DD > GND When the display data signal DI is input, the level shifter circuit 10 converts the voltage level of the input signal and outputs the same. Polarity signal D
The signal DHB having the opposite polarity to H is output. Inverter 22
Outputs the signal D 5 by inverting the signal DH. Therefore,
When the signal DI is low level (L), the signal D 5 is high level (H E ), and when the signal DI is high level (H D ),
The signal D 5 becomes low level (L). The symbol H E indicates that the voltage is approximately V EE of the circuit power supply voltage, and the symbol H D indicates that the voltage is approximately the high level of V DD . The inverter 25 inverts the signal D 5, since the output as the signal D 0, the signal D 0 is reverse in polarity to the signal DI.
【００２３】信号ＤＨＢはインバータ２６により反転さ
れ、その信号Ｄ3 は信号ＤＩと同極性となる。また、イ
ンバータ２８は信号Ｄ3 を反転させ、信号Ｄ2 として出
力するので、信号Ｄ2 は信号ＤＩとは逆極性となる。The signal DHB is inverted by the inverter 26, and its signal D 3 has the same polarity as the signal DI. The inverter 28 inverts the signal D 3, since the output as the signal D 2, signal D 2 is reverse in polarity to the signal DI.
【００２４】レベルシフト回路１２は液晶駆動電圧交流
化信号ＦＲの電圧レベルを変換し、同極性の信号ＦＨ1
およびＦＨ2 を出力する。フリップフロップ回路からの
極性の異なった２つの信号は、信号ＦＲと同極性の信号
がインバータ２０７および２０８を、また逆極性の信号
がインバータ２０９を介し、信号ＦＨ1 および信号ＦＨ
2 として出力される。The level shift circuit 12 converts the voltage level of the liquid crystal drive voltage alternating signal FR and outputs the signal FH 1 of the same polarity.
And FH 2 are output. Of the two signals having different polarities from the flip-flop circuit, a signal having the same polarity as the signal FR passes through the inverters 207 and 208, and a signal having the opposite polarity passes through the inverter 209 to generate the signals FH 1 and FH.
It is output as 2 .
【００２５】液晶駆動回路において、ＮＡＮＤゲート３
２の出力信号Ｇ0 は、信号Ｄ0 と信号ＦＨ1 が共にハイ
レベルのとき、すなわち、信号ＤＩと信号ＦＲが共にハ
イレベルのときローレベルとなる。ゲート入力信号Ｇ0
がＬのとき、トランジスタ４２は導通状態でありソース
端子の印加電圧Ｖ0 が出力信号Ｏとして出力される。In the liquid crystal drive circuit, the NAND gate 3
The second output signal G 0 becomes low level when both the signal D 0 and the signal FH 1 are high level, that is, when the signal DI and the signal FR are both high level. Gate input signal G 0
Is L, the transistor 42 is in a conductive state and the voltage V 0 applied to the source terminal is output as the output signal O.
【００２６】ＮＡＮＤゲート３４の出力信号Ｇ2 におい
て上記と同様に、信号Ｄ2 と信号ＦＨ1 がハイレベル、
信号ＤＩがローレベル、信号ＦＲがハイレベルのときト
ランジスタ４４のゲート入力信号Ｇ2 がＬであり、トラ
ンジスタ４４は導通状態となりソース端子の印加電圧Ｖ
2 が出力信号Ｏとして出力される。In the output signal G 2 of the NAND gate 34, similarly to the above, the signals D 2 and FH 1 are at high level,
When the signal DI is low level and the signal FR is high level, the gate input signal G 2 of the transistor 44 is L, the transistor 44 becomes conductive, and the voltage V applied to the source terminal is applied.
2 is output as the output signal O.
【００２７】ＮＯＲゲート３６の出力信号Ｇ3 は、信号
Ｄ3 と信号ＦＨ2 とが共にローレベルのとき、すなわ
ち、信号ＤＩと信号ＦＲが共にローレベルのときハイレ
ベルとなる。ゲート入力信号Ｇ3 がＨのとき、トランジ
スタ４６は導通状態でありソース端子の印加電圧Ｖ3 が
出力信号Ｏとして出力される。The output signal G 3 of the NOR gate 36 becomes high level when both the signal D 3 and the signal FH 2 are low level, that is, when both the signal DI and the signal FR are low level. When the gate input signal G 3 is H, the transistor 46 is in a conductive state and the applied voltage V 3 at the source terminal is output as the output signal O.
【００２８】ＮＯＲゲート３８の出力信号Ｇ5 において
上記と同様に、信号Ｄ5 と信号ＦＨ2 がローレベル、信
号ＤＩがハイレベル、信号ＦＲがローレベルのときトラ
ンジスタ４８のゲート入力信号Ｇ5 がＬであり、トラン
ジスタ４８は導通状態となりソース端子の印加電圧Ｖ5
が出力信号Ｏとして出力される。In the output signal G 5 of the NOR gate 38, similarly to the above, when the signal D 5 and the signal FH 2 are low level, the signal DI is high level, and the signal FR is low level, the gate input signal G 5 of the transistor 48 is the same. L, the transistor 48 becomes conductive, and the voltage applied to the source terminal is V 5
Is output as the output signal O.
【００２９】動作状態において、回路各部における信号
のタイミング関係が図２に示されている。信号ＦＲがハ
イレベルの状態で信号ＤＩが時点ａでローレベルに変化
すると、信号ＤＨは直ちにローレベルになるので、信号
Ｇ0 はすぐにハイレベルとなり、トランジスタ４２（Ｔ
ｒ．４２）はオフする。一方、信号ＤＨＢは少し遅れて
ハイレベルになるので、信号Ｇ2 も遅れてローレベルと
なり、トランジスタ４４（Ｔｒ．４４）は少し遅れてオ
ンし、電圧Ｖ2 の信号Ｏが出力される。すなわち、トラ
ンジスタ４２が完全にオフとなってから、トランジスタ
４４はオンするので、これらのトランジスタがオン／オ
フするとき、トランジスタ４２，４４により閉ループが
形成され貫通電流が流れることはない。FIG. 2 shows the timing relationship of signals in each part of the circuit in the operating state. When the signal FR changes to the high level and the signal DI changes to the low level at the time point a, the signal DH immediately changes to the low level, so that the signal G 0 immediately changes to the high level and the transistor 42 (T
r. 42) turns off. On the other hand, since the signal DHB goes high with a little delay, the signal G 2 also goes low with a delay, the transistor 44 (Tr. 44) turns on with a little delay, and the signal O of the voltage V 2 is output. That is, since the transistor 44 is turned on after the transistor 42 is completely turned off, when these transistors are turned on / off, a closed loop is not formed by the transistors 42 and 44 and a through current does not flow.
【００３０】また、信号ＤＩが時点ｂでハイレベルに変
化すると、信号ＤＨＢは直ちにローレベルになるので、
信号Ｇ2 はすぐにハイレベルとなり、トランジスタ４４
はオフする。一方、信号ＤＨは少し遅れてハイレベルに
なるので、信号Ｇ0 も遅れてローレベルとなり、トラン
ジスタ４２は少し遅れてオンし、電圧Ｖ0 の信号Ｏが出
力される。すなわち、トランジスタ４４が完全にオフと
なってから、トランジスタ４２はオンするので、これら
のトランジスタがオン／オフするとき、トランジスタ４
２，４４に貫通電流が流れることはない。When the signal DI changes to the high level at the time point b, the signal DHB immediately changes to the low level.
The signal G 2 immediately goes high and the transistor 44
Turn off. On the other hand, since the signal DH goes high with a delay, the signal G 0 also goes low with a delay, the transistor 42 turns on with a delay, and the signal O of the voltage V 0 is output. That is, since the transistor 42 is turned on after the transistor 44 is completely turned off, the transistor 4 is turned on / off when these transistors are turned on / off.
No penetrating current flows through 2,44.
【００３１】一方、信号ＦＲがローレベルの状態で信号
ＤＩが時点ｄでローレベルに変化すると、信号ＤＨは直
ちにローレベルになるので、信号Ｇ5 もすぐにハイレベ
ルとなり、トランジスタ４８（Ｔｒ．４８）はオフす
る。一方、信号ＤＨＢは少し遅れてハイレベルになるの
で、信号Ｇ3 も遅れてローレベルとなり、トランジスタ
４６は少し遅れてオンし、電圧Ｖ3 の信号Ｏが出力され
る。すなわち、トランジスタ４８が完全にオフとなって
から、トランジスタ４６はオンするので、これらのトラ
ンジスタがオン／オフするとき、トランジスタ４６，４
８に貫通電流が流れることはない。On the other hand, when the signal FR changes to the low level and the signal DI changes to the low level at the time point d, the signal DH immediately changes to the low level, so that the signal G 5 also immediately changes to the high level and the transistor 48 (Tr. 48) turns off. On the other hand, since the signal DHB becomes high level with a little delay, the signal G 3 also has a low level with a delay, the transistor 46 is turned on with a little delay, and the signal O of the voltage V 3 is output. That is, since the transistor 48 is completely turned off and then the transistor 46 is turned on, when these transistors are turned on / off, the transistors 46 and 4 are turned on.
No through current will flow through 8.
【００３２】以下同様にして時点ｅ、ｃおよびｆにおい
ても貫通電流が流れることはない。Similarly, no through current flows at the time points e, c and f.
【００３３】[0033]
【発明の効果】以上説明したように本発明のデューティ
液晶駆動回路では、第１および第２のレベルシフタ回路
の出力信号は、入力信号の変化に対する遅延時間が出力
信号の立ち上がりと立ち下りとで異なるため、論理回路
が複数のトランジスタの内の一つをオンさせる信号を出
力する際、既にオンしているトランジスタをまずオフさ
せ、その後、少し遅れて次のトランジスタをオンさせ
る。従って、複数の出力段のトランジスタが同時にオン
することがなく、複数のトランジスタが同時にオンする
ことにより生じる貫通電流は流れないので、回路の消費
電力を低減させることができる。As described above, in the duty liquid crystal drive circuit of the present invention, the output signals of the first and second level shifter circuits are different in the delay time with respect to the change of the input signal at the rising edge and the falling edge of the output signal. Therefore, when the logic circuit outputs a signal for turning on one of the plurality of transistors, the transistor that is already on is turned off first, and then the next transistor is turned on after a short delay. Therefore, the transistors in the plurality of output stages do not turn on at the same time, and the shoot-through current generated by turning on the plurality of transistors at the same time does not flow, so that the power consumption of the circuit can be reduced.
【図１】本発明によるデューティ液晶駆動回路の一実施
例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a duty liquid crystal drive circuit according to the present invention.
【図２】図１の液晶駆動回路の各部における信号の動作
レベルを示すタイミングチャートである。FIG. 2 is a timing chart showing signal operation levels in various parts of the liquid crystal drive circuit of FIG.
【図３】従来のデューティ液晶駆動回路の一例を示す回
路図である。FIG. 3 is a circuit diagram showing an example of a conventional duty liquid crystal drive circuit.
【図４】図３の液晶駆動回路の各部における信号の動作
レベルを示すタイミングチャートである。4 is a timing chart showing operation levels of signals in respective parts of the liquid crystal drive circuit of FIG.
１０，１２ レベルシフタ回路 ３２、３４ ＮＡＮＤゲート ３６，３８ ＮＯＲゲート ４２、４４、１０１、１０２、２０１、２０２ Ｐチャ
ネルＭＯＳ型トランジスタ ４６、４８、１０３、１０４、２０３、２０４ Ｎチャ
ネルＭＯＳ型トランジスタ10, 12 level shifter circuit 32, 34 NAND gate 36, 38 NOR gate 42, 44, 101, 102, 201, 202 P-channel MOS transistor 46, 48, 103, 104, 203, 204 N-channel MOS transistor
Claims (1)
めの表示データ信号と液晶駆動電圧交流化信号とにより
液晶の表示動作を制御するデューティ液晶駆動回路であ
って、前記表示データ信号と液晶駆動電圧交流化信号と
を入力信号とし前記液晶の表示動作を制御する制御信号
を順次生成するロジック回路と、前記液晶を駆動するた
めの互いに異なった電圧値がそれぞれ入力に印加された
複数のゲートとを有し、前記複数のゲートは前記制御信
号に応じてそのいずれか一つがオンとなるように構成さ
れており、前記ロジック回路は前記制御信号の立上がり
と立下がりとの速度差が有意に生じるための手段を有す
ることを特徴とするデューティ液晶駆動回路。1. A duty liquid crystal drive circuit for controlling a display operation of a liquid crystal by a display data signal for selecting display or non-display of the liquid crystal and a liquid crystal drive voltage alternating signal, wherein the display data signal and the liquid crystal drive A logic circuit that sequentially generates a control signal that controls a display operation of the liquid crystal by using a voltage alternating signal as an input signal, and a plurality of gates to which different voltage values for driving the liquid crystal are applied to their inputs, respectively. And the plurality of gates are configured so that one of them is turned on in response to the control signal, and the logic circuit causes a significant speed difference between the rising edge and the falling edge of the control signal. A duty liquid crystal drive circuit comprising means for:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064492A JP3000571B2 (en) | 1992-03-23 | 1992-03-23 | Duty LCD drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064492A JP3000571B2 (en) | 1992-03-23 | 1992-03-23 | Duty LCD drive circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05265407A true JPH05265407A (en) | 1993-10-15 |
| JP3000571B2 JP3000571B2 (en) | 2000-01-17 |
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ID=13259758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4064492A Expired - Fee Related JP3000571B2 (en) | 1992-03-23 | 1992-03-23 | Duty LCD drive circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3000571B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559677B2 (en) | 2000-11-21 | 2003-05-06 | Oki Electric Industry Co.., Ltd. | Driving circuit for LCD |
| KR100476108B1 (en) * | 2002-11-04 | 2005-03-11 | 엘지전자 주식회사 | The output buffer circuit |
| JP2005295491A (en) * | 2004-03-31 | 2005-10-20 | Hynix Semiconductor Inc | Multiplex voltage output circuit and logic gate circuit for multiplex voltage output circuit |
| JP2011112894A (en) * | 2009-11-27 | 2011-06-09 | Seiko Epson Corp | Level conversion circuit, electro-optical device and electronic apparatus |
-
1992
- 1992-03-23 JP JP4064492A patent/JP3000571B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559677B2 (en) | 2000-11-21 | 2003-05-06 | Oki Electric Industry Co.., Ltd. | Driving circuit for LCD |
| KR100476108B1 (en) * | 2002-11-04 | 2005-03-11 | 엘지전자 주식회사 | The output buffer circuit |
| JP2005295491A (en) * | 2004-03-31 | 2005-10-20 | Hynix Semiconductor Inc | Multiplex voltage output circuit and logic gate circuit for multiplex voltage output circuit |
| JP2011112894A (en) * | 2009-11-27 | 2011-06-09 | Seiko Epson Corp | Level conversion circuit, electro-optical device and electronic apparatus |
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| Publication number | Publication date |
|---|---|
| JP3000571B2 (en) | 2000-01-17 |
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