JPH0714110B2 - 多層セラミック基板 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は多層セラミック基板に関し、特に基板内にイ
ンダクタ，キャパシタあるいは抵抗などを内蔵する、多
層セラミック基板に関する。

〔従来技術〕

この種の多層セラミック基板を製造する場合、よく知ら
れているように、複数のセラミックグリーンシートを準
備し、各々のセラミックグリーンシート上に、インダク
タ，キャパシタあるいは抵抗等を形成するのに必要な導
体等を形成し、それぞれのセラミックグリーンシートを
積層し圧着した後一体焼成していた。

〔発明が解決しようとする課題〕

上述のような従来の多層セラミック基板では、一体焼成
をしているために、個別にトリミングすることができな
いので、内蔵された部品のインダクタンス，キャパシタ
ンスあるいは抵抗の値にばらつきがあった。

たとえば、特開昭62−196811号公報には、このような同
時焼成による収縮率の違いを問題にし、それぞれ個別に
焼成したキャパシタとなる積層セラミック体と薄いセラ
ミック基板とを一体的に接合する方法が開示されてい
る。

この方法によれば同時一体焼成に伴う収縮率の差に起因
する問題は回避できるものの、前述のばらつきに対する
解決は何等なされていない。しかも、キャパシタの数を
増やしたり、他の要素と混在させるのに困難があった。

それゆえに、この発明の主たる目的は、精度のよいイン
ダクタ，キャパシタまたは抵抗を内蔵することができ
る、多層セラミック基板を提供することである。

〔課題を解決するための手段〕

この発明は、簡単にいえば、個別に焼成され上層，中層
および下層の３層に積層される複数のセラミック基板、
上層および下層の少なくとも一方のセラミック基板に形
成される導電パターン、中層のセラミック基板に形成さ
れ、チップ部品を収納するための貫通孔、および貫通孔
に収納されて上層および下層の少なくとも一方のセラミ
ック基板に形成された導電パターンと接続されるととも
に、その高さが中層のセラミック基板の厚みより小さい
チップ部品を備え、チップ部品の高さと中層のセラミッ
ク基板の厚みとの差によって空気層が形成される、多層
セラミック基板である。

〔作用〕

上層，中層および下層のセラミック基板が個別に焼成さ
れる。その後、中層のセラミック基板に形成された貫通
孔に内蔵されたチップ部品、たとえばインダクタやキャ
パシタあるいは抵抗などが、上層および下層の少なくと
も一方のセラミック基板に形成された導体に、たとえば
はんだ等によって接続固定される。このとき、チップ部
品の高さが中層のセラミック基板の厚さより小さいの
で、貫通孔には空気層が形成される。

〔発明の効果〕

この発明によれば、それぞれのセラミック基板が個別に
焼成されるので、それぞれのセラミック基板の収縮率の
違いに起因する問題を回避することができる。また、中
層のセラミック基板に貫通孔を形成してそこにチップ部
品を収納するようにしているので、予め調整した最適の
値を有するインダクタやキャパシタあるいは抵抗などを
必要に応じて任意に収納することができる。したがっ
て、従来の多層セラミック基板に比べて、基板の高密度
化が可能となるとともに、各チップ部品のインダクタン
スやキャパシタンスあるいは抵抗等の値のばらつきを最
小にできる。

さらに、空気層を形成することができるので、この空気
層によって実効誘電率を低下させることができる。した
がって、上層または下層のセラミック基板表面に形成さ
れた導電パターンにおける信号伝搬遅延が改善される。

この発明の上述の目的，その他の目的，特徴および利点
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。

〔実施例〕

第１図はこの発明の一実施例の要部を示す断面図解図で
あり、第２図は分解斜視図である。多層セラミック基板
10は、別個に焼成されかつ互いに一体的に接合された上
層，中層および下層のそれぞれのセラミック基板12,14
および16を含む。これらセラミック基板12,14および16
は、たとえばはんだバンプ18などの導電材料によって一
体的に接合される。必要に応じて、さらにガラスなどで
接合するようにしてもよい。

中層のセラミック基板14には、チップ部品を収納するた
めの収納孔20が形成される。その収納孔20には、チップ
部品としてインダクタ，キャパシタあるいは抵抗などの
チップ部品がそれぞれ収納される。チップ部品22の高さ
は、セラミック基板14の厚さより小さく設定され、した
がって収納孔20にチップ部品22が収納されたとき、収納
孔20の一部は空気層として残る。

なお、収納孔20に収納されたチップ部品22も、はんだバ
ンプ18によって、セラミック基板16と一体的に固定され
る。

セラミック基板12,14および16には、それぞれ、所望部
に、スルーホール導体24が形成される。スルーホール導
体24は、それぞれ、セラミック基板12,14および16の上
面または下面に形成された配線パターン26に直接接続さ
れ、また所望のはんだバンプ18に接続される。したがっ
て、収納孔20に収納されているチップ部品22はセラミッ
ク基板14に形成された配線パターン26によって相互に、
また、はんだバンプ18およびスルーホール導体24を介し
て、必要な配線パターン26とそれぞれ接続され得る。

第１図に示す多層セラミック基板10では、収納孔20の一
部が空気層として残されるので、セラミック基板12,14
および16の上面に形成された配線パターン26上での実効
誘電率は低下する。したがって、セラミック基板12,14
および16上に形成されている配線パターン26における信
号の伝搬遅延は小さくなる。

第１図実施例の多層セラミック基板10を製造する場合、
まず、各セラミック基板12,14および16となるべきセラ
ミックグリーンシート（図示せず）を準備する。このと
き、各セラミック基板12〜16に、必要な配線パターンや
スルーホール導体となるべき導体ペーストと印刷してお
くとともに、中層のセラミック基板12の収納孔20のため
孔を穿けておく。そして、それぞれのグリーンシートを
個別に焼成して各セラミック基板12〜16を得る。

その後、まず、下層のセラミック基板16上にはんだバン
プ18を印刷等によって必要な位置に形成し、その上に中
層のセラミック基板14を置いて位置合わせする。各収納
孔20に所定のチップ部品22（第１図）を収納する。この
とき、チップ部品22の接続電極が先ず形成されているは
んだバンプ18と位置的に対応するように位置決めされ
る。

次いで、中層のセラミック基板14の上および／または上
層のセラミック基板12の下面に、はんだバンプ18を印刷
等によって必要な位置に形成する。そして、中層のセラ
ミック基板14上に上層のセラミック基板12を載せて位置
合わせする。

その後、たとえば炉に入れるなどして、はんだバンプ18
を溶かして、前述のように、各層のセラミック基板12〜
16が一体的に積層接合されるとともに、チップ部品22が
配線パターン26と接続される。

上述の実施例では、上層，中層および下層を構成するセ
ラミック基板12,14および16はそれぞれ単板であった
が、これらの任意のものがそれぞれ多層基板であっても
よい。また、積層枚は３枚以上であってもよい。この場
合、上層および／または下層のセラミック基板12および
／または16はそれぞれ複数層のセラミック基板が集まっ
たとものとして表されることになる。

なお、上述の実施例における各層のセラミック基板12〜
16はアルミナ等の任意のセラミック材料で形成できる
が、信号伝搬遅延を考慮するなら、低温焼結の低誘電率
のセラミック材料を用いることが望ましい。

【図面の簡単な説明】

第１図はこの発明の一実施例の要部を示す断面図解図で
ある。 第２図は第１図実施例の製造過程を説明するための斜視
図である。 図において、12、14および16はセラミック基板、18はは
んだバンプ、20は収納孔、22はチップ部品、24はスルー
ホール導体、26は配線パターンを示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】個別に焼成され上層，中層および下層の３
   層に積層される複数のセラミック基板、 前記上層および前記下層の少なくとも一方のセラミック
   基板に形成される導電パターン、 前記中層のセラミック基板に形成され、チップ部品を収
   納するための貫通孔、および 前記貫通孔に収納されて前記上層および前記下層の少な
   くとも一方のセラミック基板に形成された前記導電パタ
   ーンと接続されるとともに、その高さが前記中層のセラ
   ミック基板の厚みより小さいチップ部品を備え、前記チ
   ップ部品の高さと前記中層のセラミック基板の厚みとの
   差によって空気層が形成される、多層セラミック基板。