JPH07135446A - 周波数変換回路 - Google Patents
周波数変換回路Info
- Publication number
- JPH07135446A JPH07135446A JP30592293A JP30592293A JPH07135446A JP H07135446 A JPH07135446 A JP H07135446A JP 30592293 A JP30592293 A JP 30592293A JP 30592293 A JP30592293 A JP 30592293A JP H07135446 A JPH07135446 A JP H07135446A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- signal line
- circuit
- delay
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Measurement Of Resistance Or Impedance (AREA)
Abstract
(57)【要約】
【目的】 ウェーブレット変換の演算をハードウェア上
で実現することができる周波数変換回路を提供すること
を目的とする。 【構成】 入力される電圧信号が遅延なしに伝達される
同時信号ラインＬ1と、入力信号が１ノードづつ遅延回
路としてのサンプルホールド回路Ｓ／Ｈ1，Ｓ／Ｈ2，
…，Ｓ／Ｈnを介して伝達される遅延信号ラインＬ2とを
備えると共に、遅延信号ラインＬ2の各ノードにおいて
同時信号ラインＬ1からの信号と遅延信号ラインＬ2から
の信号とを加算する複数の加算回路ＡＤＤ1，ＡＤＤ2，
…，ＡＤＤnと、これらの加算回路と直列に接続された
共振器Ｒ1，Ｒ2，Ｒ3，…，Ｒnとを有している。共振器
の出力電圧は、並列に接続されたキャパシターＣ10，Ｃ
20，Ｃ30，…，Ｃn0に印加され、これらの容量結合によ
り加算され、出力端子Ｖoutからウェーブレット変換Ｓ
(ａ，ｂ)に相当する電圧信号として出力される。
で実現することができる周波数変換回路を提供すること
を目的とする。 【構成】 入力される電圧信号が遅延なしに伝達される
同時信号ラインＬ1と、入力信号が１ノードづつ遅延回
路としてのサンプルホールド回路Ｓ／Ｈ1，Ｓ／Ｈ2，
…，Ｓ／Ｈnを介して伝達される遅延信号ラインＬ2とを
備えると共に、遅延信号ラインＬ2の各ノードにおいて
同時信号ラインＬ1からの信号と遅延信号ラインＬ2から
の信号とを加算する複数の加算回路ＡＤＤ1，ＡＤＤ2，
…，ＡＤＤnと、これらの加算回路と直列に接続された
共振器Ｒ1，Ｒ2，Ｒ3，…，Ｒnとを有している。共振器
の出力電圧は、並列に接続されたキャパシターＣ10，Ｃ
20，Ｃ30，…，Ｃn0に印加され、これらの容量結合によ
り加算され、出力端子Ｖoutからウェーブレット変換Ｓ
(ａ，ｂ)に相当する電圧信号として出力される。
Description
【０００１】
【産業上の利用分野】この発明は、ウェーブレット変換
を利用した周波数変換回路に関する。
を利用した周波数変換回路に関する。
【０００２】
【従来の技術】従来、周波数解析の手法としては、フー
リエ解析が主として用いられていた。フーリエ解析は、
時系列データからそれに含まれる周期性をスペクトルと
して検出するものであるが、フーリエスペクトルは位相
部分を消去した形で時刻に関する情報を失っているた
め、スペクトルと局所的事象との関係を見いだすことが
難しい。これは、フーリエ積分の積分核である関数exp
(iωt)が一様に広がった周期関数であるためである。
リエ解析が主として用いられていた。フーリエ解析は、
時系列データからそれに含まれる周期性をスペクトルと
して検出するものであるが、フーリエスペクトルは位相
部分を消去した形で時刻に関する情報を失っているた
め、スペクトルと局所的事象との関係を見いだすことが
難しい。これは、フーリエ積分の積分核である関数exp
(iωt)が一様に広がった周期関数であるためである。
【０００３】そこで、局所的な解析には、対象を解析前
にウィンドウ関数により局所化し、これによって得られ
る局所スペクトルを用いてある時刻におけるある周波数
成分の解析、時間−周波数解析が行なわれる。しかし、
この方法は、周期性検出の精度が低下し、時刻に関する
分解能がある程度以上にならないという問題を含んでい
る。
にウィンドウ関数により局所化し、これによって得られ
る局所スペクトルを用いてある時刻におけるある周波数
成分の解析、時間−周波数解析が行なわれる。しかし、
この方法は、周期性検出の精度が低下し、時刻に関する
分解能がある程度以上にならないという問題を含んでい
る。
【０００４】そこで、局所的な解析を行なう場合の道具
としてウェーブレット変換が注目されている。ウェーブ
レット変換は、積分核として両端で収束する関数を基底
として用い、この基底に対して周波数の異なるバリエー
ションを複数用意し、目的関数を構成する個々のバリエ
ーションの振幅をスペクトルとして検出するものであ
る。このような特性から、ウェーブレット変換は、時間
−周波数解析よりも、局所相似性の解析に適する。
としてウェーブレット変換が注目されている。ウェーブ
レット変換は、積分核として両端で収束する関数を基底
として用い、この基底に対して周波数の異なるバリエー
ションを複数用意し、目的関数を構成する個々のバリエ
ーションの振幅をスペクトルとして検出するものであ
る。このような特性から、ウェーブレット変換は、時間
−周波数解析よりも、局所相似性の解析に適する。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
たウェーブレット変換は、フーリエ変換における正弦波
のような決定的な基底関数が決定されておらず、その完
成度も未だ実験段階にあるため、特定のハードウェアに
よる演算は実現されておらず、ソフトウェア上で実行さ
れている。このため、演算速度の高速化にも限界があ
る。
たウェーブレット変換は、フーリエ変換における正弦波
のような決定的な基底関数が決定されておらず、その完
成度も未だ実験段階にあるため、特定のハードウェアに
よる演算は実現されておらず、ソフトウェア上で実行さ
れている。このため、演算速度の高速化にも限界があ
る。
【０００６】
【発明の目的】この発明は、上述した従来技術の課題に
鑑みてなされたものであり、ウェーブレット変換の演算
をハードウェア上で実現することができる周波数変換回
路を提供することを目的とする。
鑑みてなされたものであり、ウェーブレット変換の演算
をハードウェア上で実現することができる周波数変換回
路を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明にかかる周波数
変換回路は、上記の目的を達成させるため、入力信号が
遅延なしに伝達される同時信号ラインと、入力信号が１
ノードづつ遅延回路を介して伝達される遅延信号ライン
と、各ノードにおいて同時信号ラインからの信号と遅延
信号ラインからの信号とを容量結合とインバータとを用
いて加算する複数の加算器と、各加算器の出力が入力さ
れる遅延回路を有し、この遅延回路の出力がその入力に
フィードバックされている共振器と、各共振器の出力側
に入力端が接続され、出力端が互いに並列に接続されて
各共振器の出力を加算する容量結合とを備え、容量結合
の出力を入力信号に対する周波数変換出力とすることを
特徴とする。
変換回路は、上記の目的を達成させるため、入力信号が
遅延なしに伝達される同時信号ラインと、入力信号が１
ノードづつ遅延回路を介して伝達される遅延信号ライン
と、各ノードにおいて同時信号ラインからの信号と遅延
信号ラインからの信号とを容量結合とインバータとを用
いて加算する複数の加算器と、各加算器の出力が入力さ
れる遅延回路を有し、この遅延回路の出力がその入力に
フィードバックされている共振器と、各共振器の出力側
に入力端が接続され、出力端が互いに並列に接続されて
各共振器の出力を加算する容量結合とを備え、容量結合
の出力を入力信号に対する周波数変換出力とすることを
特徴とする。
【０００８】
【実施例】以下、この発明にかかる周波数変換回路の実
施例を説明する。
施例を説明する。
【０００９】ここでは、まずこの発明が利用している離
散化ウェーブレットの高速演算法について簡単に説明す
る。詳細は、例えば「数理科学 NO.354, DECEMBER 199
2」の４４−４７ページに記載されている。
散化ウェーブレットの高速演算法について簡単に説明す
る。詳細は、例えば「数理科学 NO.354, DECEMBER 199
2」の４４−４７ページに記載されている。
【００１０】平均値が０で時間原点を離れると急激に振
幅が小さくなるような関数ｇ(ｔ)を考え、これを基本ウ
ェーブレットとし、この基本ウェーブレットのａ倍のス
ケールと時間ｂの平行移動により複数の関数を用意す
る。これらの関数は、以下の式(１)で表される。
幅が小さくなるような関数ｇ(ｔ)を考え、これを基本ウ
ェーブレットとし、この基本ウェーブレットのａ倍のス
ケールと時間ｂの平行移動により複数の関数を用意す
る。これらの関数は、以下の式(１)で表される。
【００１１】 ｇa,b(ｔ)＝１／√(ａ)・ｇ((ｔ−ｂ)／ａ) …(１)
【００１２】そして、信号ｓ(ｔ)のウェーブレット変換
Ｓ(ａ，ｂ)を内積により式(２)のように定義する。
Ｓ(ａ，ｂ)を内積により式(２)のように定義する。
【００１３】 Ｓ(ａ，ｂ)＝＜ｇa,b(ｔ)｜ｓ(ｔ)＞ …(２)
【００１４】離散時間信号ｓ(ｋ)のウェーブレット変換
は、ｔ＝ｋとおいて式(３)により計算することができ
る。
は、ｔ＝ｋとおいて式(３)により計算することができ
る。
【００１５】
【００１６】スケールａのウェーブレットの複素共役と
信号の積和が時刻ｂにおけるウェーブレット係数となる
ため、式(３)の演算はスケールに対応するＦＩＲフィル
タと信号の畳み込みで計算できることとなる。
信号の積和が時刻ｂにおけるウェーブレット係数となる
ため、式(３)の演算はスケールに対応するＦＩＲフィル
タと信号の畳み込みで計算できることとなる。
【００１７】実施例の周波数変換回路は、アナログ回路
によりＦＩＲフィルタを構成し、各スケールにおけるウ
ェーブレットｇa,b(ｎ)ｓ(ｎ)を演算により求め、フィ
ルターの出力を容量結合により加算することにより、ウ
ェーブレット変換Ｓ(ａ，ｂ)を得る構成となっている。
によりＦＩＲフィルタを構成し、各スケールにおけるウ
ェーブレットｇa,b(ｎ)ｓ(ｎ)を演算により求め、フィ
ルターの出力を容量結合により加算することにより、ウ
ェーブレット変換Ｓ(ａ，ｂ)を得る構成となっている。
【００１８】実施例の回路は、図１に示すように入力端
子Ｖinから入力される電圧信号が遅延なしに伝達される
同時信号ラインＬ1と、入力信号が１ノードづつ遅延回
路としてのサンプルホールド回路Ｓ／Ｈ1，Ｓ／Ｈ2，
…，Ｓ／Ｈnを介して伝達される遅延信号ラインＬ2とを
備えると共に、遅延信号ラインＬ2の各ノードにおいて
同時信号ラインＬ1からの信号と遅延信号ラインＬ2から
の信号とを加算する複数の加算回路ＡＤＤ1，ＡＤＤ2，
…，ＡＤＤnと、これらの加算回路と直列に接続された
共振器Ｒ1，Ｒ2，Ｒ3，…，Ｒnとを有している。各回路
の数ｎは、標本化されるウェーブレットのスケール数に
応じて設定される。
子Ｖinから入力される電圧信号が遅延なしに伝達される
同時信号ラインＬ1と、入力信号が１ノードづつ遅延回
路としてのサンプルホールド回路Ｓ／Ｈ1，Ｓ／Ｈ2，
…，Ｓ／Ｈnを介して伝達される遅延信号ラインＬ2とを
備えると共に、遅延信号ラインＬ2の各ノードにおいて
同時信号ラインＬ1からの信号と遅延信号ラインＬ2から
の信号とを加算する複数の加算回路ＡＤＤ1，ＡＤＤ2，
…，ＡＤＤnと、これらの加算回路と直列に接続された
共振器Ｒ1，Ｒ2，Ｒ3，…，Ｒnとを有している。各回路
の数ｎは、標本化されるウェーブレットのスケール数に
応じて設定される。
【００１９】図１の回路では、サンプルホールド回路と
加算回路とから構成されるくし形フィルターと、共振器
とによりＦＩＲフィルタが構成されている。くし形フィ
ルターから入力信号が共振器に伝えられると共振が開始
し、所定のホールド時間が経過してくし形フィルターか
ら先の入力信号を打ち消すような逆の信号が共振器に伝
達されると共振が停止する。
加算回路とから構成されるくし形フィルターと、共振器
とによりＦＩＲフィルタが構成されている。くし形フィ
ルターから入力信号が共振器に伝えられると共振が開始
し、所定のホールド時間が経過してくし形フィルターか
ら先の入力信号を打ち消すような逆の信号が共振器に伝
達されると共振が停止する。
【００２０】各共振器の出力電圧は、並列に接続された
キャパシターＣ10，Ｃ20，Ｃ30，…，Ｃn0に印加され、
これらの容量結合により加算される。加算された電圧信
号は、インバータＩＮＶ1とそのフィードバック系とし
て設けられたキャパシターＣ1とから構成される第１の
反転増幅器と、キャパシターＣ2を介して設けられたイ
ンバータＩＮＶ2とキャパシターＣ3とから構成される第
２の反転増幅器とにより増幅されると共に、反転位置に
印加される補正電圧Ｖσが減算されて出力端子Ｖoutか
らウェーブレット変換Ｓ(ａ，ｂ)に相当する電圧信号と
して出力される。なお、補正電圧Ｖσは、基本ウェーブ
レットｇ(ｎ)の平均値を０にするための補正値である。
キャパシターＣ10，Ｃ20，Ｃ30，…，Ｃn0に印加され、
これらの容量結合により加算される。加算された電圧信
号は、インバータＩＮＶ1とそのフィードバック系とし
て設けられたキャパシターＣ1とから構成される第１の
反転増幅器と、キャパシターＣ2を介して設けられたイ
ンバータＩＮＶ2とキャパシターＣ3とから構成される第
２の反転増幅器とにより増幅されると共に、反転位置に
印加される補正電圧Ｖσが減算されて出力端子Ｖoutか
らウェーブレット変換Ｓ(ａ，ｂ)に相当する電圧信号と
して出力される。なお、補正電圧Ｖσは、基本ウェーブ
レットｇ(ｎ)の平均値を０にするための補正値である。
【００２１】サンプルホールド回路Ｓ／Ｈnは、図２に
示すように、スイッチＳＷn1、キャパシターＣn1、イン
バータＩＮＶn0、スイッチＳＷn2、キャパシターＣn2、
インバータＩＮＶn1を直列に接続し、各インバータの出
力をキャパシターＣn3、Ｃn4を介してそれぞれの入力側
にフィードバックしている。
示すように、スイッチＳＷn1、キャパシターＣn1、イン
バータＩＮＶn0、スイッチＳＷn2、キャパシターＣn2、
インバータＩＮＶn1を直列に接続し、各インバータの出
力をキャパシターＣn3、Ｃn4を介してそれぞれの入力側
にフィードバックしている。
【００２２】上記のサンプルホールド回路において、ス
イッチＳＷn1を閉、スイッチＳＷn2を開とすると、スイ
ッチＳＷn1に接続された入力端子Ｖin´に印加される電
圧によりキャパシターＣn1が充電される。このとき、イ
ンバータＩＮＶn0とキャパシターＣn3との作用により、
インバータＩＮＶn0の出力電圧が端子Ｖin´への印加電
圧と等しくなるようにキャパシターＣn1の充電電圧が調
整される。
イッチＳＷn1を閉、スイッチＳＷn2を開とすると、スイ
ッチＳＷn1に接続された入力端子Ｖin´に印加される電
圧によりキャパシターＣn1が充電される。このとき、イ
ンバータＩＮＶn0とキャパシターＣn3との作用により、
インバータＩＮＶn0の出力電圧が端子Ｖin´への印加電
圧と等しくなるようにキャパシターＣn1の充電電圧が調
整される。
【００２３】次に、スイッチＳＷn1を開、スイッチＳＷ
n2を閉とすると、インバータＩＮＶn0の出力電圧により
キャパシターＣn2が充電される。このとき、インバータ
ＩＮＶn1とキャパシターＣn4との作用により、インバー
タＩＮＶn1の出力電圧が端子Ｖin´への印加電圧と等し
くなるようにキャパシターＣn2の充電電圧が調整され
る。
n2を閉とすると、インバータＩＮＶn0の出力電圧により
キャパシターＣn2が充電される。このとき、インバータ
ＩＮＶn1とキャパシターＣn4との作用により、インバー
タＩＮＶn1の出力電圧が端子Ｖin´への印加電圧と等し
くなるようにキャパシターＣn2の充電電圧が調整され
る。
【００２４】スイッチＳＷn1とキャパシターＣn1との間
に接続された接地されたキャパシターＣn5、及び、スイ
ッチＳＷn2とキャパシターＣn2との間に接続された接地
されたキャパシターＣn6は、それぞれキャパシターＣn
1、Ｃn2の高速充放電に際して電荷の過不足を補償す
る。
に接続された接地されたキャパシターＣn5、及び、スイ
ッチＳＷn2とキャパシターＣn2との間に接続された接地
されたキャパシターＣn6は、それぞれキャパシターＣn
1、Ｃn2の高速充放電に際して電荷の過不足を補償す
る。
【００２５】上記の動作によってサンプルホールド回路
Ｓ／Ｈnは、入力電圧を一旦サンプルホールドしてこれ
と等しい出力電圧を発生する。各サンプルホールド回路
Ｓ／Ｈ1〜Ｓ／Ｈnは、入力電圧、または前段のサンプル
ホールド回路の出力を一旦サンプルホールドした後に示
談のサンプルホールド回路に転送する。
Ｓ／Ｈnは、入力電圧を一旦サンプルホールドしてこれ
と等しい出力電圧を発生する。各サンプルホールド回路
Ｓ／Ｈ1〜Ｓ／Ｈnは、入力電圧、または前段のサンプル
ホールド回路の出力を一旦サンプルホールドした後に示
談のサンプルホールド回路に転送する。
【００２６】加算回路ＡＤＤnは、図３に示すように、
同時信号ラインＬ1からキャパシターＣn1に印加される
信号電圧と、遅延信号ラインＬ2からキャパシターＣn2
に印加されてインバータＩＮＶn0により反転された信号
電圧とをキャパシターＣn1，Ｃn2の静電容量に応じた重
み付けで加算する。
同時信号ラインＬ1からキャパシターＣn1に印加される
信号電圧と、遅延信号ラインＬ2からキャパシターＣn2
に印加されてインバータＩＮＶn0により反転された信号
電圧とをキャパシターＣn1，Ｃn2の静電容量に応じた重
み付けで加算する。
【００２７】加算された信号電圧は、インバータＩＮＶ
n1により反転されてキャパシターＣn5に印加され、端子
Ｖ0からキャパシターＣn3を介して印加される基準電圧
と加算され、インバータＩＮＶn2により再度反転されて
出力される。
n1により反転されてキャパシターＣn5に印加され、端子
Ｖ0からキャパシターＣn3を介して印加される基準電圧
と加算され、インバータＩＮＶn2により再度反転されて
出力される。
【００２８】インバータによる信号電圧の反転は、非反
転出力をＶout、基準電圧をＶdとしたときに、(Ｖd−Ｖ
out)を意味する。したがって、反転出力を統合する際に
はオフセットとして入るＶdを除去する必要がある。こ
の例では、インバータＩＮＶn1により反転された加算電
圧に基準電圧Ｖdを加算することにより、オフセットを
除去している。
転出力をＶout、基準電圧をＶdとしたときに、(Ｖd−Ｖ
out)を意味する。したがって、反転出力を統合する際に
はオフセットとして入るＶdを除去する必要がある。こ
の例では、インバータＩＮＶn1により反転された加算電
圧に基準電圧Ｖdを加算することにより、オフセットを
除去している。
【００２９】共振器Ｒnは、図４に示すように、キャパ
シターＣn6を介して印加される信号電圧をサンプルホー
ルド回路Ｓ／Ｈn0により所定時間遅延させ、その遅延さ
せた信号を２つのインバータＩＮＶn3，ＩＮＶn4とフィ
ードバック用のキャパシターＣn6とから構成される増幅
器により増幅し、キャパシターＣn8を介して入力側にフ
ィードバックする構成となっている。
シターＣn6を介して印加される信号電圧をサンプルホー
ルド回路Ｓ／Ｈn0により所定時間遅延させ、その遅延さ
せた信号を２つのインバータＩＮＶn3，ＩＮＶn4とフィ
ードバック用のキャパシターＣn6とから構成される増幅
器により増幅し、キャパシターＣn8を介して入力側にフ
ィードバックする構成となっている。
【００３０】上記の実施例の構成によれば、全てのスケ
ールにおける演算を並列して同時に実行することができ
るため、複素数乗算２回分の時間でウェーブレット変換
を実行することができ、ソフトウェアによる逐次変換と
比較すると高速な処理を実現することができる。
ールにおける演算を並列して同時に実行することができ
るため、複素数乗算２回分の時間でウェーブレット変換
を実行することができ、ソフトウェアによる逐次変換と
比較すると高速な処理を実現することができる。
【００３１】
【発明の効果】以上説明したように、この発明によれ
ば、ウェーブレット変換をハードウェア上で実行するこ
とができ、従来のようにソフトウェア上で実行していた
場合と比較して処理時間を短縮することができる。ま
た、演算素子としてキャパシターとインバータとを用い
る電圧形のアナログ回路を利用することにより、消費電
力が少なく応答性の高い回路を提供することができる。
ば、ウェーブレット変換をハードウェア上で実行するこ
とができ、従来のようにソフトウェア上で実行していた
場合と比較して処理時間を短縮することができる。ま
た、演算素子としてキャパシターとインバータとを用い
る電圧形のアナログ回路を利用することにより、消費電
力が少なく応答性の高い回路を提供することができる。
【図１】 この発明の周波数変換回路の実施例を示すブ
ロック図である。
ロック図である。
【図２】 図１のサンプルホールド回路の回路図であ
る。
る。
【図３】 図１の加算回路の回路図である。
【図４】 図１の共振器の回路図である。
Ｓ／Ｈ1〜n サンプルホールド回路 ＡＤＤ1〜n 加算回路 Ｒ1〜n 共振器
Claims (1)
- 【請求項１】 入力信号が遅延なしに伝達される同時信
号ラインと、 前記入力信号が１ノードづつ遅延回路を介して伝達され
る遅延信号ラインと、 前記各ノードにおいて前記同時信号ラインからの信号と
前記遅延信号ラインからの信号とを容量結合とインバー
タとを用いて加算する複数の加算器と、 前記各加算器の出力が入力される遅延回路を有し、この
遅延回路の出力がその入力にフィードバックされている
共振器と、 前記各共振器の出力側に入力端が接続され、出力端が互
いに並列に接続されて前記各共振器の出力を加算する容
量結合とを備え、該容量結合の出力を入力信号に対する
周波数変換出力とすることを特徴とする周波数変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30592293A JPH07135446A (ja) | 1993-11-11 | 1993-11-11 | 周波数変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30592293A JPH07135446A (ja) | 1993-11-11 | 1993-11-11 | 周波数変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135446A true JPH07135446A (ja) | 1995-05-23 |
Family
ID=17950918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30592293A Pending JPH07135446A (ja) | 1993-11-11 | 1993-11-11 | 周波数変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135446A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010141922A (ja) * | 2002-04-19 | 2010-06-24 | Droplet Technology Inc | ウェーブレット変換システム、方法、及びコンピュータプログラム製品 |
-
1993
- 1993-11-11 JP JP30592293A patent/JPH07135446A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010141922A (ja) * | 2002-04-19 | 2010-06-24 | Droplet Technology Inc | ウェーブレット変換システム、方法、及びコンピュータプログラム製品 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3111425B2 (ja) | フィルタ回路 | |
| EP2797226A1 (en) | Signal playback device and signal playback method | |
| KR890005753A (ko) | 샘플된 아날로그 전기신호 처리방법 및 장치 | |
| JP3097365B2 (ja) | ホールド回路 | |
| JPH07135446A (ja) | 周波数変換回路 | |
| US5424973A (en) | Apparatus and method for performing small scale subtraction | |
| David et al. | Fast sequential LS estimation for sinusoidal modeling and decomposition of audio signals | |
| Vainio et al. | Tachometer signal smoothing with analog discrete-time polynomial estimators | |
| SU1451684A1 (ru) | Многозначное вычислительное устройство | |
| SU1642409A1 (ru) | Измеритель нелинейных искажений | |
| Betty et al. | Transversal filtering of analog signals with a tapped analog delay line | |
| SU728132A1 (ru) | Частотно-импульсный функциональный преобразователь | |
| SU1695391A1 (ru) | Аналоговое запонинающее устройство дл узкополосного сигнала | |
| SU705464A1 (ru) | Устройство дл выделени модул знакопеременного сигнала | |
| SU932506A1 (ru) | Аналоговое множительное устройство | |
| JPWO2004083875A1 (ja) | 検波装置、方法、プログラム、記録媒体 | |
| JP2985997B2 (ja) | 乗算回路 | |
| JPS6057104B2 (ja) | ドリフト補償特性を有する積分器 | |
| JP3244929B2 (ja) | サンプリング装置 | |
| JPH05308263A (ja) | ディジタル位相比較器 | |
| SU363990A1 (ru) | Время-импульсный функциональный преобразователь | |
| MUROTANI et al. | High-Speed Periodicity Detection of Pseudo Chaos using Multirate Digital Processing and its Applications. | |
| Fisher et al. | VLSI implementation of the arithmetic Fourier transform | |
| SU434377A1 (ru) | Вычислительное устройство | |
| SU543951A1 (ru) | Корнеизвлекающий частотный преобразователь |