JP3244929B2 - サンプリング装置 - Google Patents
サンプリング装置Info
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Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は電気信号のディジタル処
理に利用する。特に、アナログ信号の瞬時値をサンプル
するサンプリング装置に関する。本発明は、高速広帯域
の電気信号計測機器に利用するに適する。
理に利用する。特に、アナログ信号の瞬時値をサンプル
するサンプリング装置に関する。本発明は、高速広帯域
の電気信号計測機器に利用するに適する。
【0002】
【従来の技術】各種電気信号のディジタル処理化が図ら
れている現在、アナログ信号とディジタル信号を結ぶ基
本要素として、サンプルホールド回路(以下「S/H回
路」という)が知られている。S/H回路は、入力する
アナログ信号の瞬時値を高時間分解能すなわち広い帯域
でサンプルし、後段に、入力信号の瞬時値に比例し、か
つ時間的に変動の少ない信号として出力する役割をも
つ。S/H回路の利用分野は多岐にわたるが、特に広帯
域かつ高サンプルレートのものの代表的な利用分野とし
ては、高速広帯域の電気信号計測機器、例えばディジタ
ル・ストレージ・オシロスコープが挙げられる。
れている現在、アナログ信号とディジタル信号を結ぶ基
本要素として、サンプルホールド回路(以下「S/H回
路」という)が知られている。S/H回路は、入力する
アナログ信号の瞬時値を高時間分解能すなわち広い帯域
でサンプルし、後段に、入力信号の瞬時値に比例し、か
つ時間的に変動の少ない信号として出力する役割をも
つ。S/H回路の利用分野は多岐にわたるが、特に広帯
域かつ高サンプルレートのものの代表的な利用分野とし
ては、高速広帯域の電気信号計測機器、例えばディジタ
ル・ストレージ・オシロスコープが挙げられる。
【0003】S/H回路の動作原理を図12に示す等価
回路を参照して説明する。S/H回路の等価回路は、入
力信号源121から抵抗122を介して入力される信号
を断続するスイッチ123と、入力信号の電圧を保持す
るメモリキャパシタ(「メモリホールドキャパシタ」と
もいう)124と、このメモリキャパシタ124に保持
された電圧を外部回路に出力するバッファ回路125と
により表される。スイッチ123をオンにすると、入力
信号が抵抗122およびスイッチ123を通ってメモリ
キャパシタ124に流れ込み、メモリキャパシタ124
の端子間に電圧が発生する。スイッチ123をオフにす
ると、メモリキャパシタ124に流れ込んだ信号の電荷
がそのまま維持されるので、このメモリキャパシタ12
4の端子電圧が一定となり、これがバッファ回路125
を通して外部回路に出力される。スイッチ123がオン
となっている期間を「サンプル期間」、スイッチ123
がオフとなっている期間を「ホールド期間」という。
回路を参照して説明する。S/H回路の等価回路は、入
力信号源121から抵抗122を介して入力される信号
を断続するスイッチ123と、入力信号の電圧を保持す
るメモリキャパシタ(「メモリホールドキャパシタ」と
もいう)124と、このメモリキャパシタ124に保持
された電圧を外部回路に出力するバッファ回路125と
により表される。スイッチ123をオンにすると、入力
信号が抵抗122およびスイッチ123を通ってメモリ
キャパシタ124に流れ込み、メモリキャパシタ124
の端子間に電圧が発生する。スイッチ123をオフにす
ると、メモリキャパシタ124に流れ込んだ信号の電荷
がそのまま維持されるので、このメモリキャパシタ12
4の端子電圧が一定となり、これがバッファ回路125
を通して外部回路に出力される。スイッチ123がオン
となっている期間を「サンプル期間」、スイッチ123
がオフとなっている期間を「ホールド期間」という。
【0004】一般にS/H回路の入出力関係は、 Vn =ε(Vin−ε′Vn-1 )+ε′Vn-1 ……(1) と表される。ここで、Vinはサンプル期間における入力
信号の瞬時値、Vn はn回目のサンプル動作においてメ
モリキャパシタ124に発生した電圧を表す。また、ε
はゲート効率、ε′はn−1回目のサンプル動作で発生
したキャパシタ電圧Vn-1 がホールド期間中に放電する
ホールドディケイを表すパラメータであり、 0≦ε≦1、0≦ε′≦1 である。
信号の瞬時値、Vn はn回目のサンプル動作においてメ
モリキャパシタ124に発生した電圧を表す。また、ε
はゲート効率、ε′はn−1回目のサンプル動作で発生
したキャパシタ電圧Vn-1 がホールド期間中に放電する
ホールドディケイを表すパラメータであり、 0≦ε≦1、0≦ε′≦1 である。
【0005】従来のS/H回路の動作は、トラックホー
ルド(T/H)モードとストローブモードとに大別され
る。「ストローブモード」という用語は一般的とはいえ
ないが、後述するような公知の動作モードを表現する一
般的な用語がないので、本明細書ではこれを用いる。
ルド(T/H)モードとストローブモードとに大別され
る。「ストローブモード」という用語は一般的とはいえ
ないが、後述するような公知の動作モードを表現する一
般的な用語がないので、本明細書ではこれを用いる。
【0006】T/Hモードは、抵抗122の抵抗値R0
/2とメモリキャパシタ124の容量値Cm との積で表
される充電時定数をサンプル期間より充分に小さくと
り、メモリキャパシタ124の端子間電圧が入力信号に
追随した時点でサンプル期間を終了させるモードであ
る。これはゲート効率ε=1に相当するので、式(1)
は、 Vn =Vin ……(2) と変形される。ホールド期間の出力は、当初すなわちメ
モリキャパシタ124の端子間電圧がリーク等により変
化を受けない期間、サンプル期間終了時の入力信号瞬時
時を忠実に再現する。図13にT/Hモード時の入出力
関係を示す。T/Hモードのもつサンプリング効率10
0%は優れた特長であり、多くのS/H回路がこのモー
ドで動作するようになっている。
/2とメモリキャパシタ124の容量値Cm との積で表
される充電時定数をサンプル期間より充分に小さくと
り、メモリキャパシタ124の端子間電圧が入力信号に
追随した時点でサンプル期間を終了させるモードであ
る。これはゲート効率ε=1に相当するので、式(1)
は、 Vn =Vin ……(2) と変形される。ホールド期間の出力は、当初すなわちメ
モリキャパシタ124の端子間電圧がリーク等により変
化を受けない期間、サンプル期間終了時の入力信号瞬時
時を忠実に再現する。図13にT/Hモード時の入出力
関係を示す。T/Hモードのもつサンプリング効率10
0%は優れた特長であり、多くのS/H回路がこのモー
ドで動作するようになっている。
【0007】しかし、入力信号の変化が速くなると、充
電時定数を充分に小さくする必要が生じる。これには限
界があり、T/Hモードはサンプリングゲートの導通時
間が長くなるため、広帯域化は困難であるとされてい
る。これについては、 文献1:"Design Consideration in the Microwave Tra
nsition Analyzer",Hewlett-Packard Journal, Oct.199
2, p.65 に詳しい。
電時定数を充分に小さくする必要が生じる。これには限
界があり、T/Hモードはサンプリングゲートの導通時
間が長くなるため、広帯域化は困難であるとされてい
る。これについては、 文献1:"Design Consideration in the Microwave Tra
nsition Analyzer",Hewlett-Packard Journal, Oct.199
2, p.65 に詳しい。
【0008】ストローブモードはサンプル期間を短くし
てS/H回路の広帯域化を図ったモードであり、サンプ
リング・オシロスコープに代表される高速機器、例えば
十ないし数十GHzの等価帯域をもつ機器では、ストロ
ーブモードの使用が支配的である。図14にストローブ
モードの入出力関係を示す。サンプリング効率は1以下
となり、同じ入力レベルをサンプルしてもそのたびに出
力レベルが異なる現象が現れる。この現象は「サンプル
間干渉」、「ドットレスポンス<1の状態」あるいは
「スムージング」と呼ばれる。
てS/H回路の広帯域化を図ったモードであり、サンプ
リング・オシロスコープに代表される高速機器、例えば
十ないし数十GHzの等価帯域をもつ機器では、ストロ
ーブモードの使用が支配的である。図14にストローブ
モードの入出力関係を示す。サンプリング効率は1以下
となり、同じ入力レベルをサンプルしてもそのたびに出
力レベルが異なる現象が現れる。この現象は「サンプル
間干渉」、「ドットレスポンス<1の状態」あるいは
「スムージング」と呼ばれる。
【0009】ストローブモードのサンプル間干渉を防ぐ
ため、従来から、大別して二種の方式が採用されてい
る。第一は放電用抵抗をメモリキャパシタ124に並列
に設けるものであり、第二はS/H回路へ帰還をかける
ものである。いずれの方式でも、新たなサンプル動作に
より得られた電圧変化をパルス状に整形し、後段で再度
サンプルホールドを行う。
ため、従来から、大別して二種の方式が採用されてい
る。第一は放電用抵抗をメモリキャパシタ124に並列
に設けるものであり、第二はS/H回路へ帰還をかける
ものである。いずれの方式でも、新たなサンプル動作に
より得られた電圧変化をパルス状に整形し、後段で再度
サンプルホールドを行う。
【0010】放電用抵抗をメモリキャパシタに並列に設
けた場合の等価回路を図15に示し、その入出力関係を
図16に示す。メモリキャパシタ124には放電用抵抗
151が並列に接続され、メモリキャパシタ124の端
子電圧がバッファ・フィルタ回路152を通して出力さ
れる。バッファ・フィルタ回路152は、サンプル動作
により得られた電圧変化をパルス状に整形し、次段の低
等価帯域のS/H回路(「ストレッチャ」と呼ばれる)
に入力される。このストレッチャの等価回路には、前段
のS/H回路と同様に、スイッチ153、メモリキャパ
シタ154およびバッファ回路155が含まれる。この
回路構成において、スイッチ123およびメモリキャパ
シタ124によるサンプル動作は、メモリキャパシタ1
24に蓄えられた前回までのサンプリング動作による電
荷を放電用抵抗151を通してすべて放電した後に行
う。すなわち、ε′=0が実現される。これにより式
(1)は、 Vn =εVin ……(3) と変形される。この出力Vn のピーク値を再び後段のス
トレッチャでサンプルホールドすると、その出力信号V
n ′が入力信号の瞬時値に比例した値となる。
けた場合の等価回路を図15に示し、その入出力関係を
図16に示す。メモリキャパシタ124には放電用抵抗
151が並列に接続され、メモリキャパシタ124の端
子電圧がバッファ・フィルタ回路152を通して出力さ
れる。バッファ・フィルタ回路152は、サンプル動作
により得られた電圧変化をパルス状に整形し、次段の低
等価帯域のS/H回路(「ストレッチャ」と呼ばれる)
に入力される。このストレッチャの等価回路には、前段
のS/H回路と同様に、スイッチ153、メモリキャパ
シタ154およびバッファ回路155が含まれる。この
回路構成において、スイッチ123およびメモリキャパ
シタ124によるサンプル動作は、メモリキャパシタ1
24に蓄えられた前回までのサンプリング動作による電
荷を放電用抵抗151を通してすべて放電した後に行
う。すなわち、ε′=0が実現される。これにより式
(1)は、 Vn =εVin ……(3) と変形される。この出力Vn のピーク値を再び後段のス
トレッチャでサンプルホールドすると、その出力信号V
n ′が入力信号の瞬時値に比例した値となる。
【0011】なお、米国特許第5,134,403号の
明細書には、ストローブ型の変形であるサンプル&フィ
ルタが開示されている。このサンプル&フィルタは、サ
ンプル動作によりメモリキャパシタに蓄えられた電荷を
低抵抗を通して急激に放電し、その出力をガウシアン・
フィルタに通すことで、バッファ・フィルタ回路の出力
波形の立ち上がりと立ち下がりの応答をほぼ対称に整形
する。この対称波形のピーク値をアナログ・ディジタル
変換することにより、ディジタイズされた出力信号
Vn ′が得られる。この機能は前述したストレッチャと
同等である。
明細書には、ストローブ型の変形であるサンプル&フィ
ルタが開示されている。このサンプル&フィルタは、サ
ンプル動作によりメモリキャパシタに蓄えられた電荷を
低抵抗を通して急激に放電し、その出力をガウシアン・
フィルタに通すことで、バッファ・フィルタ回路の出力
波形の立ち上がりと立ち下がりの応答をほぼ対称に整形
する。この対称波形のピーク値をアナログ・ディジタル
変換することにより、ディジタイズされた出力信号
Vn ′が得られる。この機能は前述したストレッチャと
同等である。
【0012】ストローブモードのサンプル間干渉を防ぐ
ためにS/H回路へ帰還をかける方式の等価回路を図1
7に示し、その入出力関係の一例を図18に示す。ここ
では、帰還作用によりε=1を実現させた例を示す。メ
モリキャパシタ124の端子電圧は、キャパシタ171
およびバッファ・フィルタ回路172を通して出力され
る。バッファ・フィルタ回路172の出力は、スイッチ
173、メモリキャパシタ174およびバッファ回路1
75からなる等価回路により表されるストレッチャに入
力される。バッファ回路175の出力はメモリキャパシ
タ124とキャパシタ171との接続点に帰還される。
ためにS/H回路へ帰還をかける方式の等価回路を図1
7に示し、その入出力関係の一例を図18に示す。ここ
では、帰還作用によりε=1を実現させた例を示す。メ
モリキャパシタ124の端子電圧は、キャパシタ171
およびバッファ・フィルタ回路172を通して出力され
る。バッファ・フィルタ回路172の出力は、スイッチ
173、メモリキャパシタ174およびバッファ回路1
75からなる等価回路により表されるストレッチャに入
力される。バッファ回路175の出力はメモリキャパシ
タ124とキャパシタ171との接続点に帰還される。
【0013】バッファ・フィルタ回路172の入力にキ
ャパシタ171を設けることで、その出力は、式(1)
の右辺第一項の値となる。この値をここではΔVn と表
す。すなわち、 ΔVn =ε(Vin−ε′Vn-1 ) ……(4) である。また、帰還信号でメモリキャパシタ124を一
定の電位に充電するので、ε′=1が実現される。この
条件により、式(1)は、 Vn =ε(Vin−Vn-1,0 )+Vn-1,0 ……(5) と変形される。ここで、Vn-1,0 はn回目のサンプリン
グが行われる前のメモリキャパシタ124の電圧であ
る。一方、Vn,0 の値は、n回目のサンプリングでチャ
ージされたΔVn のκ倍(κは帰還率)が帰還してV
n-1,0 に加わった値であるから、 Vn,0 =κΔVn +Vn-1,0 ……(6) の関係がある。ここでκ=1/εに設定すると、 Vn,0 =ΔVn /ε+Vn-1,0 =(Vin−Vn-1,0 )+Vn-1,0 =Vin ……(7) が得られる。この式は、帰還信号がメモリキャパシタ1
24の端子間電圧をサンプル時の入力信号瞬時値にする
ことを示している。この式を式(5)に代入すると、 Vn =ε(Vin−Vin-1)+Vin-1 ……(8) が得られる。したがって、後段に送られるサンプリング
情報は(Vi −Vi-1 )の誤差情報となる。この誤差情
報を再びサンプル・ホールドした出力信号Vn ′、すな
わちバッファ回路175の出力は、 Vn ′=ΣΔVn +εVi0 =εΣ(Vin−Vin-1)+εVi0 =εVin ……(9) となる。したがって、出力信号Vn ′が入力信号の瞬時
値に比例した値となる。なお、式(9)において、εV
i0はサンプリングを行う以前のバッファ回路175の出
力であり、この出力が1/ε倍されて初期値Vi0として
S/H回路に帰還される。
ャパシタ171を設けることで、その出力は、式(1)
の右辺第一項の値となる。この値をここではΔVn と表
す。すなわち、 ΔVn =ε(Vin−ε′Vn-1 ) ……(4) である。また、帰還信号でメモリキャパシタ124を一
定の電位に充電するので、ε′=1が実現される。この
条件により、式(1)は、 Vn =ε(Vin−Vn-1,0 )+Vn-1,0 ……(5) と変形される。ここで、Vn-1,0 はn回目のサンプリン
グが行われる前のメモリキャパシタ124の電圧であ
る。一方、Vn,0 の値は、n回目のサンプリングでチャ
ージされたΔVn のκ倍(κは帰還率)が帰還してV
n-1,0 に加わった値であるから、 Vn,0 =κΔVn +Vn-1,0 ……(6) の関係がある。ここでκ=1/εに設定すると、 Vn,0 =ΔVn /ε+Vn-1,0 =(Vin−Vn-1,0 )+Vn-1,0 =Vin ……(7) が得られる。この式は、帰還信号がメモリキャパシタ1
24の端子間電圧をサンプル時の入力信号瞬時値にする
ことを示している。この式を式(5)に代入すると、 Vn =ε(Vin−Vin-1)+Vin-1 ……(8) が得られる。したがって、後段に送られるサンプリング
情報は(Vi −Vi-1 )の誤差情報となる。この誤差情
報を再びサンプル・ホールドした出力信号Vn ′、すな
わちバッファ回路175の出力は、 Vn ′=ΣΔVn +εVi0 =εΣ(Vin−Vin-1)+εVi0 =εVin ……(9) となる。したがって、出力信号Vn ′が入力信号の瞬時
値に比例した値となる。なお、式(9)において、εV
i0はサンプリングを行う以前のバッファ回路175の出
力であり、この出力が1/ε倍されて初期値Vi0として
S/H回路に帰還される。
【0014】以上のようなS/H回路へ帰還をかける方
式において、ドットレスポンスを可変できるような技術
が、例えば米国特許第4,069,447号の明細書あ
るいは特公昭51−34753号公報に開示されてい
る。
式において、ドットレスポンスを可変できるような技術
が、例えば米国特許第4,069,447号の明細書あ
るいは特公昭51−34753号公報に開示されてい
る。
【0015】
【発明が解決しようとする課題】S/H回路に要求され
る基本性能および機能には、広い帯域、高いサンプルレ
ート、およびサンプル間の無干渉性(ドットレスポンス
=1)がある。従来のT/HモードS/H回路は数百M
spsまでの実績をもち、高サンプル化とサンプル間の
無干渉性には優れている。しかし、上述の文献1の64
頁にも示されているように、数十GHzの広帯域化には
向いていない。一方、ストローブモードのS/H回路
は、数十GHzの帯域は実現できるが、サンプル間干渉
を抑えた場合のサンプルレートは一般に数MHz以下で
ある。これは、メモリキャパシタに蓄えられた電荷を放
電するための時間、あるいは後段からS/H回路のスイ
ッチ(ゲート)部に帰還をかけるための時間を確保する
必要があるからである。
る基本性能および機能には、広い帯域、高いサンプルレ
ート、およびサンプル間の無干渉性(ドットレスポンス
=1)がある。従来のT/HモードS/H回路は数百M
spsまでの実績をもち、高サンプル化とサンプル間の
無干渉性には優れている。しかし、上述の文献1の64
頁にも示されているように、数十GHzの広帯域化には
向いていない。一方、ストローブモードのS/H回路
は、数十GHzの帯域は実現できるが、サンプル間干渉
を抑えた場合のサンプルレートは一般に数MHz以下で
ある。これは、メモリキャパシタに蓄えられた電荷を放
電するための時間、あるいは後段からS/H回路のスイ
ッチ(ゲート)部に帰還をかけるための時間を確保する
必要があるからである。
【0016】ストローブモードの改良型である「サンプ
ル&フィルタ」型では、500Mspsの高サンプルレ
ートとサンプル間の無干渉とが実現されている。 文献2:"A 4-GHz 8-b ADC System", IEEE J.of SCC, V
ol.26, No.12, Dec.1991, pp.1782 によれば、サンプル&フィルタ方式では、2nsの周期
でA/D変換を行うにあたり、フィルタ周波数帯域25
0MHz、1/128の分解能に収めるためのディジタ
イゼーション・ウインドウ、すわなちタイミング余裕度
が、160psである。すなわち、t=0においてS/
H回路でサンプリングを行い、1.92ns≦t≦2.
08nsにA/D変換を行った場合、出力レベルは、t
=2nsでA/D変換を行ったときの1/128の誤差
範囲に収まる。このときのサンプル間干渉は1%以下で
ある。また、ガウシャン波形を得るための帯域は約25
0MHzでよく、従来のトラックホールド型S/H回路
を用いたA/D変換システムが必要とする帯域の1/2
ですむ。
ル&フィルタ」型では、500Mspsの高サンプルレ
ートとサンプル間の無干渉とが実現されている。 文献2:"A 4-GHz 8-b ADC System", IEEE J.of SCC, V
ol.26, No.12, Dec.1991, pp.1782 によれば、サンプル&フィルタ方式では、2nsの周期
でA/D変換を行うにあたり、フィルタ周波数帯域25
0MHz、1/128の分解能に収めるためのディジタ
イゼーション・ウインドウ、すわなちタイミング余裕度
が、160psである。すなわち、t=0においてS/
H回路でサンプリングを行い、1.92ns≦t≦2.
08nsにA/D変換を行った場合、出力レベルは、t
=2nsでA/D変換を行ったときの1/128の誤差
範囲に収まる。このときのサンプル間干渉は1%以下で
ある。また、ガウシャン波形を得るための帯域は約25
0MHzでよく、従来のトラックホールド型S/H回路
を用いたA/D変換システムが必要とする帯域の1/2
ですむ。
【0017】しかし、「サンプル&フィルタ」型は、5
00Msps(2ns)のサンプリングレートに対しA
/D変換を行うタイムウインドウが±80psと狭く、
S/H出力信号とA/Dクロックとの間のスキュー調
整、あるいは温度および経時変化に対する対策が必要と
される。また、出力波形の対称性を最適化するフィルタ
は、製造の難しさや回路面積の点で、モノリシックIC
には適していない。
00Msps(2ns)のサンプリングレートに対しA
/D変換を行うタイムウインドウが±80psと狭く、
S/H出力信号とA/Dクロックとの間のスキュー調
整、あるいは温度および経時変化に対する対策が必要と
される。また、出力波形の対称性を最適化するフィルタ
は、製造の難しさや回路面積の点で、モノリシックIC
には適していない。
【0018】本発明は、以上の問題を解決し、広帯域、
高サンプルレートかつサンプル間の無干渉性を合わせも
つサンプリング装置を提供することを第一の目的とし、
回路構成をモノリシックIC化に適した小型で広帯域の
ものにすることを第二の目的とし、S/H回路とA/D
変換器を含む出力情報のラッチ回路との間のタイミング
に関する制限を緩和して回路構成を簡単にすることを第
三の目的とし、温度その他に起因する素子間のスキュー
変化で利得変動を受けにくい安定なディジタイジングを
可能とすることを第四の目的とする。
高サンプルレートかつサンプル間の無干渉性を合わせも
つサンプリング装置を提供することを第一の目的とし、
回路構成をモノリシックIC化に適した小型で広帯域の
ものにすることを第二の目的とし、S/H回路とA/D
変換器を含む出力情報のラッチ回路との間のタイミング
に関する制限を緩和して回路構成を簡単にすることを第
三の目的とし、温度その他に起因する素子間のスキュー
変化で利得変動を受けにくい安定なディジタイジングを
可能とすることを第四の目的とする。
【0019】
【課題を解決するための手段】本発明のサンプリング装
置は、サンプリングコマンドが入力されるごとに被測定
信号の瞬時値を蓄えて出力するサンプルホールド手段
と、このサンプルホールド手段に蓄えられた値に対応す
るサンプル値を出力する出力手段とを備えたサンプリン
グ装置において、サンプルホールド手段は、前回までの
サンプリング動作で蓄えられていた値に新たに入力され
た被測定信号の瞬時値と蓄えられていた値との差分のε
倍(0<ε<1)の値を重畳して新たな出力とし、次の
サンプリング動作の直前にはその値がε′倍(0<ε′
≦1)に減衰する構成であり、出力手段はサンプルホー
ルド手段からのN回目の入力値から前回の入力値の〔1
−ε〕ε′倍を減算してN回目のサンプル値とする演算
手段を含むことを特徴とする。
置は、サンプリングコマンドが入力されるごとに被測定
信号の瞬時値を蓄えて出力するサンプルホールド手段
と、このサンプルホールド手段に蓄えられた値に対応す
るサンプル値を出力する出力手段とを備えたサンプリン
グ装置において、サンプルホールド手段は、前回までの
サンプリング動作で蓄えられていた値に新たに入力され
た被測定信号の瞬時値と蓄えられていた値との差分のε
倍(0<ε<1)の値を重畳して新たな出力とし、次の
サンプリング動作の直前にはその値がε′倍(0<ε′
≦1)に減衰する構成であり、出力手段はサンプルホー
ルド手段からのN回目の入力値から前回の入力値の〔1
−ε〕ε′倍を減算してN回目のサンプル値とする演算
手段を含むことを特徴とする。
【0020】演算手段のひとつの態様として、サンプル
ホールド手段の出力が正相入力される差動回路と、連続
する2度のサンプリングにおいて、最初のサンプリング
時には零信号、2回目のサンプリング時は最初のサンプ
リングで得られた値の(1−ε)ε′倍の値を差動回路
に逆相入力する帰還手段と、連続する2度のサンプリン
グのうち2回目に得られた値をラッチして出力するラッ
チ手段とを含むことができる。ここで、「正相入力」お
よび「逆相入力」は相対的な意味で用いており、サンプ
ルホールド手段の出力を反転入力とし、帰還信号を非反
転入力とすることも可能である。サンプリングのタイミ
ングごとに差動回路の出力をディジタル信号に変換して
ラッチ手段に出力するA/D変換器を備え、帰還手段
は、このA/D変換器の出力を分岐して1回目のサンプ
リングで得られた値をアナログ信号に変換するD/A変
換器と、このD/A変換器の出力を〔1−ε〕ε′倍す
る利得変換手段とを含むことがよい。
ホールド手段の出力が正相入力される差動回路と、連続
する2度のサンプリングにおいて、最初のサンプリング
時には零信号、2回目のサンプリング時は最初のサンプ
リングで得られた値の(1−ε)ε′倍の値を差動回路
に逆相入力する帰還手段と、連続する2度のサンプリン
グのうち2回目に得られた値をラッチして出力するラッ
チ手段とを含むことができる。ここで、「正相入力」お
よび「逆相入力」は相対的な意味で用いており、サンプ
ルホールド手段の出力を反転入力とし、帰還信号を非反
転入力とすることも可能である。サンプリングのタイミ
ングごとに差動回路の出力をディジタル信号に変換して
ラッチ手段に出力するA/D変換器を備え、帰還手段
は、このA/D変換器の出力を分岐して1回目のサンプ
リングで得られた値をアナログ信号に変換するD/A変
換器と、このD/A変換器の出力を〔1−ε〕ε′倍す
る利得変換手段とを含むことがよい。
【0021】演算手段の別の態様として、サンプルホー
ルド手段の出力を二分岐する分岐手段と、この分岐手段
の一方の出力が正相入力される差動回路と、この分岐手
段の他方の出力を1サンプリング時間だけ遅らせ、かつ
その利得を〔1−ε〕ε′倍にして差動回路の逆相入力
に供給する手段とを含むこともできる。
ルド手段の出力を二分岐する分岐手段と、この分岐手段
の一方の出力が正相入力される差動回路と、この分岐手
段の他方の出力を1サンプリング時間だけ遅らせ、かつ
その利得を〔1−ε〕ε′倍にして差動回路の逆相入力
に供給する手段とを含むこともできる。
【0022】演算手段をディジタル処理により実現する
こともできる。すなわち、演算手段は、サンプルホール
ド手段の出力をディジタル信号に変換するA/D変換器
と、このA/D変換器の出力を二つに分岐し、その一方
を1サンプリング時間だけ遅らせ、かつその値を〔1−
ε〕ε′倍して他方から減算するディジタル信号処理手
段とを含むことができる。
こともできる。すなわち、演算手段は、サンプルホール
ド手段の出力をディジタル信号に変換するA/D変換器
と、このA/D変換器の出力を二つに分岐し、その一方
を1サンプリング時間だけ遅らせ、かつその値を〔1−
ε〕ε′倍して他方から減算するディジタル信号処理手
段とを含むことができる。
【0023】また、演算手段が、サンプルホールド手段
の出力をディジタル信号に変換するA/D変換器と、こ
のA/D変換器の出力値を複数蓄える記憶手段と、この
記憶手段から連続して蓄えられた二つの値を読み出し、
先に蓄えられた値を〔1−ε〕ε′倍して後に蓄えられ
た値から減算する処理手段とを含むこともできる。
の出力をディジタル信号に変換するA/D変換器と、こ
のA/D変換器の出力値を複数蓄える記憶手段と、この
記憶手段から連続して蓄えられた二つの値を読み出し、
先に蓄えられた値を〔1−ε〕ε′倍して後に蓄えられ
た値から減算する処理手段とを含むこともできる。
【0024】
【作用】ストローブモードのS/H回路にはサンプル間
の干渉を許容し、その一方で、簡易なアルゴリズムを用
いた後段のプロセッシング回路によりサンプル間干渉を
打ち消す。従来のストローブ型S/H回路は、サンプリ
ング動作が行われたときの入力信号の瞬時値に比例する
値をメモリキャパシタ出力として得ようとするものであ
った。これに対して本発明では、メモリキャパシタの機
能は瞬時値情報を蓄えるだけとし、瞬時値確定は単純な
演算で高速に行う。
の干渉を許容し、その一方で、簡易なアルゴリズムを用
いた後段のプロセッシング回路によりサンプル間干渉を
打ち消す。従来のストローブ型S/H回路は、サンプリ
ング動作が行われたときの入力信号の瞬時値に比例する
値をメモリキャパシタ出力として得ようとするものであ
った。これに対して本発明では、メモリキャパシタの機
能は瞬時値情報を蓄えるだけとし、瞬時値確定は単純な
演算で高速に行う。
【0025】
【実施例】図1は本発明第一実施例のサンプリング装置
を示すブロック構成図である。この装置は、サンプリン
グコマンドを発生するパルス発生器3を備え、サンプリ
ングコマンドが入力されるごとに被測定信号の瞬時値を
蓄えて出力するサンプルホールド手段としてS/H回路
2を備え、このS/H回路2に蓄えられた値に対応する
サンプル値を出力する出力手段として演算増幅器4、A
/D変換器5、D/A変換器6、減衰器7、ラッチ回路
8および分周器9を備える。S/H回路2は、前回まで
のサンプリング動作で蓄えられていた値に新たに入力さ
れた被測定信号の瞬時値と蓄えられていた値との差分の
ε倍(0<ε<1)の値を重畳して新たな出力とし、次
のサンプリング動作の直前にはその値がε′倍(0<
ε′≦1)に減衰する構成である。差動増幅器4、A/
D変換器5、D/A変換器6、減衰器7、ラッチ回路8
および分周器9は、S/H回路2からのN回目の入力値
から前回の入力値の〔1−ε〕ε′倍を減算してN回目
のサンプル値とする。
を示すブロック構成図である。この装置は、サンプリン
グコマンドを発生するパルス発生器3を備え、サンプリ
ングコマンドが入力されるごとに被測定信号の瞬時値を
蓄えて出力するサンプルホールド手段としてS/H回路
2を備え、このS/H回路2に蓄えられた値に対応する
サンプル値を出力する出力手段として演算増幅器4、A
/D変換器5、D/A変換器6、減衰器7、ラッチ回路
8および分周器9を備える。S/H回路2は、前回まで
のサンプリング動作で蓄えられていた値に新たに入力さ
れた被測定信号の瞬時値と蓄えられていた値との差分の
ε倍(0<ε<1)の値を重畳して新たな出力とし、次
のサンプリング動作の直前にはその値がε′倍(0<
ε′≦1)に減衰する構成である。差動増幅器4、A/
D変換器5、D/A変換器6、減衰器7、ラッチ回路8
および分周器9は、S/H回路2からのN回目の入力値
から前回の入力値の〔1−ε〕ε′倍を減算してN回目
のサンプル値とする。
【0026】入力端子1には被測定信号が入力される。
S/H回路2は、ゲート効率がεで0次ホールドのホー
ルド特性をもち、ある定められた時刻にパルス発生器3
から入力されるサンプリングコマンド信号により、入力
端子1に印加された被測定信号の瞬時値をサンプリング
し、その値をホールドする。S/H回路2のホールド出
力は、帯域制限がなされたハイインピーダンス入力をも
つ差動増幅器4に入力される。ここで、簡単のため、差
動増幅器4の直流および低周波数領域の増幅率を1とす
る。差動増幅器4は、S/H回路2からの入力値と反転
入力端子に印加されている電圧との差を出力する。差動
増幅器4の出力はA/D変換器5に入力され、このA/
D変換器5は、前記のサンプリングコマンド信号よりあ
る定められた時間が経過した後に、パルス発生器3から
印加されるA/Dクロック信号にしたがって、差動増幅
器4からの入力をディジタイズしてディジタル信号に変
換する。得られたディジタル信号出力はD/A変換器6
とラッチ回路8とに入力される。D/A変換器6は、A
/Dクロック信号を分周器9により2分周した信号に制
御され、ディジタル信号に対応したアナログ信号を出力
する。ラッチ回路8は、同じく分周器9からの信号によ
り制御され、ディジタル信号を保持して出力する。D/
A変換器6のアナログ信号出力は減衰器7に入力され、
あらかじめ定められた減衰率αにその値が減じられた後
に、差動増幅器4の反転入力端子に供給される。
S/H回路2は、ゲート効率がεで0次ホールドのホー
ルド特性をもち、ある定められた時刻にパルス発生器3
から入力されるサンプリングコマンド信号により、入力
端子1に印加された被測定信号の瞬時値をサンプリング
し、その値をホールドする。S/H回路2のホールド出
力は、帯域制限がなされたハイインピーダンス入力をも
つ差動増幅器4に入力される。ここで、簡単のため、差
動増幅器4の直流および低周波数領域の増幅率を1とす
る。差動増幅器4は、S/H回路2からの入力値と反転
入力端子に印加されている電圧との差を出力する。差動
増幅器4の出力はA/D変換器5に入力され、このA/
D変換器5は、前記のサンプリングコマンド信号よりあ
る定められた時間が経過した後に、パルス発生器3から
印加されるA/Dクロック信号にしたがって、差動増幅
器4からの入力をディジタイズしてディジタル信号に変
換する。得られたディジタル信号出力はD/A変換器6
とラッチ回路8とに入力される。D/A変換器6は、A
/Dクロック信号を分周器9により2分周した信号に制
御され、ディジタル信号に対応したアナログ信号を出力
する。ラッチ回路8は、同じく分周器9からの信号によ
り制御され、ディジタル信号を保持して出力する。D/
A変換器6のアナログ信号出力は減衰器7に入力され、
あらかじめ定められた減衰率αにその値が減じられた後
に、差動増幅器4の反転入力端子に供給される。
【0027】図2は第一実施例の動作を示すタイムチャ
ートである。
ートである。
【0028】入力端子1に印加された入力信号Vi はS
/H回路2に入力し、パルス発生器3から時刻tn (n
は正整数)に入力するサンプリングコマンドにより、そ
の瞬時値Vinがサンプリングされる。パルス発生器3
は、サンプリング周期Tごとにサンプリングコマンドを
出力するとともに、それより時間T′遅れたtn ′に、
A/Dクロックを発生する。
/H回路2に入力し、パルス発生器3から時刻tn (n
は正整数)に入力するサンプリングコマンドにより、そ
の瞬時値Vinがサンプリングされる。パルス発生器3
は、サンプリング周期Tごとにサンプリングコマンドを
出力するとともに、それより時間T′遅れたtn ′に、
A/Dクロックを発生する。
【0029】S/H回路2のゲート効率をεとすると、
サンプリング直後のS/H回路2の出力Vsnは、 Vsn=ε(Vin−Vhn-1)+Vhn-1 ……(10) と表される。ここでVhn-1は、前回の時刻tn-1 に行わ
れたサンプリングのホールド時間経過後のS/H回路2
の出力である。ストローブ型のS/H回路ではサンプル
動作期間に比べホールド期間が充分に長いので、Vhn-1
は、サンプリングにより得られたVsn-1のサンプリング
周期T後のS/H出力とみなせる。理想的な0次ホール
ド回路ではVhn-1=Vsn-1であるが、S/H回路2を構
成するサンプリングゲートやS/H回路2の出力を受け
るバッファのリーケージによる悪影響(一般にはオフセ
ットとなる)を避けるために、ホールド回路に有限の抵
抗が挿入される場合が多く、その場合には、S/H回路
2のサンプリング後t時間経過したときの出力V
hn-1(t) が、ホールド容量と挿入された抵抗とで定まる
時定数τを用いて、 Vhn-1(t) =Vsn-1・exp(−T/τ) と表される。ここで、ε′=exp(−T/τ)とすれ
ば、 Vhn-1=ε′Vsn-1 ……(11) となる。
サンプリング直後のS/H回路2の出力Vsnは、 Vsn=ε(Vin−Vhn-1)+Vhn-1 ……(10) と表される。ここでVhn-1は、前回の時刻tn-1 に行わ
れたサンプリングのホールド時間経過後のS/H回路2
の出力である。ストローブ型のS/H回路ではサンプル
動作期間に比べホールド期間が充分に長いので、Vhn-1
は、サンプリングにより得られたVsn-1のサンプリング
周期T後のS/H出力とみなせる。理想的な0次ホール
ド回路ではVhn-1=Vsn-1であるが、S/H回路2を構
成するサンプリングゲートやS/H回路2の出力を受け
るバッファのリーケージによる悪影響(一般にはオフセ
ットとなる)を避けるために、ホールド回路に有限の抵
抗が挿入される場合が多く、その場合には、S/H回路
2のサンプリング後t時間経過したときの出力V
hn-1(t) が、ホールド容量と挿入された抵抗とで定まる
時定数τを用いて、 Vhn-1(t) =Vsn-1・exp(−T/τ) と表される。ここで、ε′=exp(−T/τ)とすれ
ば、 Vhn-1=ε′Vsn-1 ……(11) となる。
【0030】S/H回路2の出力Vsnは差動増幅器4の
正相入力端子に入力される。差動増幅器4の逆相入力に
はD/A変換器6の出力がα倍されて入力される。D/
A変換器6は、時刻tn-2 ″からtn-1 ″の期間は零を
出力し、tn-1 ″からtn ″までの期間はA/D変換器
5の出力であるVon-1のα倍の値を出力する。このよう
なD/A変換器6の二つの出力状態は、コントロール信
号の高レベルと低レベルとにより選択され、そのコント
ロール信号は時刻tn ′にわずかに遅れた時刻tn ″に
レベル変化を起こすA/Dクロックを2分周することに
より得られる。
正相入力端子に入力される。差動増幅器4の逆相入力に
はD/A変換器6の出力がα倍されて入力される。D/
A変換器6は、時刻tn-2 ″からtn-1 ″の期間は零を
出力し、tn-1 ″からtn ″までの期間はA/D変換器
5の出力であるVon-1のα倍の値を出力する。このよう
なD/A変換器6の二つの出力状態は、コントロール信
号の高レベルと低レベルとにより選択され、そのコント
ロール信号は時刻tn ′にわずかに遅れた時刻tn ″に
レベル変化を起こすA/Dクロックを2分周することに
より得られる。
【0031】時間を遡ってtn-2 ″≦t≦tn-1 ″のと
きには、コントロール信号は低レベルであり、D/A変
換器6の出力は零である。このとき、差動増幅器4はS
/H回路2からの入力をそのまま出力するので、t=t
n-1 ′のときの差動増幅器4の出力はVsn-1(=
Von-1)である。tn-1 ″≦t≦tn ″のときには、コ
ントロール信号は高レベルであり、D/A変換器6の出
力はA/D変換器5の出力に応じた値、すなわちVsn-1
である。このとき、差動増幅器4の正相端子にはS/H
回路2からの出力Vsnが、また逆相端子にはD/A変換
器6の出力のα倍の値が入力される。この結果、t=t
n ′のときの差動増幅器4の出力Vonは、VsnとαV
on-1との差分となる。すなわち、 Von=Vsn−αVon-1 ……(12) である。ただし、ここでは単純化のため差動増幅器4の
利得を1と仮定している。
きには、コントロール信号は低レベルであり、D/A変
換器6の出力は零である。このとき、差動増幅器4はS
/H回路2からの入力をそのまま出力するので、t=t
n-1 ′のときの差動増幅器4の出力はVsn-1(=
Von-1)である。tn-1 ″≦t≦tn ″のときには、コ
ントロール信号は高レベルであり、D/A変換器6の出
力はA/D変換器5の出力に応じた値、すなわちVsn-1
である。このとき、差動増幅器4の正相端子にはS/H
回路2からの出力Vsnが、また逆相端子にはD/A変換
器6の出力のα倍の値が入力される。この結果、t=t
n ′のときの差動増幅器4の出力Vonは、VsnとαV
on-1との差分となる。すなわち、 Von=Vsn−αVon-1 ……(12) である。ただし、ここでは単純化のため差動増幅器4の
利得を1と仮定している。
【0032】式(10)、(11)および(12)を整
理する。式(12)に式(10)を代入すると、 Von=ε(Vin−Vhn-1)+Vhn-1−αVon-1 となり、これに式(11)を代入すると、 Von=ε(Vin−ε′Vsn-1)+ε′Vsn-1−αVon-1 =εVin+Vsn-1(ε′−εε′)−αVon-1 となる。さらに、Vsn-1=Von-1から、 Von=εVin+Vsn-1(ε′−εε′−α) となる。ゆえに、αの値を、 α=ε′(1−ε) ……(13) と定めれば、Vonとして、 Von=εVin ……(14) が得られる。
理する。式(12)に式(10)を代入すると、 Von=ε(Vin−Vhn-1)+Vhn-1−αVon-1 となり、これに式(11)を代入すると、 Von=ε(Vin−ε′Vsn-1)+ε′Vsn-1−αVon-1 =εVin+Vsn-1(ε′−εε′)−αVon-1 となる。さらに、Vsn-1=Von-1から、 Von=εVin+Vsn-1(ε′−εε′−α) となる。ゆえに、αの値を、 α=ε′(1−ε) ……(13) と定めれば、Vonとして、 Von=εVin ……(14) が得られる。
【0033】差動増幅器4の出力Von-1あるいはV
onは、A/D変換器5に入力される。A/D変換器5
は、サンプリングコマンドよりT′(<T)遅れて出力
されるパルス発生器3のA/Dクロックを受けて、V
on-1あるいはVonをディジタル信号に変換する。このデ
ィジタル信号はD/A変換器6に入力される。D/A変
換器6は、前述したように、tn ′≦t≦tn+1 ′の期
間は入力信号をアナログ信号に再変換して出力し、減衰
器7はそのレベルをα倍、すなわちε′(1−ε)倍し
て差動増幅器4の逆相端子に供給する。A/D変換器5
の出力ディジタル信号はまた、ラッチ回路8に供給され
る。このラッチ回路8は、前述したコントロール信号の
高レベルから低レベルへの変化を利用して発生させたラ
ッチコマンドにより動作して時刻tn ″以降にディジタ
ル信号を保持し、出力端子10に、t=tn のときの入
力信号Vi の瞬時値データVinとして出力する。
onは、A/D変換器5に入力される。A/D変換器5
は、サンプリングコマンドよりT′(<T)遅れて出力
されるパルス発生器3のA/Dクロックを受けて、V
on-1あるいはVonをディジタル信号に変換する。このデ
ィジタル信号はD/A変換器6に入力される。D/A変
換器6は、前述したように、tn ′≦t≦tn+1 ′の期
間は入力信号をアナログ信号に再変換して出力し、減衰
器7はそのレベルをα倍、すなわちε′(1−ε)倍し
て差動増幅器4の逆相端子に供給する。A/D変換器5
の出力ディジタル信号はまた、ラッチ回路8に供給され
る。このラッチ回路8は、前述したコントロール信号の
高レベルから低レベルへの変化を利用して発生させたラ
ッチコマンドにより動作して時刻tn ″以降にディジタ
ル信号を保持し、出力端子10に、t=tn のときの入
力信号Vi の瞬時値データVinとして出力する。
【0034】以上の動作において、式(14)から、期
間tn ′からtn+1 ′までの差動増幅器4の出力が入力
信号Vi のサンプリング時の瞬時値Vinに比例してお
り、前回のサンプリングにより得られた出力Von-1の干
渉を完全に打ち消して、ドットレスポンス=1を実現す
ることができる。このように、サンプル間干渉をもつ相
連続する二つのデータから、簡単な演算を施すことで、
サンプル間干渉をもたないデータを得ることができる。
間tn ′からtn+1 ′までの差動増幅器4の出力が入力
信号Vi のサンプリング時の瞬時値Vinに比例してお
り、前回のサンプリングにより得られた出力Von-1の干
渉を完全に打ち消して、ドットレスポンス=1を実現す
ることができる。このように、サンプル間干渉をもつ相
連続する二つのデータから、簡単な演算を施すことで、
サンプル間干渉をもたないデータを得ることができる。
【0035】ただし、この実施例では、入力信号瞬時値
を1回確定するために、S/H回路およびA/D変換器
が2回動作している。このため、サンプリングレートは
A/D変換器の最大サンプリングレートの1/2に制限
される。それでもなお、S/H回路がサンプリングレー
トの制限要素とならないため、500MspsのA/D
変換器を使用すれば、250Mspsのサンプリング装
置が実現できる。ちなみに、従来のストローブ型サンプ
リングオシロスコープは、数十ないし数百kΩという高
インピーダンスのS/H回路へ帰還する必要があるた
め、せいぜい数MHzのサンプリングレートしか得られ
なかった。
を1回確定するために、S/H回路およびA/D変換器
が2回動作している。このため、サンプリングレートは
A/D変換器の最大サンプリングレートの1/2に制限
される。それでもなお、S/H回路がサンプリングレー
トの制限要素とならないため、500MspsのA/D
変換器を使用すれば、250Mspsのサンプリング装
置が実現できる。ちなみに、従来のストローブ型サンプ
リングオシロスコープは、数十ないし数百kΩという高
インピーダンスのS/H回路へ帰還する必要があるた
め、せいぜい数MHzのサンプリングレートしか得られ
なかった。
【0036】図3は本発明第二実施例のサンプリング装
置を示すブロック構成図である。この実施例では、S/
H回路2の出力をバッァ回路11により二分岐し、一方
を差動増幅器4の正相入力へ直接に入力する。バッファ
回路11のもう一方の出力はアナログ型の遅延回路12
に入力され、ほぼサンプル周期に等しい遅延時間を経て
減衰器7に入力される。減衰器7は、入力レベルをα倍
に減衰させ、差動増幅器4の逆相端子に供給する。遅延
回路12としては、例えば遅延線路を用いる。サンプル
レートが低い場合は遅延線路の占める面積が大きくなり
IC化には適さないが、例えばレートが1GHz以上、
遅延時間にして1ns以下であれば、公知の遅延線路を
用いて容易にIC上に構成できる。
置を示すブロック構成図である。この実施例では、S/
H回路2の出力をバッァ回路11により二分岐し、一方
を差動増幅器4の正相入力へ直接に入力する。バッファ
回路11のもう一方の出力はアナログ型の遅延回路12
に入力され、ほぼサンプル周期に等しい遅延時間を経て
減衰器7に入力される。減衰器7は、入力レベルをα倍
に減衰させ、差動増幅器4の逆相端子に供給する。遅延
回路12としては、例えば遅延線路を用いる。サンプル
レートが低い場合は遅延線路の占める面積が大きくなり
IC化には適さないが、例えばレートが1GHz以上、
遅延時間にして1ns以下であれば、公知の遅延線路を
用いて容易にIC上に構成できる。
【0037】この実施例では、差動増幅器4の正相入力
端子にはS/H回路2のn回目の出力Vsnが、また逆相
端子には(n−1)回目のα倍の信号、すなわちαV
sn-1が入力される。したがって、差動増幅器4の出力に
は、第一実施例と同様に、式(12)で表される信号V
onが得られる。第一実施例と同様にαの値を式(13)
により定めれば、Vonが式(14)で表され、ドットレ
スポンス=1が実現される。
端子にはS/H回路2のn回目の出力Vsnが、また逆相
端子には(n−1)回目のα倍の信号、すなわちαV
sn-1が入力される。したがって、差動増幅器4の出力に
は、第一実施例と同様に、式(12)で表される信号V
onが得られる。第一実施例と同様にαの値を式(13)
により定めれば、Vonが式(14)で表され、ドットレ
スポンス=1が実現される。
【0038】差動増幅器4の出力はA/D変換器13と
トラックホールド回路14とに供給される。A/D変換
器13はサンプル間干渉のなくなった信号をディジタイ
ズし、コード化して出力する。トラックホールド回路1
4は、Vonをサンプルホールドし、出力波形を階段波に
整形してアナログ値として出力する。
トラックホールド回路14とに供給される。A/D変換
器13はサンプル間干渉のなくなった信号をディジタイ
ズし、コード化して出力する。トラックホールド回路1
4は、Vonをサンプルホールドし、出力波形を階段波に
整形してアナログ値として出力する。
【0039】この実施例は、サンプリングを2回行って
入力の瞬時値を確定する第一実施例とは異なり、連続し
て行われるサンプリングデータの相連続する組み合わせ
を順次シフトすることで、n回のサンプリングでn−1
個の干渉の無いデータを得る。このため、第一実施例よ
りもさらに高速のサンプリングレートを実現できる。
入力の瞬時値を確定する第一実施例とは異なり、連続し
て行われるサンプリングデータの相連続する組み合わせ
を順次シフトすることで、n回のサンプリングでn−1
個の干渉の無いデータを得る。このため、第一実施例よ
りもさらに高速のサンプリングレートを実現できる。
【0040】図4は本発明第三実施例のサンプリング装
置を示すブロック構成図である。前述した二つの実施例
では、アナログ信号の段階で演算を行ってサンプル間干
渉を無くし、それをA/D変換器によりディジタイズし
ていた。これに対し第三実施例では、サンプル間干渉を
もつS/H回路2の出力VsnをA/D変換器21で直接
にディジタイズし、コード化してディジタル信号プロセ
ッサ22に入力する。この入力データを〔Vsn〕と表
す。ディジタル信号プロセッサ22内では、入力信号を
二分岐し、一方をアダー25に、他方をラッチ回路23
および乗算器24で構成される演算部に入力する。ラッ
チ回路23はS/H回路2のひとつ前の出力Vsn-1を表
すデータ〔Vsn-1〕を記憶し、乗算器24に出力する。
乗算器24は、ラッチ回路23からのデータを−α倍に
相当するデータ〔−αVsn-1〕に変換し、アダー25に
出力する。アダー25は、A/D変換器21の出力デー
タ〔Vsn〕と乗算器24の出力データ〔−αVsn-1〕と
を加算し、〔Von〕として出力する。図5にディジタル
信号プロサッセ22の動作を表すタイムチャートを示
す。
置を示すブロック構成図である。前述した二つの実施例
では、アナログ信号の段階で演算を行ってサンプル間干
渉を無くし、それをA/D変換器によりディジタイズし
ていた。これに対し第三実施例では、サンプル間干渉を
もつS/H回路2の出力VsnをA/D変換器21で直接
にディジタイズし、コード化してディジタル信号プロセ
ッサ22に入力する。この入力データを〔Vsn〕と表
す。ディジタル信号プロセッサ22内では、入力信号を
二分岐し、一方をアダー25に、他方をラッチ回路23
および乗算器24で構成される演算部に入力する。ラッ
チ回路23はS/H回路2のひとつ前の出力Vsn-1を表
すデータ〔Vsn-1〕を記憶し、乗算器24に出力する。
乗算器24は、ラッチ回路23からのデータを−α倍に
相当するデータ〔−αVsn-1〕に変換し、アダー25に
出力する。アダー25は、A/D変換器21の出力デー
タ〔Vsn〕と乗算器24の出力データ〔−αVsn-1〕と
を加算し、〔Von〕として出力する。図5にディジタル
信号プロサッセ22の動作を表すタイムチャートを示
す。
【0041】一般にディジタル乗算器の動作速度は遅い
ため、本実施例で高いサンプリングレートを実現するこ
とは困難である。しかし、αの値を1/2、すなわちS
/H回路のサンプリング効率εを1/2に設定し、ま
た、ホールド時定数をサンプリングレートに対して充分
に大きくとりε′を1に設定すれば、乗算をビットシフ
トと極性反転だけで実現でき、高速の演算が可能となっ
て高サンプリングレートを実現できる。
ため、本実施例で高いサンプリングレートを実現するこ
とは困難である。しかし、αの値を1/2、すなわちS
/H回路のサンプリング効率εを1/2に設定し、ま
た、ホールド時定数をサンプリングレートに対して充分
に大きくとりε′を1に設定すれば、乗算をビットシフ
トと極性反転だけで実現でき、高速の演算が可能となっ
て高サンプリングレートを実現できる。
【0042】図6は本発明第四実施例のサンプリング装
置を示すブロック構成図である。この実施例は、A/D
変換器21の出力値を複数蓄えるFISO(First-In S
low-Out )メモリ31を用いたことが第三実施例と大き
く異なる。FISOメモリ31は、サンプル間干渉をも
つ信号〔Vsn〕を、補正無しに、前もって定められるデ
ータ数、例えば1kデータを高速に蓄積する。蓄積が終
了するとFISOメモリ31は、演算部32内のクロッ
ク発生部33が出力する読み出しクロックにしたがっ
て、相連続する2データを順次出力する。演算部32で
は、乗算器34およびアダー35により式(12)の演
算を行い、サンプル間干渉を無くしたデータを得る。演
算部32としては、ディジタル信号プロセッサあるいは
コンピュータを用いる。
置を示すブロック構成図である。この実施例は、A/D
変換器21の出力値を複数蓄えるFISO(First-In S
low-Out )メモリ31を用いたことが第三実施例と大き
く異なる。FISOメモリ31は、サンプル間干渉をも
つ信号〔Vsn〕を、補正無しに、前もって定められるデ
ータ数、例えば1kデータを高速に蓄積する。蓄積が終
了するとFISOメモリ31は、演算部32内のクロッ
ク発生部33が出力する読み出しクロックにしたがっ
て、相連続する2データを順次出力する。演算部32で
は、乗算器34およびアダー35により式(12)の演
算を行い、サンプル間干渉を無くしたデータを得る。演
算部32としては、ディジタル信号プロセッサあるいは
コンピュータを用いる。
【0043】この実施例では、サンプリング回数がメモ
リ容量により制限されるものの、サンプリングレートを
制限する要素がA/D変換器のサンプルレートとなり、
現在の技術レベルでも数百Mspsから数Gspsのサ
ンプルレートが可能である。また、A/D変換器とディ
ジタルメモリの代わりにアナログメモリを用いることも
可能である。
リ容量により制限されるものの、サンプリングレートを
制限する要素がA/D変換器のサンプルレートとなり、
現在の技術レベルでも数百Mspsから数Gspsのサ
ンプルレートが可能である。また、A/D変換器とディ
ジタルメモリの代わりにアナログメモリを用いることも
可能である。
【0044】以上の説明では演算部の構成例とサンプル
レートを中心に説明したが、いずれの実施例でも、S/
H回路にはドットレスポンス=1を実現するための付加
回路を必要とせず、簡単で高周波特性に優れたS/H回
路の構成が可能である。
レートを中心に説明したが、いずれの実施例でも、S/
H回路にはドットレスポンス=1を実現するための付加
回路を必要とせず、簡単で高周波特性に優れたS/H回
路の構成が可能である。
【0045】先に説明した従来例のサンプル&フィルタ
方式も同様な特長をもち、かつ演算部が不要である。し
かし、本発明では、演算部を設けることで、S/H回路
出力をラッチする時間タイミング、例えばA/D変換器
のA/DクロックとS/H回路のサンプリングコマンド
との時間間隔の余裕度がサンプル&フィルタ方式に比較
して格段に優れている。これについて、上述した文献2
に示された数字を用いて説明する。
方式も同様な特長をもち、かつ演算部が不要である。し
かし、本発明では、演算部を設けることで、S/H回路
出力をラッチする時間タイミング、例えばA/D変換器
のA/DクロックとS/H回路のサンプリングコマンド
との時間間隔の余裕度がサンプル&フィルタ方式に比較
して格段に優れている。これについて、上述した文献2
に示された数字を用いて説明する。
【0046】図7は本発明におけるS/H回路の出力波
形とサンプル&フィルタ方式の波形とを示す。サンプル
間干渉が1%以下(t=0のとき0.01以下)、誤差
が1/125に収まるタイムウィンドウが160psと
なるガウス波形は、ほぼ、 y(t) =exp〔−{(t−2)/0.93}2 〕 ……(15) と表現される。tの単位はnsである。図8にはt=0
近傍の拡大波形を示し、図9にはt=2ns近傍の拡大
波形を示す。
形とサンプル&フィルタ方式の波形とを示す。サンプル
間干渉が1%以下(t=0のとき0.01以下)、誤差
が1/125に収まるタイムウィンドウが160psと
なるガウス波形は、ほぼ、 y(t) =exp〔−{(t−2)/0.93}2 〕 ……(15) と表現される。tの単位はnsである。図8にはt=0
近傍の拡大波形を示し、図9にはt=2ns近傍の拡大
波形を示す。
【0047】本発明の場合は一次のRCフィルタを仮定
する。1.84ns≦t≦2nsで出力波形の変化が1
/128となる波形を求めると、 y(t) =1−exp(−t/0.523) ……(16) となる。この式でもtの単位はnsである。
する。1.84ns≦t≦2nsで出力波形の変化が1
/128となる波形を求めると、 y(t) =1−exp(−t/0.523) ……(16) となる。この式でもtの単位はnsである。
【0048】式(15)および式(16)に基づいて、
サンプル&フィルタの特長とされる低帯域性(S/H回
路出力とA/D変換器間に必要とされる帯域で、低帯域
で構成するほどノイズを低減できる)と、タイムウィン
ドウとについて考察する。式(15)、式(16)から
双方の波形の立ち上がり時間Tr (10%〜90%)を
求め、周波数領域で直流利得の−3dBとなる帯域BW
をよく知られた式、 BW〔MHz〕=350/Tr 〔ns〕 ……(17) から求めると、サンプル&フィルタの場合、出力波形の
Tr は1.1ns、BWは315MHzとなる。この帯
域値は上記の文献に記載された250MHzより2割強
程度広いが、その理由のひとつは、実際のサンプル&フ
ィルタ回路の出力波形が理想ガウシャン波形でないこと
が考えられる。本発明の場合には、Tr =1.15n
s、BW=304MHzとなり、サンプル&フィルタと
ほぼ同じ帯域をもつ。この点では、本発明とサンプル&
フィルタとの優劣はない。
サンプル&フィルタの特長とされる低帯域性(S/H回
路出力とA/D変換器間に必要とされる帯域で、低帯域
で構成するほどノイズを低減できる)と、タイムウィン
ドウとについて考察する。式(15)、式(16)から
双方の波形の立ち上がり時間Tr (10%〜90%)を
求め、周波数領域で直流利得の−3dBとなる帯域BW
をよく知られた式、 BW〔MHz〕=350/Tr 〔ns〕 ……(17) から求めると、サンプル&フィルタの場合、出力波形の
Tr は1.1ns、BWは315MHzとなる。この帯
域値は上記の文献に記載された250MHzより2割強
程度広いが、その理由のひとつは、実際のサンプル&フ
ィルタ回路の出力波形が理想ガウシャン波形でないこと
が考えられる。本発明の場合には、Tr =1.15n
s、BW=304MHzとなり、サンプル&フィルタと
ほぼ同じ帯域をもつ。この点では、本発明とサンプル&
フィルタとの優劣はない。
【0049】しかし、一定の誤差を許容するタイムウィ
ンドウは、図9から明らかなように、誤差の絶対値は同
じでもその内容は極めて異なっている。サンプル&フィ
ルタの場合、出力波形の値はt=2nsで変極点をもつ
のに対し、本発明では単調増加である。図10に、図9
の波形を時間微分した波形を示す。この波形を参照する
と、A/D変換のタイミングが変化した場合のA/D変
換器出力は、本発明によればタイムウィンドウ内でほぼ
一定の影響を受けるのに対し、サンプル&フィルタでは
大きく変化している。また、サンプル&フルタが本発明
より時間変動の影響を受けにくい時間領域はわずかに±
25ps以内であり、その領域を外れると、誤差を与え
る指数が直線的に増大することがわかる。文献2によれ
ば、このタイミング調整のため可変遅延線の採用が必要
となっているが、半導体素子の温度によるプロパゲーシ
ョンディレイ変化にまでは対応できない。
ンドウは、図9から明らかなように、誤差の絶対値は同
じでもその内容は極めて異なっている。サンプル&フィ
ルタの場合、出力波形の値はt=2nsで変極点をもつ
のに対し、本発明では単調増加である。図10に、図9
の波形を時間微分した波形を示す。この波形を参照する
と、A/D変換のタイミングが変化した場合のA/D変
換器出力は、本発明によればタイムウィンドウ内でほぼ
一定の影響を受けるのに対し、サンプル&フィルタでは
大きく変化している。また、サンプル&フルタが本発明
より時間変動の影響を受けにくい時間領域はわずかに±
25ps以内であり、その領域を外れると、誤差を与え
る指数が直線的に増大することがわかる。文献2によれ
ば、このタイミング調整のため可変遅延線の採用が必要
となっているが、半導体素子の温度によるプロパゲーシ
ョンディレイ変化にまでは対応できない。
【0050】本発明は、このA/D変換のタイミング変
動による誤差発生要因を零にはできないものの、図10
から明らかなように、広い時間領域でほぼ一定の小さな
値を維持しており、システム設計を極めて容易に行うこ
とができる。これについて、タイミング系の時間精度と
サンプルレートが定められた場合の例を説明する。
動による誤差発生要因を零にはできないものの、図10
から明らかなように、広い時間領域でほぼ一定の小さな
値を維持しており、システム設計を極めて容易に行うこ
とができる。これについて、タイミング系の時間精度と
サンプルレートが定められた場合の例を説明する。
【0051】図11はタイムウィンドウを広くした場合
の波形変化を示す。本発明では、S/H回路出力とA/
D変換器入力との間の一次のRC時定数を小さくすれ
ば、与えられたA/Dクロックのタイミング範囲でタイ
ミングの違いに起因するA/D変換の精度を理論上いく
らでも小さくできる。これに対し、サンプル&フィルタ
では、サンプルレートが定まれば最適なフィルタ定数が
定まる。もしA/D変換器の精度をより上げるために同
じタイミング範囲で信号出力の変化を小さくするように
すれば、図11に示すように、サンプル周期(2ns)
に出力信号を零にすることができなくなり、サンプル間
の干渉を引き起こす。
の波形変化を示す。本発明では、S/H回路出力とA/
D変換器入力との間の一次のRC時定数を小さくすれ
ば、与えられたA/Dクロックのタイミング範囲でタイ
ミングの違いに起因するA/D変換の精度を理論上いく
らでも小さくできる。これに対し、サンプル&フィルタ
では、サンプルレートが定まれば最適なフィルタ定数が
定まる。もしA/D変換器の精度をより上げるために同
じタイミング範囲で信号出力の変化を小さくするように
すれば、図11に示すように、サンプル周期(2ns)
に出力信号を零にすることができなくなり、サンプル間
の干渉を引き起こす。
【0052】以上の説明において比較に用いたサンプル
&フィルタ方式は、式(1)のε′=0を実現したもの
であるが、ε′≠0の場合でも、本発明と組み合わせる
ことにより優れた特性を示す。すなわち、S/H回路と
してサンプル&フィルタ方式のものを用い、そのサンプ
ルデータに演算を施すことができる。本発明は、サンプ
ル間干渉をもつS/H回路の出力から干渉を取り除くも
のであり、そのS/H回路として、実施例で説明した0
次ホールドだけでなく、サンプル&フィルタ方式やその
他の構成を用いることができる。
&フィルタ方式は、式(1)のε′=0を実現したもの
であるが、ε′≠0の場合でも、本発明と組み合わせる
ことにより優れた特性を示す。すなわち、S/H回路と
してサンプル&フィルタ方式のものを用い、そのサンプ
ルデータに演算を施すことができる。本発明は、サンプ
ル間干渉をもつS/H回路の出力から干渉を取り除くも
のであり、そのS/H回路として、実施例で説明した0
次ホールドだけでなく、サンプル&フィルタ方式やその
他の構成を用いることができる。
【0053】
【発明の効果】以上説明したように、本発明のサンプリ
ング装置は、従来は共存が困難であった広帯域すなわち
高時間分解能と高サンプレートとサンプル間の無干渉性
とを実現でき、また、システム上の安定性と高い設計自
由度とを実現できる。したがって、信号計測を始めとす
る各種の信号処理の高性能化や高スループット化を実現
できる。
ング装置は、従来は共存が困難であった広帯域すなわち
高時間分解能と高サンプレートとサンプル間の無干渉性
とを実現でき、また、システム上の安定性と高い設計自
由度とを実現できる。したがって、信号計測を始めとす
る各種の信号処理の高性能化や高スループット化を実現
できる。
【0054】本発明によれば、サンプル動作の干渉を高
速サンプルホールド回路で解決する必要がなくなり、サ
ンプルホールド回路の高速かつ高帯域を実現する。さら
に、従来の帰還型S/H回路構成に必要な高抵抗や高速
大利得の帰還増幅器は不要であり、S/H回路のモノリ
シック化に絶大な効果がある。
速サンプルホールド回路で解決する必要がなくなり、サ
ンプルホールド回路の高速かつ高帯域を実現する。さら
に、従来の帰還型S/H回路構成に必要な高抵抗や高速
大利得の帰還増幅器は不要であり、S/H回路のモノリ
シック化に絶大な効果がある。
【0055】また、本発明における信号処理はアナログ
回路とディジタル回路のいずれでも可能であり、要求さ
れる各種の応用に適した構成がとれる。
回路とディジタル回路のいずれでも可能であり、要求さ
れる各種の応用に適した構成がとれる。
【図1】本発明第一実施例のサンプリング装置を示すブ
ロック構成図。
ロック構成図。
【図2】動作を示すタイムチャート。
【図3】本発明第二実施例のサンプリング装置を示すブ
ロック構成図。
ロック構成図。
【図4】本発明第三実施例のサンプリング装置を示すブ
ロック構成図。
ロック構成図。
【図5】ディジタル信号プロサッセの動作を表すタイム
チャート。
チャート。
【図6】本発明第四実施例のサンプリング装置を示すブ
ロック構成図。
ロック構成図。
【図7】本発明におけるS/H回路の出力波形とサンプ
ル&フィルタ方式の波形とを示す図。
ル&フィルタ方式の波形とを示す図。
【図8】t=0近傍の拡大波形を示す図。
【図9】t=2ns近傍の拡大波形を示す図。
【図10】図9の波形を時間微分した波形を示す図。
【図11】タイムウィンドウを広くした場合の波形変化
を示す図。
を示す図。
【図12】S/H回路の等価回路を示す図。
【図13】S/H回路のT/Hモード時の入出力関係を
示す図。
示す図。
【図14】ストローブモードの入出力関係を示す図。
【図15】放電用抵抗をメモリキャパシタに並列に設け
た従来例の等価回路を示す図。
た従来例の等価回路を示す図。
【図16】入出力関係を示す図。
【図17】S/H回路へ帰還をかける従来例の等価回路
を示す図。
を示す図。
【図18】入出力関係を示す図。
1 入力端子 2 S/H回路 3 パルス発生器 4 差動増幅器 5、13、21 A/D変換器 6、26、36 D/A変換器 7 減衰器 8 ラッチ回路 9 分周器 10 出力端子 11 バッァ回路 12 遅延回路 14 トラックホールド回路 22 ディジタル信号プロセッサ 23 ラッチ回路 24、34 乗算器 25、35 アダー 31 FISOメモリ 32 演算部 33 クロック発生部 121 入力信号源 122 抵抗 123、153、173 スイッチ 124、154、174 メモリキャパシタ 125、155、175 バッファ回路 151 放電用抵抗 152、172 バッファ・フィルタ回路 171 キャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI G11C 27/02 602 G11C 27/02 602F (56)参考文献 特開 平5−281266(JP,A) 特開 平1−319200(JP,A) 実開 平1−103099(JP,U) 米国特許4352070(US,A) (58)調査した分野(Int.Cl.7,DB名) H03M 1/00 - 1/88 G11C 27/02
Claims (6)
- 【請求項1】 サンプリングコマンドが入力されるごと
に被測定信号の瞬時値を蓄えて出力するサンプルホール
ド手段(2)と、 このサンプルホールド手段に蓄えられた値に対応するサ
ンプル値を出力する出力手段とを備えたサンプリング装
置において、 前記サンプルホールド手段は、前回までのサンプリング
動作で蓄えられていた値に新たに入力された被測定信号
の瞬時値と前記蓄えられていた値との差分のゲート効率
ε倍(0<ε<1)の値を重畳して新たな出力とし、次
のサンプリング動作の直前にはその値が前回のサンプル
動作で発生したキャパシタ電圧がホールド期間中に放電
するホールドディケイを表すパラメータε′倍(0<
ε′≦1)に減衰する構成であり、 前記出力手段は前記サンプルホールド手段からのN回目
の入力値から前回の入力値の〔1−ε〕ε′倍を減算し
てN回目のサンプル値とする演算手段を含むことを特徴
とするサンプリング装置。 - 【請求項2】 前記演算手段は、 前記サンプルホールド手段(2)の出力が正相入力され
る差動回路(4)と、 連続する2度のサンプリングにおいて、最初のサンプリ
ング時には零信号、2回目のサンプリング時は最初のサ
ンプリングで得られた値の(1−ε)ε′倍の値を前記
差動回路に逆相入力する帰還手段(6、7)と、 前記連続する2度のサンプリングのうち2回目に得られ
た値をラッチして出力するラッチ手段(8)とを含む請
求項1記載のサンプリング装置。 - 【請求項3】 サンプリングのタイミングごとに前記
差動回路(4)の出力をディジタル信号に変換して前記
ラッチ手段(8)に出力するA/D変換器(5)を備
え、 前記帰還手段は、 前記A/D変換器の出力を分岐して1回目のサンプリン
グで得られた値をアナログ信号に変換するD/A変換器
(6)と、 このD/A変換器の出力を〔1−ε〕ε′倍する利得変
換手段(7)とを含む請求項2記載のサンプリング装
置。 - 【請求項4】 前記演算手段は、 前記サンプルホールド手段(2)の出力を二分岐する分
岐手段(11)と、 この分岐手段の一方の出力が正相入力される差動回路
(4)と、 この分岐手段の他方の出力を1サンプリング時間だけ遅
らせ、かつその利得を〔1−ε〕ε′倍にして前記差動
回路の逆相入力に供給する手段とを含む請求項1記載の
サンプリング装置。 - 【請求項5】 前記演算手段は、 前記サンプルホールド手段(2)の出力をディジタル信
号に変換するA/D変換器(21)と、 このA/D変換器の出力を二つに分岐し、その一方を1
サンプリング時間だけ遅らせ、かつその値を〔1−ε〕
ε′倍して他方から減算するディジタル信号処理手段
(22)とを含む請求項1記載のサンプリング装置。 - 【請求項6】 前記演算手段は、 前記サンプルホールド手段(2)の出力をディジタル信
号に変換するA/D変換器(21)と、 このA/D変換器の出力値を複数蓄える記憶手段(3
1)と、 この記憶手段から連続して蓄えられた二つの値を読み出
し、先に蓄えられた値を〔1−ε〕ε′倍して後に蓄え
られた値から減算する処理手段(32)とを含む請求項
1記載のサンプリング装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05599694A JP3244929B2 (ja) | 1994-03-25 | 1994-03-25 | サンプリング装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05599694A JP3244929B2 (ja) | 1994-03-25 | 1994-03-25 | サンプリング装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07264068A JPH07264068A (ja) | 1995-10-13 |
JP3244929B2 true JP3244929B2 (ja) | 2002-01-07 |
Family
ID=13014699
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05599694A Expired - Fee Related JP3244929B2 (ja) | 1994-03-25 | 1994-03-25 | サンプリング装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3244929B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3767341B2 (ja) * | 2000-07-21 | 2006-04-19 | 株式会社日立製作所 | 電子線を用いたパターン検査方法及びその装置 |
-
1994
- 1994-03-25 JP JP05599694A patent/JP3244929B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07264068A (ja) | 1995-10-13 |
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