JPH07135422A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07135422A JPH07135422A JP5281069A JP28106993A JPH07135422A JP H07135422 A JPH07135422 A JP H07135422A JP 5281069 A JP5281069 A JP 5281069A JP 28106993 A JP28106993 A JP 28106993A JP H07135422 A JPH07135422 A JP H07135422A
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- Chemical & Material Sciences (AREA)
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Abstract
転増幅回路を備えている低消費電力発振回路の閉ループ
を開閉するトランスファゲートを、発振動作の開始時に
確実にオンさせる。 【構成】 発振子8を接続すべき外部端子1,2間に、
NAND回路5及びトランスファゲートTFの直列回路を介装
させる。トランスファゲートTFと外部端子2とを接続す
る回路に、入力バッファ3及び出力バッファ4を接続す
る。トランスファゲートを構成するトランジスタの一方
又は両方のしきい値電圧を、トランスファゲートTF以外
のいずれのトランジスタのしきい値電圧より低い値にす
る。
Description
更に詳述すれば発振子を接続すべき端子を、信号の入出
力端子にも兼用する構成にしている半導体集積回路を提
案するものである。
構成を示すブロック図である。半導体集積回路を内蔵す
るチップAには外部端子1、外部端子2が設けられてい
る。チップAには低電圧化する降圧レギュレータの出力
を電源としており、図示しないCMOSトランジスタからな
る反転増幅回路たるNAND回路5が内蔵されている。外部
端子1はNAND回路5の一側入力端子と接続されており、
NAND回路5の出力端子は外部端子2及びクロックを与え
るべき図示しない回路と接続されている。NAND回路5の
他側入力端子には、発振回路を動作状態と動作停止状態
とに切替える状態切替制御信号9が入力される。また外
部端子1と外部端子2との間には、ダンピング抵抗6
と、発振子8との並列回路が接続されている。外部端子
1,2は夫々負荷容量7を介して接地されている。これ
により、NAND回路5、ダンピング抵抗6、負荷容量7,
7及び発振子8により、低消費電力発振回路が構成され
ている。
る。状態切替制御信号9にHレベルを与えると、NAND回
路5が反転増幅器として動作し、ダンピング抵抗6と負
荷容量7とにより発振子8が発振する。次に、状態切替
制御信号9にLレベルを与えると、外部端子1からの入
力に関係なくNAND回路5の出力はHレベルとなり、発振
子8が発振動作しなくなる。このようにして、外部端子
1,2は発振子8を接続するための端子として機能して
いる。
周波数が異なる他の発振回路を接続する端子を備えてい
る場合がある。図4はこの種の半導体集積回路の構成を
示すブロック図である。半導体集積回路を内蔵するチッ
プAには、発振周波数AHzの発振回路用の外部端子31及
び外部端子32と、発振周波数BHzの発振回路用の外部端
子33及び外部端子34とが設けられており、反転増幅器た
るNAND回路34、NAND回路35及びシステムクロック選択ス
イッチ38が内蔵されている。
接続され、NAND回路35の他入力端子には発振周波数AHz
の発振回路の発振制御信号37が入力される。NAND回路35
の出力端子91は外部端子32及びシステムクロック選択ス
イッチ38の一方の端子38a に接続されている。外部端子
33はNAND回路21の一側入力端子と接続され、NAND回路36
の他側入力端子には発振周波数BHzの発振回路の発振制
御信号39が入力される。NAND回路36の出力端子は、外部
端子34及びシステムクロック選択スイッチ38の他方の端
子38b と接続されている。
子38c はクロック40を与えるべき図示しない回路と接続
される。また外部端子31,32 間には、ダンピング抵抗41
と、発振周波数AHzの発振子42との並列回路が介装さ
れ、外部端子31,32 は負荷容量43,43 を介して接地され
ている。外部端子33,34 間には、ダンピング抵抗44と、
発振周波数BHzの発振子45との並列回路が介装され、外
部端子33,34 は負荷容量46,46 を介して接地されてい
る。
振子45を発振動作させているときには、他方の発振子42
の発振動作を停止させることができ、発振動作が停止し
ている発振子41が接続されている外部端子31,32 は何ら
機能していない状態になる。
く何ら機能していないときの例えば外部端子31を、使用
者が信号の入出力に兼用しようとする場合は、NAND回路
35と一方の外部端子32との間に破線で示すトランスファ
ゲートTFを介装させるとともに、このトランスファゲー
トと一方の外部端子32とを接続する回路に破線で示す入
力バッファ3の入力側及び出力バッファ4の出力側を接
続しておくことが考えられる。その場合、このトランス
ファゲートTFをオンさせたときには発振動作が可能にな
り、またトランスファゲートTFをオフさせたときには発
振回路のループを切離して、入力バッファ3又は出力バ
ッファ4により信号を入, 出力できて、外部端子32を信
号の入出力端子にも使用できる。
ジスタの抵抗値Rt は、次式により近似され、
ファゲートのトランジスタの抵抗値Rt は電源電圧が低
くなるにともなって大きくなり、発振回路の駆動能力に
対して大きな負荷となり、発振動作が可能な領域である
低電圧領域が狭くなる。それにより従来のトランジスタ
特性のトランジスタをトランスファゲートに用いている
場合は、発振開始時にはトランスファゲートのオン抵抗
が高抵抗となり確実にオンしない状態が起こり得る。
御信号90がHレベルになるとトランスファゲートTFがオ
ンするが、前述したようにトランスファゲートTFのオン
抵抗が低抵抗にならず、それにより発振動作しないこと
が起こり得て図5(a),(e) に示すようにNAND回路35の出
力端子91, 外部端子32には発振電圧が現れない。その
後、機能切替制御信号90が図5(b) に示すようにLレベ
ルになるとトランスファゲートTFがオフし、その後に図
5(d) に示すように出力制御信号10がHレベルになる
と、出力バッファ4を介して信号92が外部端子32へ出力
される。このように発振状態から信号の入出力状態へは
確実に切替えできるが、信号の入出力状態から発振状態
へは確実に切替えができない虞れがあるという問題があ
る。
状態から、発振状態に切換えるときにトランスファゲー
トのオン抵抗を低抵抗で確実にオンさせて信号の入出力
状態から発振状態へ確実に切替えることができ、それに
より発振子を接続すべき端子を信号の入出力の端子とし
ても使用できる半導体集積回路を提供することを目的と
する。
回路は、発振回路における反転増幅回路と、発振子を接
続すべき端子の一方との間に介装させたトランスファゲ
ートと、このトランスファゲートの出力側及び前記端子
の一方を接続する回路に接続された入力バッファ及び/
又は出力バッファとを備えて、トランスファゲートのト
ランジスタのしきい値電圧を、前記トランスファゲート
以外のいずれのトランジスタのしきい値電圧より低い値
に選定して構成する。
電圧をこのトランスファゲート以外のいずれのトランジ
スタのしきい値電圧より低い値にすると、トランスファ
ゲートのトランジスタの抵抗値は、他のいずれのトラン
ジスタの抵抗値よりも小さくなり、動作電圧が低下す
る。反転増幅回路の動作を停止させると、トランスファ
ゲートはオフして発振が停止するとともに発振回路が遮
断され、入力バッファ又は出力バッファから端子を介し
て信号の入出力が可能になる。反転増幅回路の動作を開
始させると、トランスファゲートは低電圧でオンし、発
振回路は発振動作を開始して端子を介して信号の入出力
が不可能になる。これにより、発振動作を確実に開始さ
せ得る。また、端子を発振子の接続用及び信号の入出力
用に兼用できる。
述する。図1は本発明に係る半導体集積回路の構成を示
すブロック図である。半導体集積回路が内蔵されるチッ
プAには外部端子1,外部端子2が設けられている。ま
たチップAには低電圧化する降圧レギュレータの出力を
電源としておりCMOSトランジスタからなる反転増幅回路
たるNAND回路5と、PチャネルMOS トランジスタ(以下
Pチャネルトランジスタという)11及びNチャネルMOS
トランジスタ (以下Nチャネルトランジスタという)12
からなるトランスファゲートTFと、入力バッファ3と、
出力バッファ4とが内蔵されている。トランスファゲー
トTFのPチャネルトランジスタ11のしきい値電圧は、半
導体集積回路に内蔵している他の従来のトランジスタの
しきい値電圧0.8 〜0.7 Vより低い0.7 V以下に選定さ
れている。
接続されており、NAND回路5の出力端子91はトランスフ
ァゲートTFを介して外部端子2と接続されていて、NAND
回路5の出力端子91はまた、クロックを与える図示しな
い回路と接続されている。NAND回路5の他側入力端子に
は、外部端子1,2の機能を切替える機能切替制御信号
90が入力される。機能切替制御信号90はトランスファゲ
ートTFのNチャネルトランジスタのゲート及びインバー
タIVへ入力される。インバータIVから出力される反転機
能切替制御信号#90はトランスファゲートTFのPチャネ
ルトランジスタ11のゲートへ入力される。
続する回路には、入力バッファ3の入力側及び出力バッ
ファ4の出力側が接続されている。出力バッファ4には
出力すべき信号92が入力され、その制御端子には出力制
御信号10が与えられる。またチップAの外部において、
外部端子1と外部端子2との間には、ダンピング抵抗6
と、発振子8との並列回路が介装されている。外部端子
1,2は夫々負荷容量7を介して接地されている。これ
により、NAND回路5、トランスファゲートTF、ダンピン
グ抵抗6、負荷容量7,7及び発振子8により低消費電
力発振回路が構成されている。
動作を各部信号のタイミングチャートを示す図2ととも
に説明する。図2(b) に示すように機能切替制御信号90
がHレベルであるとNAND回路5が反転増幅器として動作
し、その出力電圧がトランスファゲートTFのソース側に
与えられる。ここでトランスファゲートTFのPチャネル
トランジスタ11のしきい値電圧Vthが、半導体集積回路
に内蔵している他の従来のトランジスタのしきい値電圧
より低い0.7 V以下に選定されているからPチャネルト
ランジスタ11及びNチャネルトランジスタ12からなるト
ランスファゲートTFとしての抵抗値Rt が他のトランジ
スタの抵抗値より小さい。つまり、発振可能の動作電圧
の低電圧領域が広くなっている。そのためNAND回路5か
ら与えられる動作開始時の低い電圧でトランスファゲー
トTFがそのオン抵抗が低抵抗でオンして発振回路は確実
に発振動作を開始する。それによりNAND回路5の出力端
子91には図2(a) に示す発振電圧が現れ、外部端子2に
も図2(e) に示す発振電圧が現れる。そして外部端子
1,2は発振子8の接続端子として機能する。
と、外部端子1からの入力に関係なくNAND回路5の出力
端子91は図2(a) に示すようにHレベルとなり、NAND回
路5による反転増幅動作が停止して発振が停止し、また
トランスファゲートTFがオフしてNAND回路5と外部端子
2とが切離される。そして外部端子2は不定状態にな
る。それにより外部端子2に外部から信号を入力した場
合は、その信号を入力バッファ3を介して所定の回路へ
入力できる。一方、図2(d) に示すようにHレベルの出
力制御信号10を出力バッファ4の制御端子に与えた場合
には出力バッファ4を介して図2(c) に示す内部の信号
92を図2(e) に示すように外部端子2へ出力する。
子として機能する。また、機能切替制御信号90に再びH
レベルを与えるとNAND回路5が反転増幅動作を開始する
とともにトランスファゲートTFがオンして、前述したよ
うに発振動作を確実に開始させ得る。これにより発振動
作の開始を確実にするとともに、外部端子を発振子の接
続用と信号の入出力用とに兼用できる。
のPチャネルトランジスタ11のしきい値電圧を、半導体
集積回路に内蔵している従来のトランジスタのしきい値
電圧より低い0.7 V以下に選定したが、トランスファゲ
ートTFのNチャネルトランジスタ12のしきい値電圧も同
様に0.7 V以下に選定しても同様の効果が得られる。ま
た、トランスファゲートTFのPチャネル及びNチャネル
の両トランジスタ11,12 のしきい値電圧をともに同様に
0.7 V以下に選定した場合はトランスファゲートの抵抗
値を更に小さくできて発振動作の開始電圧の低電圧範囲
をより広くすることができ、信号の入出力状態から発振
状態へより確実に切替えることができる。しきい値電圧
の下限は、トランスファゲートTFのオン, オフ動作が可
能である値が限度となる。
トランジスタ11又はNチャネルトランジスタ12のしきい
値電圧を、バックゲートの電圧を制御することにより見
かけ上、0.7 V以下に制御しても同様の効果が得られ
る。更には、Pチャネルトランジスタ11及びNチャネル
トランジスタ12夫々のしきい値電圧を、バックゲートの
電圧を制御することにより見かけ上、0.7 V以下に制御
しても同様の効果が得られる。更に、本実施例では反転
増幅回路にNAND回路を用いたが、それに限定されるもの
ではない。
を入断するトランスファゲートのトランジスタのしきい
値電圧を、このトランスファゲート以外のいずれのトラ
ンジスタのしきい値電圧より低い値に選定したことによ
り、トランスファゲートの抵抗値を、従来のトランジス
タの抵抗値より小さくでき、トランスファゲートをオン
させるときの発振可能な動作電圧である低電圧領域が広
くなる。そのため本発明によれば、トランスファゲート
を、発振開始直後の低い電圧のときに確実にオンさせる
ことができて、信号の入出力状態から発振状態へ確実に
切替えできる。またトランスファゲートをオフさせるこ
とにより反転増幅回路を端子の一方と遮断できるから、
その端子を介して信号を入出力することができて、端子
を発振子接続用と、信号の入出力用とに兼用することが
できる半導体集積回路を提供できる優れた効果を奏す
る。
ック図である。
である。
ク図である。
タイミングチャートである。
構成を示すブロック図である。半導体集積回路を内蔵す
るチップAには外部端子1、外部端子2が設けられてい
る。チップAには低電圧化する図示しない降圧レギュレ
ータの出力を電源とするCMOSトランジスタからなる反転
増幅回路たるNAND回路5が内蔵されている。外部端子1
はNAND回路5の一側入力端子と接続されており、NAND回
路5の出力端子は外部端子2及びクロックを与えるべき
図示しない回路と接続されている。NAND回路5の他側入
力端子には、発振回路を動作状態と動作停止状態とに切
替える状態切替制御信号9が入力される。また外部端子
1と外部端子2との間には、ダンピング抵抗6と、発振
子8との並列回路が接続されている。外部端子1,2は
夫々負荷容量7を介して接地されている。これにより、
NAND回路5、ダンピング抵抗6、負荷容量7,7及び発
振子8により、低消費電力発振回路が構成されている。
周波数が異なる他の発振回路を接続する端子を備えてい
る場合がある。図4はこの種の半導体集積回路の構成を
示すブロック図である。半導体集積回路を内蔵するチッ
プAには、発振周波数AHzの発振回路用の外部端子31及
び外部端子32と、発振周波数BHzの発振回路用の外部端
子33及び外部端子34とが設けられており、反転増幅器た
るNAND回路35、NAND回路36及びシステムクロック選択ス
イッチ38が内蔵されている。
接続され、NAND回路35の他入力端子には発振周波数AHz
の発振回路の発振制御信号37が入力される。NAND回路35
の出力端子91は外部端子32及びシステムクロック選択ス
イッチ38の一方の端子38a に接続されている。外部端子
33はNAND回路36の一側入力端子と接続され、NAND回路36
の他側入力端子には発振周波数BHzの発振回路の発振制
御信号39が入力される。NAND回路36の出力端子は、外部
端子34及びシステムクロック選択スイッチ38の他方の端
子38b と接続されている。
振子45を発振動作させているときには、他方の発振子42
の発振動作を停止させることができ、発振動作が停止し
ている発振子42が接続されている外部端子31,32 は何ら
機能していない状態になる。
く何ら機能していないときの例えば外部端子32を、使用
者が信号の入出力に兼用しようとする場合は、NAND回路
35と一方の外部端子32との間に破線で示すトランスファ
ゲートTFを介装させるとともに、このトランスファゲー
トと一方の外部端子32とを接続する回路に破線で示す入
力バッファ3の入力側及び出力バッファ4の出力側を接
続しておくことが考えられる。その場合、このトランス
ファゲートTFをオンさせたときには発振動作が可能にな
り、またトランスファゲートTFをオフさせたときには発
振回路のループを切離して、入力バッファ3又は出力バ
ッファ4により信号を入, 出力できて、外部端子32を信
号の入出力端子にも使用できる。
Claims (2)
- 【請求項1】 発振子を接続すべき2つの端子間に、降
圧レギュレータの出力を電源とする反転増幅回路を介装
させている半導体集積回路において、前記反転増幅回路
と前記2つの端子の一方との間に介装させたトランスフ
ァゲートと、該トランスファゲート及び端子の一方を接
続する回路に接続された入力バッファ及び/又は出力バ
ッファとを備え、前記トランスファゲートの一方又は両
方のトランジスタのしきい値電圧を、該トランスファゲ
ート以外のいずれのトランジスタのしきい値電圧より低
い値に選定してあることを特徴とする半導体集積回路。 - 【請求項2】 トランスファゲートのトランジスタのバ
ックゲート電圧を制御してしきい値電圧を見かけ上、前
記トランスファゲート以外のいずれのトランジスタのし
きい値電圧より低い値に制御すべく構成してあることを
特徴とする請求項1記載の半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5281069A JP2840912B2 (ja) | 1993-11-10 | 1993-11-10 | 半導体集積回路 |
US08/337,423 US5467028A (en) | 1993-11-10 | 1994-11-08 | Semiconductor integrated circuit with plural use of a terminal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5281069A JP2840912B2 (ja) | 1993-11-10 | 1993-11-10 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07135422A true JPH07135422A (ja) | 1995-05-23 |
JP2840912B2 JP2840912B2 (ja) | 1998-12-24 |
Family
ID=17633885
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5281069A Expired - Fee Related JP2840912B2 (ja) | 1993-11-10 | 1993-11-10 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5467028A (ja) |
JP (1) | JP2840912B2 (ja) |
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---|---|---|---|---|
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US6157265A (en) * | 1998-10-30 | 2000-12-05 | Fairchild Semiconductor Corporation | Programmable multi-scheme clocking circuit |
JP3681611B2 (ja) * | 2000-04-06 | 2005-08-10 | Necエレクトロニクス株式会社 | マイクロコンピュータ |
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Publication number | Priority date | Publication date | Assignee | Title |
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US4904962A (en) * | 1989-01-31 | 1990-02-27 | North American Philips Corporation | Gated high stability LC stabilized oscillator |
US5051622A (en) * | 1989-11-08 | 1991-09-24 | Chips And Technologies, Inc. | Power-on strap inputs |
US4994765A (en) * | 1990-04-04 | 1991-02-19 | North American Philips Corporation | Stabilized gated oscillator utilizing a ceramic resonator |
US5237218A (en) * | 1991-05-03 | 1993-08-17 | Lattice Semiconductor Corporation | Structure and method for multiplexing pins for in-system programming |
JP3158490B2 (ja) * | 1991-05-29 | 2001-04-23 | 日本電気株式会社 | 発振誘導回路 |
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- 1993-11-10 JP JP5281069A patent/JP2840912B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-08 US US08/337,423 patent/US5467028A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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Legal Events
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---|---|---|---|
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