JPH06105850B2 - Ｃｍｏｓ水晶発振回路 - Google Patents
Ｃｍｏｓ水晶発振回路Info
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- JPH06105850B2 JPH06105850B2 JP59260882A JP26088284A JPH06105850B2 JP H06105850 B2 JPH06105850 B2 JP H06105850B2 JP 59260882 A JP59260882 A JP 59260882A JP 26088284 A JP26088284 A JP 26088284A JP H06105850 B2 JPH06105850 B2 JP H06105850B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
- H03K3/3545—Stabilisation of output, e.g. using crystal
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- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はCMOS水晶発振回路に関する。
（従来の技術） CMOS水晶発振回路はマイクロプロセッサおよびマイクロ
コンピュータ用のクロック源として不可欠である。
コンピュータ用のクロック源として不可欠である。
CMOS発振回路はCMOSインバータ、水晶振動子、容量、帰
還抵抗から構成され、低消費電力動作を特徴としてい
る。詳細についてはUSP3,676,801に開示されている。
還抵抗から構成され、低消費電力動作を特徴としてい
る。詳細についてはUSP3,676,801に開示されている。
この基本形のCMOS水晶発振回路の消費電力を更に改善す
るため、第２図に示す様にCMOSインバータの動作電流を
制限する抵抗がR1およびR2追加される。
るため、第２図に示す様にCMOSインバータの動作電流を
制限する抵抗がR1およびR2追加される。
この型のCMOS発振回路において、CMOSインバータおよび
帰還抵抗は半導体チップ表面に形成され、水晶振動子は
外付部品としてICパッケージのピン端子に接続される。
帰還抵抗は半導体チップ表面に形成され、水晶振動子は
外付部品としてICパッケージのピン端子に接続される。
（発明が解決しようとする問題点） 一般に、ICチップ内のCMOS発振回路の回路定数は第３図
（Ａ）に示すように最大発振周波数で最小電力動作する
様に設計されるので、低周波数用水晶振動子を使用して
低周波クロック信号を発振させたい場合、てい倍発振す
る可能性がある。又第３図（Ｂ）のようにクロック信号
の電圧振巾が、大きくなるので発振回路の消費電力が増
加する問題があった。
（Ａ）に示すように最大発振周波数で最小電力動作する
様に設計されるので、低周波数用水晶振動子を使用して
低周波クロック信号を発振させたい場合、てい倍発振す
る可能性がある。又第３図（Ｂ）のようにクロック信号
の電圧振巾が、大きくなるので発振回路の消費電力が増
加する問題があった。
特に、高速マイクロプロセッサを低周波発振信号でクロ
ック動作させる場合は、さらに、クロック信号の電圧振
幅が大きくなるので、発振回路の消費電力の増加が顕著
になる。
ック動作させる場合は、さらに、クロック信号の電圧振
幅が大きくなるので、発振回路の消費電力の増加が顕著
になる。
又電流制限抵抗値が不適当に選択されるとてい倍発振を
起す可能性があった。
起す可能性があった。
本発明の目的は広範囲の発振周波数帯域において低消費
電力動作と、発振開始時間の変動が少ない動作を可能に
するCMOS水晶発振回路を提供することにある。
電力動作と、発振開始時間の変動が少ない動作を可能に
するCMOS水晶発振回路を提供することにある。
本発明の他の目的はレジスタのデータにより電流制限抵
抗値を任意に可変できるCMOS水晶発振回路を提供するこ
とにある。
抗値を任意に可変できるCMOS水晶発振回路を提供するこ
とにある。
本発明の更に他の目的は水晶振動子の置換による発振特
性の影響が少ないCMOS水晶発振回路を提供することにあ
る。
性の影響が少ないCMOS水晶発振回路を提供することにあ
る。
（問題点を解決するための手段） 本発明によるCMOS水晶発振回路は 直列接続されたＰおよびＮ型MOS FETからなるCMOSイン
バータと、 CMOSインバータの信号入力部と信号出力部間に接続され
た水晶振動込と、 CMOSインバータの信号入力部と接地電位間に接続された
第１の容量と、 CMOSインバータの信号出力部と接地電位間に接続された
第２の容量と、 CMOSインバータの信号入力部と信号出力部間に接続され
CMOSインバータに直流バイアス電位を与える帰還抵抗
と、 CMOSインバータのＰ型MOS FETと電源電位間に接続さ
れ、CMOSインバータの電流を制限する第１の電流制限回
路と、 CMOSインバータのＮ型MOS FETと接地電位間に接続さ
れ、CMOSインバータに流れる電流を制限する第２の電流
制限回路と、 内部データバスの内容により前記第1,第２電流制限回路
を制御して消費電力を減少させる制御レジスタを含むこ
とを特徴としている。
バータと、 CMOSインバータの信号入力部と信号出力部間に接続され
た水晶振動込と、 CMOSインバータの信号入力部と接地電位間に接続された
第１の容量と、 CMOSインバータの信号出力部と接地電位間に接続された
第２の容量と、 CMOSインバータの信号入力部と信号出力部間に接続され
CMOSインバータに直流バイアス電位を与える帰還抵抗
と、 CMOSインバータのＰ型MOS FETと電源電位間に接続さ
れ、CMOSインバータの電流を制限する第１の電流制限回
路と、 CMOSインバータのＮ型MOS FETと接地電位間に接続さ
れ、CMOSインバータに流れる電流を制限する第２の電流
制限回路と、 内部データバスの内容により前記第1,第２電流制限回路
を制御して消費電力を減少させる制御レジスタを含むこ
とを特徴としている。
（作 用） 本発明による回路構成により、発振動作を最適にする内
部データバスのデータがレジスタに書込まれ、このレジ
スタの出力データによりCMOSインバータに接続された電
流制限回路の抵抗成分が選択されて、発振電流が最適値
に抑制される。
部データバスのデータがレジスタに書込まれ、このレジ
スタの出力データによりCMOSインバータに接続された電
流制限回路の抵抗成分が選択されて、発振電流が最適値
に抑制される。
（実施例） 第１図は本発明によるCMOS水晶発振回路であり、外部ピ
ン端子OSC 0およびOSC 1間に接続された外部水晶共振回
路100と、マイクロプロセッサIC内に形成されたCMOSイ
ンバータ200と、このCMOSインバータ200に直流バイアス
電位を与える帰還抵抗300と、動作電流を減少させる電
流制限回路400および500と、制御回路部600から構成さ
れる。
ン端子OSC 0およびOSC 1間に接続された外部水晶共振回
路100と、マイクロプロセッサIC内に形成されたCMOSイ
ンバータ200と、このCMOSインバータ200に直流バイアス
電位を与える帰還抵抗300と、動作電流を減少させる電
流制限回路400および500と、制御回路部600から構成さ
れる。
共振回路100は水晶振動子XTALおよび例えば50PFの２組
のバイアスコンデンサC1,C2から構成される。コンデン
サC1はICチップ内に形成してもよい。
のバイアスコンデンサC1,C2から構成される。コンデン
サC1はICチップ内に形成してもよい。
CMOSインバータ200はＰおよびＮ型MOS FETから構成さ
れ、そのゲート電極は外部ピン端子OSC 0に共通接続さ
れ、且つそのドレイン電極は外部ピン端子CSC 1に共通
接続される。
れ、そのゲート電極は外部ピン端子OSC 0に共通接続さ
れ、且つそのドレイン電極は外部ピン端子CSC 1に共通
接続される。
帰還抵抗300はCMOSインバータ200の信号および入力部信
号出力部間に接続され、例えば1MΩの拡散抵抗又はMOS
抵抗により形成される。
号出力部間に接続され、例えば1MΩの拡散抵抗又はMOS
抵抗により形成される。
電流制限回路400は複数のＰ型MOS FET P1〜P8から構成
され、このＰ型MOS FETの各ソース電極は電源電位V
DD（例えば5V）に共通接続され、又Ｐ型MOS FETの各ド
レイン電極はＰ型MOS FET P20のソース電極に共通接続
される。MOS FET P1〜P8はそれぞれ、例えば、1,2,4,8,
10,20,80kΩのオン抵抗を有する。
され、このＰ型MOS FETの各ソース電極は電源電位V
DD（例えば5V）に共通接続され、又Ｐ型MOS FETの各ド
レイン電極はＰ型MOS FET P20のソース電極に共通接続
される。MOS FET P1〜P8はそれぞれ、例えば、1,2,4,8,
10,20,80kΩのオン抵抗を有する。
電流制限抵抗500は複数のＮ型MOS FET N1〜N8から構成
され、このＮ型MOS FETの各ソース電極はＮ型MOS FET N
20のソース電極に共通接続され、又Ｎ型MOS FETの各ド
レイン電極は接地電位に共通接続される。MOS FET N1〜
N8はそれぞれ1,2,4,8,10,20,40,80kΩのオン抵抗を有す
る。
され、このＮ型MOS FETの各ソース電極はＮ型MOS FET N
20のソース電極に共通接続され、又Ｎ型MOS FETの各ド
レイン電極は接地電位に共通接続される。MOS FET N1〜
N8はそれぞれ1,2,4,8,10,20,40,80kΩのオン抵抗を有す
る。
制御回路600は内部データバス700に出力されたプログラ
ム命令により、低消費電力動作の為に最適な電流制限抵
抗値を選択する機能を有する。
ム命令により、低消費電力動作の為に最適な電流制限抵
抗値を選択する機能を有する。
この制御回路600は書込信号800によりデータバス700の
データを一時蓄積し、且つ電流制限回路400,500を制御
する制御レジスタ610と、マイクロプロセッサ内部回路
がパワーダウンモードになると制御レジスタ610の出力
データによりCMOSインバータ200の信号出力部のフロー
ティング状態を防止する禁止回路630を含んでいる。
データを一時蓄積し、且つ電流制限回路400,500を制御
する制御レジスタ610と、マイクロプロセッサ内部回路
がパワーダウンモードになると制御レジスタ610の出力
データによりCMOSインバータ200の信号出力部のフロー
ティング状態を防止する禁止回路630を含んでいる。
この禁止回路630は例えばCMOSインバータ200の信号出力
部と接地電位間に接続されたＮ型MOS FET631と、レジス
タ710の出力データ、例えば、00000000によりMOS FET63
1を導通させるNOR論理回路632から構成される。
部と接地電位間に接続されたＮ型MOS FET631と、レジス
タ710の出力データ、例えば、00000000によりMOS FET63
1を導通させるNOR論理回路632から構成される。
NOR回路651,652,653およびインバータ654は発振開始特
性を改善する回路であり、例えば、ピン端子OSC 0およ
びOSC 1間に高周波用の水晶振動子が接続されている場
合は制御端子650に“H"レベル信号が入力されMOS FET P
1・P2およびN1・N2（内部抵抗1kΩと2kΩを選択し、あ
るいは端子間に低周波用の水晶振動子が接続されている
場合は、制御端子650に“L"レベル信号を入力しMOS FET
P5およびN5（内部抵抗20kΩ）が選択される。
性を改善する回路であり、例えば、ピン端子OSC 0およ
びOSC 1間に高周波用の水晶振動子が接続されている場
合は制御端子650に“H"レベル信号が入力されMOS FET P
1・P2およびN1・N2（内部抵抗1kΩと2kΩを選択し、あ
るいは端子間に低周波用の水晶振動子が接続されている
場合は、制御端子650に“L"レベル信号を入力しMOS FET
P5およびN5（内部抵抗20kΩ）が選択される。
回路動作の説明 本発明によるCMOS水晶発振回路の動作を第４図のタイミ
ング図を参照して説明する。
ング図を参照して説明する。
端子OSC 0およびOSC 1間に高周波数（例えば12MHz）用
の水晶振動子が接続されているものとする。
の水晶振動子が接続されているものとする。
5Vの電源電圧がマイクロプロセッサICに印加された瞬間
には（第４図（Ａ）参照）、CPU内部のデータバス700お
よびレジスタ610の出力は不定状態にある。ここで、CPU
リセット信号（図示せず）が印加されると、RESET信号9
00が“1"となり、レジスタ610の出力は00000000に初期
化される（第４図（Ｂ），（Ｌ），（Ｍ），（Ｎ），
（Ｏ），（Ｐ），（Ｑ），（Ｒ），（Ｓ）参照）。次に
端子650に論理“1"信号が入力され、論理回路651と652
は論理“1"レベル信号を出力し、MOS FET P1・P2および
N1・N2が導通状態となる。CMOSインバータ200はVDD/2の
直流電圧でバイアスされ徐徐に発振状態となり5Vの振巾
を有するクロック信号を出力する（第４図（Ｖ）参
照）。
には（第４図（Ａ）参照）、CPU内部のデータバス700お
よびレジスタ610の出力は不定状態にある。ここで、CPU
リセット信号（図示せず）が印加されると、RESET信号9
00が“1"となり、レジスタ610の出力は00000000に初期
化される（第４図（Ｂ），（Ｌ），（Ｍ），（Ｎ），
（Ｏ），（Ｐ），（Ｑ），（Ｒ），（Ｓ）参照）。次に
端子650に論理“1"信号が入力され、論理回路651と652
は論理“1"レベル信号を出力し、MOS FET P1・P2および
N1・N2が導通状態となる。CMOSインバータ200はVDD/2の
直流電圧でバイアスされ徐徐に発振状態となり5Vの振巾
を有するクロック信号を出力する（第４図（Ｖ）参
照）。
次に、マシンサイクルM1の期間S3に、電流制限抵抗を選
択して最小の発振電流で動作させるプログラム命令によ
り、データバス700に、例えば、データ00000101が出力
され、WRITE信号800によりこのデータはレジスタ610に
一時蓄積され且つ出力される（第４図（Ｌ），（Ｍ），
（Ｎ），（Ｏ），（Ｐ），（Ｑ），（Ｒ），（Ｓ）参
照）。これにより電流制限回路のＰ型およびＮ型FET
P2,P3,N2,N3が導通状態となるので、MOS FET P20のソー
ス電極および電源電位間およびMOS FET P20のソース電
極と接地電位間に約1.3kΩの合成抵抗が接続される。
択して最小の発振電流で動作させるプログラム命令によ
り、データバス700に、例えば、データ00000101が出力
され、WRITE信号800によりこのデータはレジスタ610に
一時蓄積され且つ出力される（第４図（Ｌ），（Ｍ），
（Ｎ），（Ｏ），（Ｐ），（Ｑ），（Ｒ），（Ｓ）参
照）。これにより電流制限回路のＰ型およびＮ型FET
P2,P3,N2,N3が導通状態となるので、MOS FET P20のソー
ス電極および電源電位間およびMOS FET P20のソース電
極と接地電位間に約1.3kΩの合成抵抗が接続される。
これによりCMOSインバータ200の発振出力信号の振巾は5
Vから約3Vに低下し、低消費電力動作を可能にする（第
４図（Ｖ）参照）。
Vから約3Vに低下し、低消費電力動作を可能にする（第
４図（Ｖ）参照）。
次にマシンサイクルM2の期間S3に、マイクロプセッサIC
を低消費電力でスタンバイさせるパワーダウンモードに
なると、プログラム命令によりデータバス700に、例え
ば00000011が出力され、このデータはWRITE信号800によ
りレジスタ610に書込まれる（第４図（Ｌ），（Ｍ），
（Ｎ），（Ｏ），（Ｐ），（Ｑ），（Ｒ），（Ｓ）参
照）。これにより、電流制限抵抗回路400および500内の
MOS FETは全て非導通状態となり発振動作が停止する。
を低消費電力でスタンバイさせるパワーダウンモードに
なると、プログラム命令によりデータバス700に、例え
ば00000011が出力され、このデータはWRITE信号800によ
りレジスタ610に書込まれる（第４図（Ｌ），（Ｍ），
（Ｎ），（Ｏ），（Ｐ），（Ｑ），（Ｒ），（Ｓ）参
照）。これにより、電流制限抵抗回路400および500内の
MOS FETは全て非導通状態となり発振動作が停止する。
同時に禁止回路630のNOR回路632にデータ00000000が入
力されるので、MOS FET 631が導通状態となり、CMOSイ
ンバータ200の出力部OUTPUTを接地電位に固定する。こ
れにより、CMOSインバータ200の出力部がフローティン
グ状態になることが防止される（第４図（Ｖ）参照）。
力されるので、MOS FET 631が導通状態となり、CMOSイ
ンバータ200の出力部OUTPUTを接地電位に固定する。こ
れにより、CMOSインバータ200の出力部がフローティン
グ状態になることが防止される（第４図（Ｖ）参照）。
次に端子OSC 0およびOSC 1間に低周波数（例えば50kH
z）用の水晶振動子が接続された場合の動作を第５図の
タイミング図を参照して説明する。
z）用の水晶振動子が接続された場合の動作を第５図の
タイミング図を参照して説明する。
5Vの電源電圧がマイクロプロセッサICに印加された瞬間
には（第５図（Ａ）参照）、CPU内部のデータバス700お
よびレジスタ610の出力は不定状態にある。ここでCPUリ
セット信号（図示せず）が印加されると、RESET信号900
が“1"となりレジスタ610は00000000に初期化される
（第５図（Ｌ），（Ｍ），（Ｎ），（Ｏ），（Ｐ），
（Ｑ），（Ｒ），（Ｓ）参照）。
には（第５図（Ａ）参照）、CPU内部のデータバス700お
よびレジスタ610の出力は不定状態にある。ここでCPUリ
セット信号（図示せず）が印加されると、RESET信号900
が“1"となりレジスタ610は00000000に初期化される
（第５図（Ｌ），（Ｍ），（Ｎ），（Ｏ），（Ｐ），
（Ｑ），（Ｒ），（Ｓ）参照）。
次に端子650より論理“0"レベル信号を入力し、論理回
路653の出力信号により、MOS FET P5およびN5が導通状
態となる。CMOSインバータ200はVDD/2の直流電圧でボイ
アスされ徐々に発振状態となり5Vの振巾を有するクロッ
ク信号を出力する（第５図（Ｖ）参照）。
路653の出力信号により、MOS FET P5およびN5が導通状
態となる。CMOSインバータ200はVDD/2の直流電圧でボイ
アスされ徐々に発振状態となり5Vの振巾を有するクロッ
ク信号を出力する（第５図（Ｖ）参照）。
次にマシンサイクルM1、期間S3に、プログラム命令によ
りデータバス700に、例えば、データ10010000が出力さ
れ、WRITE信号800によりこのデータはレジスタ610に一
時蓄積され且つ出力される（第５図（Ｌ），（Ｍ），
（Ｎ），（Ｏ），（Ｐ），（Ｑ），（Ｒ），（Ｓ）参
照）。これにより電流制限回路のＰ型およびＮ型MOS FE
T P8,N8が導通状態となるので、MOS FET P20のソース電
極および電源電源Vcc間、およびMOS FET P20のソース電
極と接地電位間に約80kΩの抵抗が接続される。
りデータバス700に、例えば、データ10010000が出力さ
れ、WRITE信号800によりこのデータはレジスタ610に一
時蓄積され且つ出力される（第５図（Ｌ），（Ｍ），
（Ｎ），（Ｏ），（Ｐ），（Ｑ），（Ｒ），（Ｓ）参
照）。これにより電流制限回路のＰ型およびＮ型MOS FE
T P8,N8が導通状態となるので、MOS FET P20のソース電
極および電源電源Vcc間、およびMOS FET P20のソース電
極と接地電位間に約80kΩの抵抗が接続される。
これによりCMOSインバータ200の発振出力信号の振巾は5
Vから3Vに低下し低消費電力動作を可能にする（第５図
（Ｖ）参照）。
Vから3Vに低下し低消費電力動作を可能にする（第５図
（Ｖ）参照）。
次にマシンサイクルM2、期間s3に、マイクロプロセッサ
ICを低消費電力でスタンバイさせるパワーダウンモード
にするのは、プログラム命令によりデータバス700に、0
0010000が出力され、このデータがWRITE信号800により
レジスタ610に書込まれる（第５図（Ｌ），（Ｍ），
（Ｎ），（Ｏ），（Ｐ），（Ｑ），（Ｒ），（Ｓ）参
照）。
ICを低消費電力でスタンバイさせるパワーダウンモード
にするのは、プログラム命令によりデータバス700に、0
0010000が出力され、このデータがWRITE信号800により
レジスタ610に書込まれる（第５図（Ｌ），（Ｍ），
（Ｎ），（Ｏ），（Ｐ），（Ｑ），（Ｒ），（Ｓ）参
照）。
これにより、電流制限抵抗回路400,500のMOS FETは全て
非導通状態となり発振動作が停止する。同時に禁止回路
630のNOR回路632にデータ00000000が入力されるのでMOS
FET 631が導通状態となり、CMOSインバータ200の出力
部OUTPUTを接地電位に固定する。これによりCMOSインバ
ータ200の出力部がフローティングになるのが防止され
る（第５図（Ｖ）参照）。
非導通状態となり発振動作が停止する。同時に禁止回路
630のNOR回路632にデータ00000000が入力されるのでMOS
FET 631が導通状態となり、CMOSインバータ200の出力
部OUTPUTを接地電位に固定する。これによりCMOSインバ
ータ200の出力部がフローティングになるのが防止され
る（第５図（Ｖ）参照）。
（発明の効果） 以上説明した様に、本発明によるCMOS水晶発振回路はプ
ログラム制御により発振条件を最適に調整できるので広
帯域の発振周波数において低消費力動作および発振立上
り特性の改善が可能となる。近年マイクロプロセッサIC
の高集積化に伴い、電子システム全体の消費電力に対し
て、発振回路部で消費される電力の比率が増加している
ので、本発明による発振回路はこの対策に特に有効であ
る。本発明によるCMOS水晶発振回路はマイクロプロセッ
サ、およびマイクロコンピュータ用クロック源として好
適である。
ログラム制御により発振条件を最適に調整できるので広
帯域の発振周波数において低消費力動作および発振立上
り特性の改善が可能となる。近年マイクロプロセッサIC
の高集積化に伴い、電子システム全体の消費電力に対し
て、発振回路部で消費される電力の比率が増加している
ので、本発明による発振回路はこの対策に特に有効であ
る。本発明によるCMOS水晶発振回路はマイクロプロセッ
サ、およびマイクロコンピュータ用クロック源として好
適である。
第１図は本発明によるCMOS発振回路を示す図である。 第２図は従来のCMOS発振回路を示す図である。 第３図は従来のCMOS発振回路の発振特性を示す図であ
る。 第４図は12MHzの水晶振動子を用いた場合の本発明のCMO
S発振回路の動作タイミング図である。 第５図は50kHzの水晶振動子を用いた場合の本発明のCMO
S発振回路の動作タイミング図である。 100……水晶共振回路、200……CMOSインバータ、300…
…帰還抵抗、400,500……電流制御抵抗回路、600……制
御回路、610……レジスタ、630……フローティング禁止
回路、700……データバス。
る。 第４図は12MHzの水晶振動子を用いた場合の本発明のCMO
S発振回路の動作タイミング図である。 第５図は50kHzの水晶振動子を用いた場合の本発明のCMO
S発振回路の動作タイミング図である。 100……水晶共振回路、200……CMOSインバータ、300…
…帰還抵抗、400,500……電流制御抵抗回路、600……制
御回路、610……レジスタ、630……フローティング禁止
回路、700……データバス。
Claims (1)
- 【請求項１】低周波数の振動子または高周波数の振動子
が接続される共振回路と、 前記共振回路にそれぞれ接続される入力端子及び出力端
子を有し、各々ソース電極、ドレイン電極及びゲート電
極を有するＰチャンネル型MOSトランジスタ及びＮチャ
ンネル型MOSトランジスタから構成されるCMOSインバー
タであって、前記Ｐチャンネル型MOSトランジスタ及び
Ｎチャンネル型MOSトランジスタのゲート電極が前記入
力端子に接続され、前記Ｐチャンネル型MOSトランジス
タ及び前記Ｎチャンネル型MOSトランジスタのドレイン
電極が前記出力端子に接続される前記CMOSインバータ
と、 前記共振回路に接続される前記振動子が低周波数、ある
いは高周波数を有することを示す切り換え信号及び外部
から与えられるデータに基づいて、第１または第２の論
理レベルを有する第１乃至第４の制御信号を出力する制
御部であって、 前記共振回路に前記低周波数の振動子が接続された場
合、 前記共振回路に発振動作を開始してから所定の第１の期
間、前記第１の論理レベルを有する前記第１の制御信号
及び前記第２の論理レベルを有する前記第２乃至第３の
制御信号を出力し、前記第１の期間経過後で発振動作が
安定した第２の期間、前記第１の論理レベルを有する前
記第２の制御信号及び前記第２の論理レベルを有する前
記第１、第３、第４の制御信号を出力し、 前記共振回路に前記高周波数の振動子が接続された場
合、 前記共振回路が発振動作を開始してから所定の第３の期
間、前記第１の論理レベルを有する前記第３の制御信号
及び前記第２の論理レベルを有する前記第１、第２、第
４の制御信号を出力し、前記第３の期間経過後で発振動
作が安定した第４の期間、前記第１の論理レベルを有す
る前記第４の制御信号及び前記第２の論理レベルを有す
る前記第１乃至第３の制御信号を出力し、 発振動作を停止させる停止期間に前記第２の論理レベル
を有する前記第１乃至第４の制御信号を出力する前記制
御部と、 電源電位を有する供給電源と前記Ｐチャンネル型MOSト
ランジスタのソース電極との間に接続される第１電流制
限部と、接地電位を有する接地電源と前記Ｎチャンネル
型MOSトランジスタのソース電極との間に接続される第
２電流制限部とを備える電流制限回路であって、 前記第１電流制限部であって、第１の抵抗値を有する第
１導電型の第１のMOSトランジスタと、前記第１の抵抗
値より大きい第２の抵抗値を有する前記第１導電型の第
２のMOSトランジスタと、前記第２の抵抗値より大きい
第３の抵抗値を有する前記第１導電型の第３のMOSトラ
ンジスタと、前記第３の抵抗値より大きい第４の抵抗値
を有する前記第１導電型の第４のMOSトランジスタとを
備え、前記第１乃至第４のMOSトランジスタのソース電
極及びドレイン電極は、それぞれ前記供給電源及び前記
Ｐチャネル型MOSトランジスタのソース電極に接続され
る前記第１電流制限部と、 前記第２電流制御部であって、前記第１の抵抗値と実質
的に等しい第５の抵抗値を有する第２導電型の第５のMO
Sトランジスタと、前記第２の抵抗値と実質的に等しい
第６の抵抗値を有する前記第２導電型の第６のMOSトラ
ンジスタと、前記第３の抵抗値と実質的に等しい第７の
抵抗値を有する前記第２導電型の第７のMOSトランジス
タと、前記第４の抵抗値と実質的に等しい第８の抵抗値
を有する前記第２導電型の第８のMOSトランジスタとを
備え、前記第５乃至第８のMOSトランジスタのソース電
極、ドレイン電極及び制御電極は、それぞれ前記接地電
源及び前記Ｎチャンネル型MOSトランジスタのソース電
極及び前記第１乃至第4MOSトランジスタの制御電極に接
続される前記第２の電流制限部とから構成され、 前記共振回路に前記低周波数の振動子が接続された場
合、 前記第１の期間に、前記第１の論理レベルを有する前記
第１の制御信号に応答して前記第１及び第５のMOSトラ
ンジスタはONし、前記第２の論理レベルを有する前記第
２乃至第３の制御信号に応答して前記第２乃至第４、第
６乃至第８のMOSトランジスタはOFFし、 前記第２の期間に、前記第１の論理レベルを有する前記
第２の制御信号に応答して前記第２及び第６のMOSトラ
ンジスタはONし、前記第２の論理レベルを有する前記第
１、第３、第４の制御信号に応答して前記第１、第３乃
至第５、第７、第８のMOSトランジスタはOFFし、 前記共振回路に前記高周波数の振動子が接続された場
合、 前記第３の期間に、前記第１の論理レベルを有する前記
第３の制御信号に応答して前記第３、第７のMOSトラン
ジスタはONし、前記第２の論理レベルを有する前記第
１、第２、第４の制御信号に応答して前記第１、第２、
第４乃至第６、第８のMOSトランジスタはOFFし、 前記第３の期間に、前記第１の論理レベルを有する前記
第４の制御信号に応答して前記第４、第８のMOSトラン
ジスタはONし、前記第２の論理レベルを有する前記第１
乃至第３の制御信号に応答して前記第１乃至第３、第５
乃至第７のMOSトランジスタはOFFする前記電流制限回路
と、 前記出力端子に接続される電位固定回路であって、前記
停止期間に前記第１乃至第４の制御信号に応答して、前
記出力端子の電位を定電位に固定する前記電位固定回路
とを有することを特徴とするCMOS水晶発振回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260882A JPH06105850B2 (ja) | 1984-12-12 | 1984-12-12 | Ｃｍｏｓ水晶発振回路 |
| US06/807,877 US4641109A (en) | 1984-12-12 | 1985-12-11 | CMOS crystal controlled oscillator |
| GB08530532A GB2168560B (en) | 1984-12-12 | 1985-12-11 | Cmos crystal control oscillator |
| DE19853543975 DE3543975A1 (de) | 1984-12-12 | 1985-12-12 | Cmos-kristall-steueroszillator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260882A JPH06105850B2 (ja) | 1984-12-12 | 1984-12-12 | Ｃｍｏｓ水晶発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61140204A JPS61140204A (ja) | 1986-06-27 |
| JPH06105850B2 true JPH06105850B2 (ja) | 1994-12-21 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59260882A Expired - Lifetime JPH06105850B2 (ja) | 1984-12-12 | 1984-12-12 | Ｃｍｏｓ水晶発振回路 |
Country Status (4)
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| JP (1) | JPH06105850B2 (ja) |
| DE (1) | DE3543975A1 (ja) |
| GB (1) | GB2168560B (ja) |
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-
1985
- 1985-12-11 US US06/807,877 patent/US4641109A/en not_active Expired - Lifetime
- 1985-12-11 GB GB08530532A patent/GB2168560B/en not_active Expired
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| GB8530532D0 (en) | 1986-01-22 |
| DE3543975A1 (de) | 1986-06-12 |
| US4641109A (en) | 1987-02-03 |
| GB2168560B (en) | 1988-09-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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