JPH07135316A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH07135316A JPH07135316A JP30336793A JP30336793A JPH07135316A JP H07135316 A JPH07135316 A JP H07135316A JP 30336793 A JP30336793 A JP 30336793A JP 30336793 A JP30336793 A JP 30336793A JP H07135316 A JPH07135316 A JP H07135316A
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- Japan
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- region
- drain
- conductivity type
- substrate
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置に係り、特
にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Ef
fect Transistor ）に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a MOSFET (Metal Oxide Semiconductor Field Ef).
fect Transistor).
【０００２】[0002]
【従来の技術】ＭＯＳＦＥＴは、微細化するにしたがっ
て信頼性の維持や消費電力の減少などの理由により電源
電圧を下げる傾向にあり、それに伴ってしきい値電圧も
下げる必要がある。ところが、パンチスルー現象を防止
するために基板の不純物濃度を上げると、しきい値電圧
も上がってしまうので、基板と逆の導電型の不純物を基
板の表面に導入して、見掛上のしきい値電圧を下げるよ
うにしていた。しかしながらこの場合、見掛上のしきい
値電圧は下がるが、ゲート電圧が０Ｖの時のドレイン電
流（リーク電流）値は増大してしまうという課題があっ
た。2. Description of the Related Art As MOSFETs become finer, the power supply voltage tends to be lowered due to reasons such as maintaining reliability and reducing power consumption, and the threshold voltage must be lowered accordingly. However, if the impurity concentration of the substrate is increased to prevent the punch-through phenomenon, the threshold voltage also rises.Therefore, an impurity of the conductivity type opposite to that of the substrate is introduced to the surface of the substrate to make it apparent. I tried to lower the threshold voltage. However, in this case, although the apparent threshold voltage is lowered, there is a problem that the drain current (leakage current) value is increased when the gate voltage is 0V.
【０００３】そこで本発明者は、特願平５−２０８８６
７号出願にて、ウェルの導電型とは反対の導電型を有す
る領域をゲートの下に埋め込むことにより、しきい値電
圧以下の領域でドレイン電流を一桁下げるのに必要なゲ
ート電圧を示すＳ係数を下げた半導体装置及びその製造
方法を提案した。Therefore, the inventor of the present invention filed Japanese Patent Application No. 5-20886.
In application No. 7, by embedding a region having a conductivity type opposite to that of the well under the gate, the gate voltage required to reduce the drain current by one digit in the region below the threshold voltage is shown. A semiconductor device having a reduced S coefficient and a method of manufacturing the same have been proposed.
【０００４】この半導体装置を図３に示し、簡単に説明
する。このＭＯＳＦＥＴは、ゲート電極５下に基板１と
同じ導電型を有する領域Ｉがあり、その下には、基板１
と反対の導電型を有する領域IIがある。また、この領域
IIとソース領域２との間及び領域IIとドレイン領域３と
の間には、それぞれ基板１と同じ導電型を有する領域II
I がある。なお、基板１を領域IVとする。したがって、
基板１をｐ型とすると、領域Ｉ、III 、IVはｐ型とな
り、領域II、ソース領域２、ドレイン領域３はｎ型とな
る。また、基板１がｎ型の場合には、それぞれ逆の導電
型となる。This semiconductor device is shown in FIG. 3 and briefly described. This MOSFET has a region I having the same conductivity type as that of the substrate 1 below the gate electrode 5, and below the region I.
There is a region II having the opposite conductivity type. Also this area
A region II having the same conductivity type as that of the substrate 1 is provided between the region II and the source region 2 and between the region II and the drain region 3, respectively.
I have It should be noted that the substrate 1 is referred to as a region IV. Therefore,
When the substrate 1 is p-type, the regions I, III and IV are p-type, and the region II, the source region 2 and the drain region 3 are n-type. When the substrate 1 is n-type, the conductivity types are opposite to each other.
【０００５】[0005]
【発明が解決しようとする課題】このような構造の半導
体装置では、ゲート酸化膜４を薄膜化した場合、ドレイ
ン領域３とゲート領域（領域Ｉ）との間でトンネル電流
が発生し、半導体装置の特性が劣化するという問題点が
あった。また、領域III を形成してから、その外側にソ
ース領域２及びドレイン領域３を形成するために全面に
酸化膜を形成してから、ソース領域２とドレイン領域３
とを形成するための不純物注入を行っていたが、この酸
化膜を厚く形成すると、ソース領域２とドレイン領域３
とがゲート電極５の下にまで拡散しなくなり、しきい値
電圧が非常に高くなったり、電流値が小さくなったりす
るオフセットと呼ばれる現象が発生するという問題点が
あった。そこで本発明は、上記課題を解決した半導体装
置を提供することを目的とする。In the semiconductor device having such a structure, when the gate oxide film 4 is thinned, a tunnel current is generated between the drain region 3 and the gate region (region I), and the semiconductor device However, there is a problem that the characteristics of (1) deteriorate. In addition, after forming the region III, an oxide film is formed on the entire surface to form the source region 2 and the drain region 3 on the outer side, and then the source region 2 and the drain region 3 are formed.
Impurity implantation was performed to form the source region 2 and the drain region 3 when the oxide film is formed thick.
However, there is a problem in that a phenomenon called “offset” occurs in which the threshold voltage becomes extremely high and the current value becomes small. Therefore, an object of the present invention is to provide a semiconductor device that solves the above problems.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するため
の手段として、第１の導電型を有する半導体基板上に薄
いゲート絶縁膜を挟んで形成されたゲート電極と、この
ゲート絶縁膜の下方でこのゲート電極の両側に設けられ
た第２の導電型を有するソース領域及びドレイン領域
と、を備えた半導体装置において、前記ゲート絶縁膜の
下方で前記ゲート絶縁膜と前記ソース領域及び前記ドレ
イン領域に接しないようにして前記基板内に形成された
第２の導電型を有する第２の領域と、第１の導電型を有
して前記ゲート絶縁膜とこの第２の領域との間に形成さ
れ、前記ゲート電極に電圧をかけた時に形成される空乏
層の幅と、前記第２の領域とのｐｎ接合による空乏層の
幅とを合計した幅よりも小さい幅の第１の領域と、第１
の導電型を有して前記第２の領域と前記ソース領域及び
前記ドレイン領域との間にそれぞれ形成され、前記ドレ
イン領域による空乏層の幅と、前記第２の領域とのｐｎ
接合による空乏層の幅とを合計した幅よりも大きい幅の
第３の領域と、第２の導電型を有して前記第１の領域と
前記ソース領域及び前記ドレイン領域との間にそれぞれ
形成され、前記ソース領域及び前記ドレイン領域よりも
不純物濃度の薄いＬＤＤ領域とを有することを特徴とす
る半導体装置を提供しようとするものである。As means for achieving the above object, a gate electrode formed on a semiconductor substrate having a first conductivity type with a thin gate insulating film interposed therebetween, and below the gate insulating film. And a source region and a drain region having a second conductivity type provided on both sides of the gate electrode, the gate insulating film, the source region, and the drain region below the gate insulating film. Between the gate insulating film and the second region having the first conductivity type and the second region having the second conductivity type formed in the substrate so as not to come into contact with the second region. A first region having a width smaller than the sum of the width of the depletion layer formed when a voltage is applied to the gate electrode and the width of the depletion layer formed by the pn junction with the second region; First
Pn of the depletion layer formed by the drain region and the second region, the pn of the depletion layer being formed between the second region and the source region and the drain region.
A third region having a width larger than the sum of the widths of the depletion layers formed by the junction, and having a second conductivity type and formed between the first region and the source region and the drain region, respectively. And an LDD region having an impurity concentration lower than that of the source region and the drain region.
【０００７】[0007]
【作用】従来の半導体装置では、ドレイン領域３とゲー
ト領域（領域Ｉ）との間での電界が高くなり過ぎ、この
結果、ドレイン領域３とゲート領域との間にトンネル電
流が流れていた。そこで、本発明では、ＬＤＤ（Lightl
y Doped Drain ）構造を適用することにより、電界を緩
和し、トンネル電流を抑制する。なお、このＬＤＤ構造
は、ホットキャリアをも抑制することができる。また、
この場合は、トンネル電流の抑制が主目的であるので、
ＬＤＤ領域は１０18cm-3オーダーだけでなく１０19cm-3
オーダーの比較的高い不純物濃度であっても良い。In the conventional semiconductor device, the electric field between the drain region 3 and the gate region (region I) becomes too high, and as a result, the tunnel current flows between the drain region 3 and the gate region. Therefore, in the present invention, LDD (Lightl
y Doped Drain) structure is applied to relax the electric field and suppress the tunnel current. Note that this LDD structure can also suppress hot carriers. Also,
In this case, since the main purpose is to suppress the tunnel current,
LDD area is not only on the order of 10 18 cm -3 , but also 10 19 cm -3
A relatively high impurity concentration of the order may be used.
【０００８】[0008]
【実施例】まず、本発明の半導体装置の一実施例である
ＭＯＳＦＥＴの構造を図１に示して以下に説明する。こ
のＭＯＳＦＥＴは、ゲート電極１５の両側には、非導電
性のサイドスペーサ１６があり、ゲート酸化膜１４を介
したゲート電極１５下に基板１１と同じ導電型を有する
領域Ｉがある。そして、その下には、基板１１と反対の
導電型を有する領域IIがある。また、この領域IIとソー
ス領域１２との間及び領域IIとドレイン領域１３との間
には、それぞれ基板１１と同じ導電型を有する領域III
がある。さらに、領域Ｉとソース領域１２との間及び領
域Ｉとドレイン領域１３との間には、ＬＤＤ領域１７が
形成されている。なお、基板１１を領域IVとする。した
がって、基板１１をｐ型とすると、領域Ｉ、III 、IVは
ｐ型となり、領域II、ソース領域１２、ドレイン領域１
３、ＬＤＤ領域１７はｎ型となる。また、基板１１がｎ
型の場合には、それぞれ逆の導電型となる。DESCRIPTION OF THE PREFERRED EMBODIMENTS First, the structure of a MOSFET, which is an embodiment of the semiconductor device of the present invention, is shown in FIG. 1 and described below. In this MOSFET, non-conductive side spacers 16 are provided on both sides of the gate electrode 15, and a region I having the same conductivity type as the substrate 11 is provided under the gate electrode 15 via the gate oxide film 14. Then, below that, there is a region II having a conductivity type opposite to that of the substrate 11. A region III having the same conductivity type as the substrate 11 is provided between the region II and the source region 12 and between the region II and the drain region 13.
There is. Further, the LDD region 17 is formed between the region I and the source region 12 and between the region I and the drain region 13. It should be noted that the substrate 11 is defined as a region IV. Therefore, if the substrate 11 is p-type, the regions I, III, and IV are p-type, and the region II, the source region 12, and the drain region 1
3, the LDD region 17 becomes n-type. In addition, the substrate 11 is n
In the case of molds, the conductivity types are opposite to each other.
【０００９】そして、それぞれの領域は、次のような条
件を満たしている。領域Ｉの深さ方向幅Ｗ１は、ゲート
バイアスによる空乏層幅Ｗｇと領域IIの接合による空乏
層幅Ｗj1の合計よりも小さくする（Ｗ１＜Ｗｇ＋Ｗj
1）。領域IIの深さ方向幅Ｗ２は、任意であるが、この
場合、ソース領域１２、ドレイン領域１３よりも深い位
置までにする。領域III の深さ方向幅Ｗ３は、領域IIの
深さ方向幅Ｗ２よりも大きくする（Ｗ３＞Ｗ２）。領域
III の横方向幅Ｗ13は、領域IIのドレイン領域１３によ
る空乏層幅Ｗｄと領域IIとの接合による空乏層幅Ｗj3の
合計よりも大きくする（Ｗ13＞Ｗｄ＋Ｗj3）。ＬＤＤ領
域１７の不純物濃度は、ソース領域１２及びドレイン領
域１３の不純物濃度よりも薄くする。そして、ＬＤＤ領
域１７と同じ導電型である領域IIに接触して導通してし
まうのを防ぐために、ＬＤＤ領域１７の深さ方向幅Ｗ17
は、領域Ｉの深さ方向幅Ｗ１よりも小さくする（Ｗ17＜
Ｗ１）。さらに、望ましい条件として、領域IVの基板濃
度Ｎ４を他の全ての領域Ｉ，II，III ，ＬＤＤ領域１７
の不純物濃度Ｎ１，Ｎ２，Ｎ３，Ｎ17よりも薄くする
（Ｎ４＜Ｎ１，Ｎ２，Ｎ３，Ｎ17）。Each area satisfies the following conditions. The width W1 in the depth direction of the region I is smaller than the total of the depletion layer width Wg due to the gate bias and the depletion layer width Wj1 due to the junction of the region II (W1 <Wg + Wj.
1). The width W2 in the depth direction of the region II is arbitrary, but in this case, it is set to a position deeper than the source region 12 and the drain region 13. The width W3 in the depth direction of the region III is made larger than the width W2 in the depth direction of the region II (W3> W2). region
The lateral width W13 of III is made larger than the sum of the depletion layer width Wd due to the drain region 13 of the region II and the depletion layer width Wj3 due to the junction of the region II (W13> Wd + Wj3). The impurity concentration of the LDD region 17 is made lower than that of the source region 12 and the drain region 13. Then, in order to prevent the LDD region 17 from coming into contact with the region II having the same conductivity type as the LDD region 17 to be electrically connected, the width W17 in the depth direction of the LDD region 17 is prevented.
Is smaller than the width W1 of the region I in the depth direction (W17 <
W1). Further, as a desirable condition, the substrate concentration N4 in the region IV is set to all other regions I, II, III and the LDD region 17
Of the impurity concentration N1, N2, N3, N17 (N4 <N1, N2, N3, N17).
【００１０】このような各条件は、次のような作用を示
す。領域Ｉは、動作時に反転状態となり、キャリアの伝
導を担当するチャネル領域である。そして、領域Ｉの不
純物濃度によって、このＭＯＳＦＥＴのしきい値電圧が
制御される。Each of such conditions has the following effects. The region I is a channel region that is in an inverted state during operation and is in charge of carrier conduction. The threshold voltage of this MOSFET is controlled by the impurity concentration in the region I.
【００１１】領域IIは、領域Ｉとｐｎ接合しているの
で、領域Ｉをこの接合により空乏化させる。したがっ
て、領域IIは、ゲート電極１５に電圧をかけたときの領
域Ｉの空乏化を助け、ゲート電極１５から見た見掛上の
容量を低減させる。また、同時にしきい値電圧を低減す
る。Since the region II has a pn junction with the region I, the region I is depleted by this junction. Therefore, the region II helps depletion of the region I when a voltage is applied to the gate electrode 15, and reduces the apparent capacitance seen from the gate electrode 15. At the same time, the threshold voltage is reduced.
【００１２】領域III は、ドレイン領域１３の空乏層が
広がり、領域IIとドレイン領域１３が導通することを防
止する。領域IIとドレイン領域１３が導通すると、領域
IIを通してドレイン領域１３がソース領域１２と導通す
るパンチスルー現象が生じてしまうので、これを防止す
るものである。また、領域IIとドレイン領域１３とが同
電位になると、ドレイン電圧の変化に合わせて領域IIの
電位が変化し、ＭＯＳＦＥＴの特性に影響を与えるので
望ましくない。さらに、領域III は、領域Ｉと領域IVと
をつないで領域Ｉの電位を安定させている。In the region III, the depletion layer of the drain region 13 is prevented from spreading and the region II and the drain region 13 are prevented from conducting. When the region II and the drain region 13 are electrically connected, the region
This prevents the punch-through phenomenon in which the drain region 13 is electrically connected to the source region 12 through II. Further, if the region II and the drain region 13 have the same potential, the potential of the region II changes according to the change of the drain voltage, which affects the characteristics of the MOSFET, which is not desirable. Further, the region III connects the regions I and IV to stabilize the potential of the region I.
【００１３】領域IVの不純物濃度は、ソース領域１２と
ドレイン領域１３の容量を決定する。パンチスルーの防
止は、領域III が行っているので、領域IVの不純物濃度
はこのことを考慮せずに決めることができ、ソース領域
１２とドレイン領域１３の容量を減らすために低濃度に
する。The impurity concentration of the region IV determines the capacitance of the source region 12 and the drain region 13. Since the punch-through is prevented by the region III, the impurity concentration of the region IV can be determined without taking this into consideration, and the impurity concentration of the source region 12 and the drain region 13 is made low to reduce the capacitance.
【００１４】また、ＬＤＤ領域１７の不純物濃度は、ソ
ース領域１２とドレイン領域１３の不純物濃度よりも薄
くなっており、電界を緩和してトンネル電流を小さくす
ることができる。Further, the impurity concentration of the LDD region 17 is lower than that of the source region 12 and the drain region 13, so that the electric field can be relaxed and the tunnel current can be reduced.
【００１５】このような構造のＭＯＳＦＥＴは次のよう
にして製造することができる。製造工程を図２（Ａ）〜
（Ｆ）に示す。まず、同図（Ａ）に示すように、領域IV
である不純物濃度１．５×１０16cm-3のｐ型基板１１の
表面にゲート酸化膜１４ａを形成し、このゲート酸化膜
１４ａを通して基板１１にＢ（ボロン）を２５KeV 、
１．５×１０12cm-2、Ｐ（リン）を１６０KeV 、２．５
×１０12cm-2注入すると、ゲート酸化膜１４ａの下に、
領域ＩとなるＢの注入された層１８が形成され、さらに
その下に、領域IIとなるＰの注入された層１９が形成さ
れる。なお、この不純物の熱処理は、後述するソース領
域１２及びドレイン領域１３の活性化のための熱処理と
同時に行って、領域Ｉ，IIを形成する。The MOSFET having such a structure can be manufactured as follows. The manufacturing process is shown in FIG.
It shows in (F). First, as shown in FIG.
A gate oxide film 14a is formed on the surface of the p-type substrate 11 having an impurity concentration of 1.5 × 10 16 cm −3 , and B (boron) is supplied to the substrate 11 through the gate oxide film 14a at 25 KeV.
1.5 × 10 12 cm -2 , P (phosphorus) at 160 KeV, 2.5
When implanted at × 10 12 cm -2 , under the gate oxide film 14a,
A layer 18 of B which is to be the region I is formed, and a layer 19 of P that is to be the region II is formed therebelow. The heat treatment of the impurities is performed at the same time as the heat treatment for activating the source region 12 and the drain region 13 described later to form regions I and II.
【００１６】そして、図２（Ｂ）に示すように、Ｂ，Ｐ
の注入後、ゲート酸化膜１４をつけ直してからポリシリ
コン薄膜を成膜、エッチングして、ゲート電極１５を形
成する。Then, as shown in FIG. 2B, B, P
After the implantation, the gate oxide film 14 is reattached, and then a polysilicon thin film is formed and etched to form a gate electrode 15.
【００１７】さらに、同図（Ｃ）に示すように、ゲート
電極１５をマスクとして、領域IIの形成された深さ位置
に領域IIに注入したＰよりも多くのＢを注入する。その
後、同図（Ｄ）に示すように、ゲート電極１５をマスク
として、２５KeV、４×１０13cm-2でＡｓを注入して、
Ｂの注入された層１８の表面側にＬＤＤ領域１７となる
ｎ- 層２０を形成する。そして、同図（Ｅ）に示すよう
に、サイドスペーサ１６を形成する。このサイドスペー
サ１６は、ＳｉＯ2 膜を全面に成膜してＲＩＥ法などの
異方性エッチングを行うことにより、形成することがで
きる。Further, as shown in FIG. 3C, more B than P implanted into the region II is implanted at the depth position where the region II is formed using the gate electrode 15 as a mask. Then, as shown in FIG. 3D, using the gate electrode 15 as a mask, As was implanted at 25 KeV and 4 × 10 13 cm -2 ,
An n − layer 20 to be the LDD region 17 is formed on the surface side of the layer 18 in which B is implanted. Then, the side spacers 16 are formed as shown in FIG. The side spacers 16 can be formed by forming a SiO2 film on the entire surface and performing anisotropic etching such as RIE.
【００１８】この状態で、同図（Ｆ）に示すように、ゲ
ート電極１５及びサイドスペーサ１６をマスクとして、
５０KeV 、１×１０15cm-2でＡｓを注入して、ｎ- 層２
０及びＢの注入された層１８のサイドスペーサ１６の下
側よりも外側にソース領域１２とドレイン領域１３とを
形成する。最後に、熱処理を行うことにより、図１に示
すようなＭＯＳＦＥＴを製造することができる。なお、
領域III は、先の出願に示したように、別の方法によっ
て形成しても良い。In this state, the gate electrode 15 and the side spacers 16 are used as a mask as shown in FIG.
As-implanted at 50 KeV, 1 × 10 15 cm -2 and n − layer 2
The source region 12 and the drain region 13 are formed outside the lower side spacer 16 of the layer 18 into which 0 and B are implanted. Finally, by performing heat treatment, a MOSFET as shown in FIG. 1 can be manufactured. In addition,
Region III may be formed by another method, as shown in the previous application.
【００１９】[0019]
【発明の効果】本発明の半導体装置は、第１の領域とソ
ース領域及びドレイン領域との間にソース領域及びドレ
イン領域よりも薄い不純物濃度を有するＬＤＤ領域が形
成されているので、電界を緩和してトンネル電流の発生
を防止し、半導体装置の特性劣化を防ぐことができる。
また、ＬＤＤ構造となっているので、しきい値電圧が非
常に高くなったり、電流値が小さくなったりするオフセ
ットと呼ばれる現象を防止することができるという効果
がある。According to the semiconductor device of the present invention, since the LDD region having the impurity concentration lower than that of the source region and the drain region is formed between the first region and the source region and the drain region, the electric field is relaxed. As a result, the generation of tunnel current can be prevented and the characteristic deterioration of the semiconductor device can be prevented.
Further, since it has the LDD structure, there is an effect that it is possible to prevent a phenomenon called offset in which the threshold voltage becomes extremely high and the current value becomes small.
【図１】本発明の半導体装置の一実施例を示す構成図で
ある。FIG. 1 is a configuration diagram showing an embodiment of a semiconductor device of the present invention.
【図２】（Ａ）〜（Ｆ）は本発明の半導体装置の製造方
法の一実施例を説明するための工程図である。2A to 2F are process drawings for explaining one embodiment of the method for manufacturing a semiconductor device of the present invention.
【図３】従来例を示す構成図である。FIG. 3 is a configuration diagram showing a conventional example.
１，１１ 基板 ２，１２ ソース領域 ３，１３ ドレイン領域 ４，１４，１４ａ ゲート絶縁膜 ５，１５ ゲート電極 １６ サイドスペーサ １７ ＬＤＤ領域 １８ Ｂの注入された層（領域Ｉ） １９ Ｐの注入された層（領域II） ２０ ｎ- 層1, 11 substrate 2, 12 source region 3, 13 drain region 4, 14, 14a gate insulating film 5, 15 gate electrode 16 side spacer 17 LDD region 18 B implanted layer (region I) 19 P implanted Layer (Region II) 20 n - layer
Claims (1)
ゲート絶縁膜を挟んで形成されたゲート電極と、このゲ
ート絶縁膜の下方でこのゲート電極の両側に設けられた
第２の導電型を有するソース領域及びドレイン領域と、
を備えた半導体装置において、 前記ゲート絶縁膜の下方で前記ゲート絶縁膜と前記ソー
ス領域及び前記ドレイン領域に接しないようにして前記
基板内に形成された第２の導電型を有する第２の領域
と、 第１の導電型を有して前記ゲート絶縁膜とこの第２の領
域との間に形成され、前記ゲート電極に電圧をかけた時
に形成される空乏層の幅と、前記第２の領域とのｐｎ接
合による空乏層の幅とを合計した幅よりも小さい幅の第
１の領域と、 第１の導電型を有して前記第２の領域と前記ソース領域
及び前記ドレイン領域との間にそれぞれ形成され、前記
ドレイン領域による空乏層の幅と、前記第２の領域との
ｐｎ接合による空乏層の幅とを合計した幅よりも大きい
幅の第３の領域と、 第２の導電型を有して前記第１の領域と前記ソース領域
及び前記ドレイン領域との間にそれぞれ形成され、前記
ソース領域及び前記ドレイン領域よりも不純物濃度の薄
いＬＤＤ領域とを有することを特徴とする半導体装置。1. A gate electrode formed by sandwiching a thin gate insulating film on a semiconductor substrate having a first conductivity type, and a second conductivity provided below the gate insulating film on both sides of the gate electrode. A source region and a drain region having a mold;
A second region having a second conductivity type formed in the substrate so as not to contact the gate insulating film and the source region and the drain region below the gate insulating film. A width of a depletion layer having a first conductivity type and formed between the gate insulating film and the second region when a voltage is applied to the gate electrode; A first region having a width smaller than a total width of a depletion layer formed by a pn junction with the region, and the second region having the first conductivity type, the source region and the drain region. A third region formed between the third region and a second region, the third region having a width larger than a sum of a width of a depletion layer formed by the drain region and a width of a depletion layer formed by a pn junction with the second region A mold having the first region, the source region, and A semiconductor device comprising: an LDD region formed between the drain region and the source region; and an LDD region having an impurity concentration lower than that of the source region and the drain region.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30336793A JPH07135316A (en) | 1993-11-09 | 1993-11-09 | Semiconductor device |
| US08/335,409 US5463237A (en) | 1993-11-04 | 1994-11-03 | MOSFET device having depletion layer |
| US08/477,609 US5580799A (en) | 1993-11-04 | 1995-06-07 | Method of manufacturing transistor with channel implant |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30336793A JPH07135316A (en) | 1993-11-09 | 1993-11-09 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135316A true JPH07135316A (en) | 1995-05-23 |
Family
ID=17920145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30336793A Pending JPH07135316A (en) | 1993-11-04 | 1993-11-09 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135316A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980006509A (en) * | 1996-06-29 | 1998-03-30 | 김주용 | MOS transistor and manufacturing method thereof |
-
1993
- 1993-11-09 JP JP30336793A patent/JPH07135316A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980006509A (en) * | 1996-06-29 | 1998-03-30 | 김주용 | MOS transistor and manufacturing method thereof |
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