JP2858622B2 - Semiconductor device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、半導体装置に係り、特
にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Ef
fect Transistor ）に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a MOSFET (Metal Oxide Semiconductor Field Ef).
fect Transistor).

【０００２】[0002]

【従来の技術】ＭＯＳＦＥＴは、微細化するにしたがっ
て電源電圧が下がる傾向にあり、それに伴ってしきい値
電圧も下げる必要がある。ところが、パンチスルー現象
を防止するために基板の不純物濃度を上げると、しきい
値電圧も上がってしまうので、基板と逆の導電型の不純
物を基板の表面に導入して、見掛上のしきい値電圧を下
げるようにしていた。しかしながらこの場合、見掛上の
しきい値電圧は下がるが、ゲート電圧が０Ｖの時のドレ
イン電流（リーク電流）値は増大してしまうという課題
があった。2. Description of the Related Art A power supply voltage of a MOSFET tends to decrease as the device is miniaturized, and accordingly, a threshold voltage must be reduced. However, if the impurity concentration of the substrate is increased to prevent the punch-through phenomenon, the threshold voltage also increases. Therefore, impurities of the conductivity type opposite to that of the substrate are introduced into the surface of the substrate, and the apparent appearance is increased. The threshold voltage was lowered. However, in this case, there is a problem that the apparent threshold voltage decreases, but the drain current (leakage current) value when the gate voltage is 0 V increases.

【０００３】そこで本発明者は、特願平５−２０８８６
７号出願にて、ウェルの導電型とは反対の導電型を有す
る領域をゲートの下に埋め込むことにより、しきい値電
圧以下の領域でドレイン電流値を一桁下げるのに必要な
ゲート電圧を示すＳ係数を下げた半導体装置及びその製
造方法を提案した。この半導体装置を図１１に示し、簡
単に説明する。Accordingly, the present inventor has disclosed in Japanese Patent Application No. Hei.
In the application No. 7, by burying a region having a conductivity type opposite to the conductivity type of the well under the gate, the gate voltage required to lower the drain current value by one digit in the region below the threshold voltage is reduced. A semiconductor device having a reduced S coefficient and a method of manufacturing the same have been proposed. This semiconductor device is shown in FIG. 11 and will be described briefly.

【０００４】このＭＯＳＦＥＴは、ゲート電極５下に基
板１と同じ導電型を有する領域Ｉがあり、その下には、
基板１と反対の導電型を有する領域IIがある。また、こ
の領域IIとソース領域２との間及び領域IIとドレイン領
域３との間には、それぞれ基板１と同じ導電型を有する
領域III がある。なお、基板１を領域IVとする。したが
って、基板１をｐ型とすると、領域Ｉ、III 、IVはｐ型
となり、領域II、ソース領域２、ドレイン領域３はｎ型
となる。また、基板１がｎ型の場合には、それぞれ逆の
導電型となる。In this MOSFET, there is a region I having the same conductivity type as that of the substrate 1 below the gate electrode 5, and below the region I,
There is a region II having the opposite conductivity type to the substrate 1. Further, between the region II and the source region 2 and between the region II and the drain region 3, there are regions III having the same conductivity type as the substrate 1, respectively. Note that the substrate 1 is a region IV. Therefore, if the substrate 1 is p-type, the regions I, III, and IV are p-type, and the region II, the source region 2, and the drain region 3 are n-type. When the substrate 1 is n-type, the conductivity types are opposite to each other.

【０００５】そして、領域Ｉの深さ方向幅Ｗ１は、ゲー
ト電圧による空乏層幅Ｗｇと領域IIの接合による空乏層
幅Ｗj1の合計よりも小さくしているが（Ｗ１＜Ｗｇ＋Ｗ
j1）、領域IIの深さ方向幅Ｗ２は任意としている。この
ことにより、領域Ｉは動作時に反転状態となり、キャリ
アの伝導を担当するチャネル領域となり、領域Ｉの不純
物濃度によって、このＭＯＳＦＥＴのしきい値電圧が制
御される。また、領域IIは、領域Ｉとｐｎ接合している
ので、領域Ｉをこの接合により空乏化させる。したがっ
て、領域IIは、ゲート電極５に電圧をかけたときの領域
Ｉの空乏化を助け、ゲート電極５から見た見掛上の容量
を低減させている。また、同時にしきい値電圧を低減し
ている。The width W1 of the region I in the depth direction is smaller than the sum of the width Wg of the depletion layer caused by the gate voltage and the width Wj1 of the depletion layer caused by the junction of the region II (W1 <Wg + W).
j1), the width W2 in the depth direction of the region II is arbitrary. As a result, region I is in an inverted state during operation, becomes a channel region in charge of carrier conduction, and the threshold voltage of this MOSFET is controlled by the impurity concentration of region I. Further, since the region II has a pn junction with the region I, the region I is depleted by this junction. Therefore, the region II helps to deplete the region I when a voltage is applied to the gate electrode 5, and reduces the apparent capacitance as seen from the gate electrode 5. At the same time, the threshold voltage is reduced.

【０００６】[0006]

【発明が解決しようとする課題】上記した特願平５−２
０８８６７号出願では、領域IIの濃度と深さ方向の幅を
任意の値で良いとしていたが、領域IIの濃度を十分に濃
くして、深さ方向の幅を十分に広く採ると、領域IIが空
乏化しなくなり、領域Ｉにおけるチャネルの空乏層がこ
の領域IIで止まってしまい、ゲート電極の電界がこれ以
上広がらず、容量が十分に低下しないという課題があっ
た。そこで本発明は、領域IIを完全に空乏化する条件下
で製造することにより、空乏層が基板（領域IV）まで広
がって、容量を十分に低減させることのできる半導体装
置を提供することを目的とする。SUMMARY OF THE INVENTION The above-mentioned Japanese Patent Application No. Hei.
In the '08867 application, the density of the region II and the width in the depth direction may be set to arbitrary values. However, if the density of the region II is made sufficiently high and the width in the depth direction is made sufficiently large, the region II can be obtained. Is not depleted, the depletion layer of the channel in the region I stops in the region II, and there is a problem that the electric field of the gate electrode does not spread any more and the capacitance does not sufficiently decrease. Accordingly, an object of the present invention is to provide a semiconductor device that can be sufficiently reduced in capacity by manufacturing under the condition that the region II is completely depleted, whereby the depletion layer extends to the substrate (region IV). And

【０００７】[0007]

【課題を解決するための手段】上記目的を達成するため
の手段として、第１の導電型を有する半導体基板上に薄
いゲート絶縁膜を挟んで形成されたゲート電極と、この
ゲート絶縁膜の下方でこのゲート電極の両側に設けられ
た第２の導電型を有するソース領域及びドレイン領域
と、を備えた半導体装置において、前記ゲート絶縁膜の
下方で前記ゲート絶縁膜と前記ソース領域及び前記ドレ
イン領域に接しないようにして前記基板内に形成された
第２の導電型を有する第２の領域と、第１の導電型を有
して前記ゲート絶縁膜とこの第２の領域との間に形成さ
れる第１の領域と、第１の導電型を有して前記第２の領
域と前記ソース領域及び前記ドレイン領域との間にそれ
ぞれ形成され、前記ソース領域による空乏層幅と、前記
第２の領域とのｐｎ接合による空乏層の幅とを合計した
幅よりも大きい幅の第３の領域とを有し、前記第１の領
域の幅が前記ゲート電極に電圧をかけた時に形成される
空乏層の幅と前記第２の領域とのｐｎ接合により前記第
１の領域内に形成される空乏層の幅との合計よりも小さ
く、かつ、前記第２の領域の幅が前記第１の領域とのｐ
ｎ接合により前記第２の領域内に形成される空乏層の幅
と第４の領域となる前記基板とのｐｎ接合による空乏層
の幅との合計よりも小さいことを特徴とする半導体装置
を提供しようとするものである。As a means for achieving the above object, a gate electrode formed on a semiconductor substrate having a first conductivity type with a thin gate insulating film interposed therebetween, and a gate electrode formed below the gate insulating film. A source region and a drain region having a second conductivity type provided on both sides of the gate electrode, wherein the gate insulating film, the source region, and the drain region are provided below the gate insulating film. A second region having a second conductivity type formed in the substrate so as not to be in contact with the substrate; and a second region having a first conductivity type formed between the gate insulating film and the second region. A first region formed between the second region having the first conductivity type and the source region and the drain region, and a depletion layer width formed by the source region; Pn with area A third region having a width larger than the sum of the width of the depletion layer formed by the combination and the width of the depletion layer formed when a voltage is applied to the gate electrode. The width of the second region is smaller than the total width of the depletion layer formed in the first region by the pn junction with the second region, and the width of the second region is smaller than the total width of the depletion layer.
A semiconductor device is provided which is smaller than the sum of the width of a depletion layer formed in the second region by an n-junction and the width of a depletion layer formed by a pn junction with the substrate to be a fourth region. What you want to do.

【０００８】[0008]

【作用】本発明者は、種々実験を行った結果、領域IIを
形成する際に導入する不純物の注入量を可変することに
より、領域IIが完全に空乏化する場合と、そうでない場
合があることが判った。したがって、不純物の注入量を
適当な値にとって、領域IIが完全に空乏化するようにす
れば、Ｓ係数が下がり、半導体装置の容量を十分に低減
させることができる。以下、このことについて実施例中
で詳細に説明する。As a result of various experiments, the present inventor has found that the region II is completely depleted by changing the amount of impurities to be introduced when forming the region II, and sometimes not. It turns out. Therefore, if the region II is completely depleted with an appropriate amount of implanted impurity, the S coefficient decreases and the capacity of the semiconductor device can be sufficiently reduced. Hereinafter, this will be described in detail in Examples.

【０００９】[0009]

【実施例】本発明の半導体装置の一実施例を説明するた
めに、以下に示すような条件で図１に示すようなＭＯＳ
ＦＥＴを製造して実験を行った。図１に構成を示すＭＯ
ＳＦＥＴは、ＬＤＤ構造を有するＭＯＳＦＥＴであり、
その特性は、先に出願した整理番号４０５００１０６０
号「半導体装置」（平成５年１１月９日出願）に詳しく
記載されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS In order to explain one embodiment of the semiconductor device of the present invention, a MOS device as shown in FIG.
An FET was manufactured and experiments were performed. MO whose configuration is shown in FIG.
The SFET is a MOSFET having an LDD structure,
Its characteristics are described in the serial number 40501060 filed earlier.
No. "Semiconductor device" (filed on Nov. 9, 1993).

【００１０】このＭＯＳＦＥＴの構成を簡単に説明する
と、ゲート電極１５の両側には、非導電性のサイドスペ
ーサ１６があり、ゲート酸化膜１４を介したゲート電極
１５下に基板１１と同じ導電型を有する領域Ｉがある。
そして、その下には、基板１１と反対の導電型を有する
領域IIがある。また、この領域IIとソース領域１２との
間及び領域IIとドレイン領域１３との間には、それぞれ
基板１１と同じ導電型を有する領域III がある。さら
に、領域Ｉとソース領域１２との間及び領域Ｉとドレイ
ン領域１３との間には、ＬＤＤ領域１７が形成されてい
る。なお、基板１１を領域IVとする。したがって、基板
１１をｐ型とすると、領域Ｉ、III 、IVはｐ型となり、
領域II、ソース領域１２、ドレイン領域１３、ＬＤＤ領
域１７はｎ型となる。また、基板１１がｎ型の場合に
は、それぞれ逆の導電型となる。The structure of this MOSFET will be briefly described. Non-conductive side spacers 16 are provided on both sides of the gate electrode 15, and have the same conductivity type as the substrate 11 under the gate electrode 15 via the gate oxide film 14. There is a region I having.
Then, there is a region II having a conductivity type opposite to that of the substrate 11 therebelow. A region III having the same conductivity type as the substrate 11 is provided between the region II and the source region 12 and between the region II and the drain region 13. Further, an LDD region 17 is formed between the region I and the source region 12 and between the region I and the drain region 13. Note that the substrate 11 is a region IV. Therefore, if the substrate 11 is p-type, the regions I, III, and IV are p-type,
The region II, the source region 12, the drain region 13, and the LDD region 17 are n-type. When the substrate 11 is n-type, the conductivity types are opposite to each other.

【００１１】このＭＯＳＦＥＴの製造方法を図２（Ａ）
〜（Ｆ）と共に説明する。まず、同図（Ａ）に示すよう
に、領域IVである不純物濃度１．５×１０¹⁶cm^-3のｐ型
基板１１の表面に厚さ５００Ａ（オングストローム）の
ゲート酸化膜１４ａを形成し、このゲート酸化膜１４ａ
を通して基板１１にＢ（ボロン）を注入電圧２５KeV 、
注入量４×１０¹²cm^-2で注入した後、Ｐ（リン）を１２
０KeV の注入電圧で、適当な注入量で注入すると、ゲー
ト酸化膜１４ａの下に、領域ＩとなるＢの注入された層
１８が形成され、さらにその下に、領域IIとなるＰの注
入された層１９が形成される。なお、この不純物の熱処
理は、後述するソース領域１２及びドレイン領域１３の
活性化のための熱処理と同時に行って、領域Ｉ，IIを形
成する。FIG. 2A shows a method of manufacturing this MOSFET.
This will be described together with (F). First, as shown in FIG. 1A, a gate oxide film 14a having a thickness of 500 A (angstrom) is formed on the surface of a p-type substrate 11 having an impurity concentration of 1.5 × 10 ¹⁶ cm ⁻³ , which is a region IV. This gate oxide film 14a
B (boron) is injected into the substrate 11 through the injection voltage 25 KeV,
After injection at an injection amount of 4 × 10 ¹² cm ⁻² , P (phosphorus) is
When implantation is performed with an implantation voltage of 0 KeV and an appropriate implantation amount, a layer 18 in which B is implanted as a region I is formed below the gate oxide film 14a, and a layer 18 in which P is implanted as a region II is implanted thereunder. Layer 19 is formed. The heat treatment of the impurity is performed simultaneously with the heat treatment for activating the source region 12 and the drain region 13 described later, thereby forming the regions I and II.

【００１２】そして、同図（Ｂ）に示すように、Ｂ，Ｐ
の注入後、ゲート酸化膜１４ａを除去してからゲート酸
化膜１４をつけ直し、ポリシリコン薄膜を成膜してか
ら、これをエッチングして、０．４μｍのゲート電極１
５を形成する。さらに、同図（Ｃ）に示すように、ゲー
ト電極１５をマスクとして、領域IIの形成された深さ位
置にＢを注入電圧４０KeV 、注入量５×１０¹²cm^-2で注
入し、領域III を形成する。その後、同図（Ｄ）に示す
ように、ゲート電極１５をマスクとして、注入電圧２５
KeV 、注入量４×１０¹³cm^-2でＡｓを注入して、Ｂの注
入された層１８の表面側にＬＤＤ領域１７となるｎ^- 層
２０を形成する。Then, as shown in FIG.
After the implantation, the gate oxide film 14a is removed, the gate oxide film 14 is reattached, a polysilicon thin film is formed, and this is etched to form a gate electrode 1 of 0.4 μm.
5 is formed. Further, as shown in FIG. 2C, B is implanted into the depth position where the region II was formed at an implantation voltage of 40 KeV and an implantation amount of 5 × 10 ¹² cm ⁻² by using the gate electrode 15 as a mask, and the region III was implanted. To form After that, as shown in FIG. 3D, the gate electrode 15 is used as a mask and the injection voltage 25 is applied.
As is implanted with KeV at an implantation amount of 4 × 10 ¹³ cm ⁻² , an n ⁻ layer 20 serving as the LDD region 17 is formed on the surface side of the layer 18 into which B has been implanted.

【００１３】そして、同図（Ｅ）に示すように、サイド
スペーサ１６を形成する。このサイドスペーサ１６は、
ＳｉＯ₂ 膜を全面に成膜してＲＩＥ法などの異方性エッ
チングを行うことにより、形成することができる。この
状態で、同図（Ｆ）に示すように、ゲート電極１５及び
サイドスペーサ１６をマスクとして、注入電圧５０KeV
、注入量１×１０¹⁵cm^-2でＡｓを注入して、ｎ^- 層２
０及びＢの注入された層１８のサイドスペーサ１６の下
側よりも外側にソース領域１２とドレイン領域１３とを
形成する。最後に、９００℃で４０分間の熱処理を行う
ことにより、図１に示すようなＭＯＳＦＥＴを製造する
ことができる。Then, as shown in FIG. 1E, a side spacer 16 is formed. This side spacer 16
It can be formed by forming an SiO ₂ film over the entire surface and performing anisotropic etching such as RIE. In this state, as shown in FIG. 4F, the gate electrode 15 and the side spacer 16 are used as a mask, and the injection voltage is 50 KeV.
As is implanted at a dose of 1 × 10 ¹⁵ cm ⁻² to form an n ⁻ layer 2
The source region 12 and the drain region 13 are formed outside the lower side of the side spacer 16 in the layer 18 into which 0 and B are implanted. Finally, by performing a heat treatment at 900 ° C. for 40 minutes, the MOSFET as shown in FIG. 1 can be manufactured.

【００１４】このようにして製造したＭＯＳＦＥＴの不
純物濃度を示した断面図を図３に示す。なお、紙面垂直
方向のゲート幅は３０μｍであり、領域IIとなる層１９
を形成する際のリン（Ｐ）注入の不純物注入量を３．８
×１０¹²cm^-2としたときのものである。同図に示すよう
に、領域Ｉ、ソース領域１２及びドレイン領域１３は、
表面からの深さ０．１μｍまでの間に形成されており、
領域II，III は、その下側の深さ０．２μｍまでの間に
形成されている。FIG. 3 is a sectional view showing the impurity concentration of the MOSFET thus manufactured. Note that the gate width in the direction perpendicular to the paper is 30 μm, and
The impurity implantation amount of phosphorus (P) implantation when forming
× 10 ¹² cm ^-2 . As shown in the figure, the region I, the source region 12 and the drain region 13
Formed up to a depth of 0.1 μm from the surface,
The regions II and III are formed to a depth below 0.2 μm.

【００１５】そして、チャネル部の深さ方向の不純物プ
ロファイルを示すと、図４に示すグラフのようになる。
このグラフの縦軸は不純物濃度を対数表示したものであ
り、横軸は深さを示している。同図及び図３から、深さ
０．１μｍまでの間に形成されているピークは、領域Ｉ
のｐ型不純物の濃度を示しており、次の０．１〜０．２
μｍの間のピークは、領域IIのｎ型不純物の濃度、それ
より深い部分は、基板１１（領域IV）のｐ型不純物の濃
度を示していることが判り、それぞれの深さ位置で、そ
れぞれの領域が形成されていることを確認することがで
きる。FIG. 4 is a graph showing an impurity profile in the depth direction of the channel portion.
The vertical axis of this graph is a logarithmic representation of the impurity concentration, and the horizontal axis is the depth. 3 and FIG. 3, the peak formed up to a depth of 0.1 μm corresponds to the region I
Indicates the concentration of the p-type impurity of the following 0.1 to 0.2.
It can be seen that the peak between μm indicates the concentration of the n-type impurity in the region II, and the portion deeper than that indicates the concentration of the p-type impurity in the substrate 11 (region IV). It can be confirmed that the region is formed.

【００１６】また、ゲート電極１５が０Ｖのときのポテ
ンシャル・プロファイルを図５に示す。同図の縦軸は電
圧であり、横軸は深さである。同図からは、表面から深
さ０．３５μｍ前後まで電圧が変化している（空乏層と
なっている）ことが判り、このことから、ｎ型の領域II
の部分でも空乏層が広がって、基板１１（領域IV）にま
で達していることが判る。FIG. 5 shows a potential profile when the gate electrode 15 is at 0V. The vertical axis in the figure is voltage, and the horizontal axis is depth. From the figure, it can be seen that the voltage changes from the surface to a depth of about 0.35 μm (depletion layer), which indicates that the n-type region II
It can be seen that the depletion layer also spreads to the portion 11 and reaches the substrate 11 (region IV).

【００１７】そして、ドレイン電圧が０．０５Ｖのとき
のドレイン電流−ゲート電圧特性を図６に示し、このド
レイン電流を対数表示にしたものを図７に示す。図６よ
り、しきい値電圧は約０．４Ｖと小さな値となっている
ことが判り、図７のグラフの傾きから、Ｓ係数が約７
０．３mV/decであることが判る。この値は、通常のＭＯ
ＳＦＥＴに比較して非常に小さく、しきい値電圧が低い
にもかかわらず、ゲート電極１５が０Ｖのときのドレイ
ン電流であるリーク電流が約２５．１ｐＡであり、ゲー
ト幅１μｍ当たり１ｐＡ以下と非常に小さな値となって
いる。FIG. 6 shows a drain current-gate voltage characteristic when the drain voltage is 0.05 V, and FIG. 7 shows a logarithmic representation of the drain current. From FIG. 6, it can be seen that the threshold voltage is a small value of about 0.4 V, and from the slope of the graph of FIG.
It turns out that it is 0.3 mV / dec. This value is the normal MO
Despite being extremely small as compared to the SFET and having a low threshold voltage, the leakage current, which is the drain current when the gate electrode 15 is 0 V, is about 25.1 pA, which is very low at 1 pA or less per 1 μm of gate width. Has a small value.

【００１８】ところが、領域IIを形成する際のリンの不
純物注入量を５×１０¹²cm^-2にすると、図８に示すゲー
ト電極１５が０Ｖのときのポテンシャル・プロファイル
から判るように、深さ０．１〜０．２μｍの間で電圧が
安定しており、空乏層が基板１１まで達していないこと
が判る。その結果、Ｓ係数を調べてみると約１１０mV/d
ecという非常に大きな値となっていた。However, when the impurity implantation amount of phosphorus at the time of forming the region II is 5 × 10 ¹² cm ⁻² , as can be seen from the potential profile when the gate electrode 15 is at 0 V shown in FIG. It can be seen that the voltage is stable between 0.1 and 0.2 μm, and that the depletion layer does not reach the substrate 11. As a result, when examining the S coefficient, it was about 110 mV / d
It was a very large value of ec.

【００１９】一方、領域IIを形成する際のリンの不純物
注入量を３×１０¹²cm^-2にすると、図９に示すゲート電
極１５が０Ｖのときのポテンシャル・プロファイルから
判るように、深さ０．１〜０．３μｍの間では電圧が変
化しているが、深さ０．０５μｍ付近では電圧が安定し
ており、領域IIは空乏化しているが、領域Ｉは完全に空
乏化していないことが判る。この結果、特性が通常のＭ
ＯＳＦＥＴと同じになって、Ｓ係数が約９０mV/decと劣
化した値となっていた。On the other hand, if the impurity implantation amount of phosphorus at the time of forming the region II is 3 × 10 ¹² cm ⁻² , as can be seen from the potential profile when the gate electrode 15 shown in FIG. Although the voltage changes between 0.1 and 0.3 μm, the voltage is stable near the depth of 0.05 μm, and the region II is depleted, but the region I is not completely depleted. You can see that. As a result, the characteristic is a normal M
It was the same as the OSFET, and the S coefficient was a deteriorated value of about 90 mV / dec.

【００２０】ここで、領域IIを形成する際のリンの注入
量を横軸にとり、Ｓ係数を縦軸にとると、図１０に示す
ようになり、ある一定のリンの注入量のところでＳ係数
が低くなっているので、低しきい値電圧で低リーク電流
のＭＯＳＦＥＴを得るのに、最適な注入量が存在してい
ることが判る。このＭＯＳＦＥＴの場合は、（３．６〜
４．４）×１０¹²cm^-2の範囲である。また、この注入量
の範囲は、領域Ｉと領域IIとが完全に空乏化する量の範
囲であり、このとき、Ｓ係数が低い値となって、ＭＯＳ
ＦＥＴの容量が低減する。そして、領域Ｉと領域IIの深
さの合計は、空乏層の深さ（幅）よりも小さい値となっ
ている。Here, the horizontal axis indicates the amount of phosphorus to be implanted when forming the region II, and the vertical axis indicates the S coefficient. As shown in FIG. 10, the S coefficient is obtained at a certain phosphorus injection amount. Is low, it can be seen that there is an optimum injection amount for obtaining a MOSFET having a low threshold voltage and a low leakage current. In the case of this MOSFET, (3.6 to
4.4) × 10 ¹² cm ⁻² . The range of the implantation amount is a range of the amount in which the region I and the region II are completely depleted. At this time, the S coefficient becomes a low value and the MOS
The capacity of the FET is reduced. The sum of the depths of the region I and the region II is smaller than the depth (width) of the depletion layer.

【００２１】したがって、図１及び図３に示した本発明
の半導体装置の一実施例であるＭＯＳＦＥＴにおける各
領域の条件は、次のようになる。領域Ｉの深さ方向幅Ｗ
１は、ゲート電圧による空乏層幅Ｗｇと領域Ｉ，IIのｐ
ｎ接合により領域Ｉ内に形成される空乏層幅Ｗj1a との
合計よりも小さくする（Ｗ１＜Ｗｇ＋Ｗj1a ）。領域II
の深さ方向幅Ｗ２は、領域Ｉ，IIのｐｎ接合により領域
II内に形成される空乏層幅Ｗj1b と領域II，IVのｐｎ接
合による空乏層幅Ｗj2との合計よりも小さくする（Ｗ２
＜Ｗj1b ＋Ｗj2）。領域III の深さ方向幅Ｗ３は、領域
IIの深さ方向幅Ｗ２よりも大きくする（Ｗ３＞Ｗ２）。
領域III の横方向幅Ｗ13は、領域IIのソース領域１２に
よる空乏層幅Ｗｄと領域IIとの接合による空乏層幅Ｗj3
の合計よりも大きくする（Ｗ13＞Ｗｄ＋Ｗj3）。さら
に、望ましい条件として、領域IVの基板濃度Ｎ４を他の
全ての領域Ｉ，II，III の濃度Ｎ１，Ｎ２，Ｎ３よりも
薄くする（Ｎ４＜Ｎ１，Ｎ２，Ｎ３）。Therefore, the conditions of each region in the MOSFET which is one embodiment of the semiconductor device of the present invention shown in FIGS. 1 and 3 are as follows. The width W in the depth direction of the region I
1 is the depletion layer width Wg due to the gate voltage and the p of the regions I and II.
It is smaller than the sum of the width Wj1a of the depletion layer formed in the region I by the n-junction (W1 <Wg + Wj1a). Area II
The width W2 in the depth direction of the region is determined by the pn junction of the regions I and II.
II is smaller than the sum of the depletion layer width Wj1b formed in II and the depletion layer width Wj2 due to the pn junction of the regions II and IV (W2
<Wj1b + Wj2). The width W3 in the depth direction of the region III is
The width in the depth direction W2 of II is made larger (W3> W2).
The lateral width W13 of the region III is determined by the depletion layer width Wd of the source region 12 of the region II and the depletion layer width Wj3 of the junction between the region II.
(W13> Wd + Wj3). Further, as a desirable condition, the substrate concentration N4 in the region IV is made lower than the concentrations N1, N2, and N3 in all the other regions I, II, and III (N4 <N1, N2, and N3).

【００２２】そして、これらの条件により、次のように
なる。領域Ｉは、動作時に反転状態となり、キャリアの
伝導を担当するチャネル領域となる。そして、領域Ｉの
不純物濃度によって、このＭＯＳＦＥＴのしきい値電圧
が制御される。領域IIは、領域Ｉ及び基板１１（領域I
V）とそれぞれｐｎ接合しているので、領域Ｉ、領域II
自身及び領域IVの表面近傍をこの接合により空乏化させ
ている。したがって、領域IIは、ゲート電極１５に電圧
をかけたときの空乏化を助長して、ゲート電極１５から
見た見掛上の容量を低減させている。また、同時にしき
い値電圧を低減している。Then, according to these conditions, the following is obtained. The region I is in an inverted state during operation and becomes a channel region in charge of carrier conduction. The threshold voltage of the MOSFET is controlled by the impurity concentration of the region I. Region II is composed of region I and substrate 11 (region I
V) and pn junction, respectively, so that region I and region II
This junction and the vicinity of the surface of the region IV are depleted by this junction. Therefore, the region II promotes depletion when a voltage is applied to the gate electrode 15 and reduces the apparent capacitance seen from the gate electrode 15. At the same time, the threshold voltage is reduced.

【００２３】領域III は、ソース領域１２の空乏層が広
がって、領域IIとソース領域１２が導通することを防止
する。さらに、領域III は、領域Ｉと領域IVとをつない
で領域Ｉの電位を安定させている。領域IVの不純物濃度
は、ソース領域１２とドレイン領域１３の容量を決定す
る。パンチスルーの防止は、領域III が行っているの
で、領域IVの不純物濃度はこのことを考慮せずに決める
ことができ、ソース領域１２とドレイン領域１３の容量
を減らすために低濃度にする。The region III prevents the depletion layer of the source region 12 from expanding and the region II from conducting to the source region 12. Further, the region III connects the region I and the region IV to stabilize the potential of the region I. The impurity concentration of the region IV determines the capacitance of the source region 12 and the drain region 13. Since the punch-through is prevented in the region III, the impurity concentration in the region IV can be determined without taking this into account. The impurity concentration in the region IV is reduced to reduce the capacitance of the source region 12 and the drain region 13.

【００２４】[0024]

【発明の効果】本発明の半導体装置は、第１の領域の幅
がゲート電極に電圧をかけた時に形成される空乏層の幅
と第２の領域とのｐｎ接合により第１の領域内に形成さ
れる空乏層の幅との合計よりも小さく、かつ、第２の領
域の幅が第１の領域とのｐｎ接合により第２の領域内に
形成される空乏層の幅と第４の領域となる基板とのｐｎ
接合による空乏層の幅との合計よりも小さいので、空乏
層が基板にまで広がって、半導体装置の容量を十分に低
減することができる。その結果、低しきい値電圧で低リ
ーク電流となるという効果がある。According to the semiconductor device of the present invention, the width of the first region is set in the first region by the pn junction between the width of the depletion layer formed when a voltage is applied to the gate electrode and the second region. The width of the second region is smaller than the sum of the width of the depletion layer formed, and the width of the second region is smaller than the width of the depletion layer formed in the second region by a pn junction with the first region. Pn with substrate to be
Since the width is smaller than the sum of the width of the depletion layer due to the junction, the depletion layer extends to the substrate, and the capacity of the semiconductor device can be sufficiently reduced. As a result, there is an effect that the leakage current becomes low at a low threshold voltage.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の半導体装置の一実施例を示す構成図で
ある。FIG. 1 is a configuration diagram showing one embodiment of a semiconductor device of the present invention.

【図２】（Ａ）〜（Ｆ）は半導体装置の製造方法の一例
を示す工程図である。FIGS. 2A to 2F are process diagrams showing an example of a method for manufacturing a semiconductor device.

【図３】本発明の半導体装置の一実施例を示す断面図で
ある。FIG. 3 is a cross-sectional view showing one embodiment of the semiconductor device of the present invention.

【図４】チャネル部の深さ方向の不純物プロファイルを
示すグラフである。FIG. 4 is a graph showing an impurity profile in a depth direction of a channel portion.

【図５】リンの不純物注入量を３．８×１０¹²cm^-2にし
たときのポテンシャル・プロファイルを示すグラフであ
る。FIG. 5 is a graph showing a potential profile when an impurity implantation amount of phosphorus is set to 3.8 × 10 ¹² cm ⁻² .

【図６】ドレイン電流−ゲート電圧特性を示すグラフで
ある。FIG. 6 is a graph showing drain current-gate voltage characteristics.

【図７】ドレイン電流−ゲート電圧特性を示すグラフで
ある。FIG. 7 is a graph showing drain current-gate voltage characteristics.

【図８】リンの不純物注入量を５×１０¹²cm^-2にしたと
きのポテンシャル・プロファイルを示すグラフである。FIG. 8 is a graph showing a potential profile when an impurity implantation amount of phosphorus is set to 5 × 10 ¹² cm ⁻² .

【図９】リンの不純物注入量を３×１０¹²cm^-2にしたと
きのポテンシャル・プロファイルを示すグラフである。FIG. 9 is a graph showing a potential profile when an impurity implantation amount of phosphorus is set to 3 × 10 ¹² cm ⁻² .

【図１０】リンの不純物注入量とＳ係数との関係を示す
グラフである。FIG. 10 is a graph showing a relationship between an impurity implantation amount of phosphorus and an S coefficient.

【図１１】従来例を示す構成図である。FIG. 11 is a configuration diagram showing a conventional example.

【符号の説明】[Explanation of symbols]

１，１１ 基板 ２，１２ ソース領域 ３，１３ ドレイン領域 ４，１４，１４ａ ゲート絶縁膜 ５，１５ ゲート電極 １６ サイドスペーサ １７ ＬＤＤ領域 １８ Ｂの注入された層（領域Ｉ） １９ Ｐの注入された層（領域II） ２０ ｎ^- 層Reference Signs List 1,11 substrate 2,12 source region 3,13 drain region 4,14,14a gate insulating film 5,15 gate electrode 16 side spacer 17 LDD region 18B implanted layer (region I) 19P implanted layer (region II) 20 n ^- layer

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 29/78──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. ⁶ , DB name) H01L 29/78

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】第１の導電型を有する半導体基板上に薄い
ゲート絶縁膜を挟んで形成されたゲート電極と、このゲ
ート絶縁膜の下方でこのゲート電極の両側に設けられた
第２の導電型を有するソース領域及びドレイン領域と、
を備えた半導体装置において、 前記ゲート絶縁膜の下方で前記ゲート絶縁膜と前記ソー
ス領域及び前記ドレイン領域に接しないようにして前記
基板内に形成された第２の導電型を有する第２の領域
と、 第１の導電型を有して前記ゲート絶縁膜とこの第２の領
域との間に形成される第１の領域と、 第１の導電型を有して前記第２の領域と前記ソース領域
及び前記ドレイン領域との間にそれぞれ形成され、前記
ソース領域による空乏層幅と、前記第２の領域とのｐｎ
接合による空乏層の幅とを合計した幅よりも大きい幅の
第３の領域とを有し、 前記第１の領域の幅が前記ゲート電極に電圧をかけた時
に形成される空乏層の幅と前記第２の領域とのｐｎ接合
により前記第１の領域内に形成される空乏層の幅との合
計よりも小さく、かつ、前記第２の領域の幅が前記第１
の領域とのｐｎ接合により前記第２の領域内に形成され
る空乏層の幅と第４の領域となる前記基板とのｐｎ接合
による空乏層の幅との合計よりも小さいことを特徴とす
る半導体装置。1. A gate electrode formed on a semiconductor substrate having a first conductivity type with a thin gate insulating film interposed therebetween, and second conductive layers provided below the gate insulating film and on both sides of the gate electrode. Source and drain regions having a mold;
A second region having a second conductivity type formed in the substrate below the gate insulating film so as not to contact the gate insulating film and the source region and the drain region. A first region having a first conductivity type and formed between the gate insulating film and the second region; and a second region having a first conductivity type and the second region. A depletion layer width formed by the source region and a pn region between the second region and a depletion layer formed between the source region and the drain region, respectively.
A third region having a width larger than the sum of the width of the depletion layer due to the junction; and a width of the depletion layer formed when a voltage is applied to the gate electrode. The width of the second region is smaller than the sum of the width of a depletion layer formed in the first region due to the pn junction with the second region, and the width of the second region is smaller than that of the first region.
A width of a depletion layer formed in the second region by a pn junction with the region and a width of a depletion layer by a pn junction with the substrate to be a fourth region. Semiconductor device.