JPH07135270A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH07135270A JPH07135270A JP5282340A JP28234093A JPH07135270A JP H07135270 A JPH07135270 A JP H07135270A JP 5282340 A JP5282340 A JP 5282340A JP 28234093 A JP28234093 A JP 28234093A JP H07135270 A JPH07135270 A JP H07135270A
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 セラミックパッケージの搬送効率を向上し、
ボンディング時におけるパターン認識時間を短縮できる
半導体集積回路装置の製造方法を提供する。 【構成】 複数個のセラミックパッケージ2の相互間に
分割溝7aを設けてブロック状に形成してダイボンディ
ング、ワイヤボンディング、および気密封止をした後、
分割溝7aにより個々のセラミックパッケージ2に分割
する。本方法によれば、複数のセラミックパッケージ2
をそのまま製造工程に流すことができるので、搬送効率
の向上を図ることができ、セラミックパッケージ2を搭
載するためのキャリアも不要になる。さらに、ブロック
化されたセラミックパッケージ2を一単位としてパター
ン認識することができるので、ボンディング時における
パターン認識時間を短縮することができる。
ボンディング時におけるパターン認識時間を短縮できる
半導体集積回路装置の製造方法を提供する。 【構成】 複数個のセラミックパッケージ2の相互間に
分割溝7aを設けてブロック状に形成してダイボンディ
ング、ワイヤボンディング、および気密封止をした後、
分割溝7aにより個々のセラミックパッケージ2に分割
する。本方法によれば、複数のセラミックパッケージ2
をそのまま製造工程に流すことができるので、搬送効率
の向上を図ることができ、セラミックパッケージ2を搭
載するためのキャリアも不要になる。さらに、ブロック
化されたセラミックパッケージ2を一単位としてパター
ン認識することができるので、ボンディング時における
パターン認識時間を短縮することができる。
Description
【0001】
【産業上の利用分野】本発明は、メタライズパターンが
形成されたセラミックパッケージによって半導体チップ
が封止された半導体集積回路装置の製造技術に関する。
形成されたセラミックパッケージによって半導体チップ
が封止された半導体集積回路装置の製造技術に関する。
【0002】
【従来の技術】たとえば、リードレス・セラミック・チ
ップ・キャリア−LeadlessCeramic C
hip Carrier−(以下、「LCC」とい
う。)などのようなセラミックパッケージによる半導体
集積回路装置の製造においては、アルミナグリーンシー
トにメタライズパターンを形成して焼成し、多層構造と
したセラミックパッケージを、一個ごとに分離した状態
でキャリア(搬送治具)に複数個搭載して製造工程に流
している。
ップ・キャリア−LeadlessCeramic C
hip Carrier−(以下、「LCC」とい
う。)などのようなセラミックパッケージによる半導体
集積回路装置の製造においては、アルミナグリーンシー
トにメタライズパターンを形成して焼成し、多層構造と
したセラミックパッケージを、一個ごとに分離した状態
でキャリア(搬送治具)に複数個搭載して製造工程に流
している。
【0003】そして、この製造工程において半導体チッ
プをダイボンディングし、次に半導体チップとメタライ
ズリードとをワイヤボンディングし、メタルキャップな
どでこの半導体チップを気密封止をして完成品の半導体
集積回路装置としている。
プをダイボンディングし、次に半導体チップとメタライ
ズリードとをワイヤボンディングし、メタルキャップな
どでこの半導体チップを気密封止をして完成品の半導体
集積回路装置としている。
【0004】
【発明が解決しようとする課題】このような従来の半導
体集積回路装置の製造方法によれば、一個ごとに分離し
たセラミックパッケージをキャリアに搭載するために搬
送効率が悪化するのみならず、キャリアの製作費用が必
要であり、また、キャリアの保管や管理の手間が必要で
あるという問題があった。特に、製造する半導体集積回
路装置の外形が異なる場合には、異なる種類分のキャリ
アが必要になり、キャリアの製作費や保管等は一層大き
な問題となっている。
体集積回路装置の製造方法によれば、一個ごとに分離し
たセラミックパッケージをキャリアに搭載するために搬
送効率が悪化するのみならず、キャリアの製作費用が必
要であり、また、キャリアの保管や管理の手間が必要で
あるという問題があった。特に、製造する半導体集積回
路装置の外形が異なる場合には、異なる種類分のキャリ
アが必要になり、キャリアの製作費や保管等は一層大き
な問題となっている。
【0005】さらに、ダイボンディングやワイヤボンデ
ィングの際にはボンディング位置を出すためにパターン
認識法を採用しているが、一個ごとに分離したセラミッ
クパッケージの場合には個々にパターン認識をする必要
があり、セラミックパッケージ1個につき2カ所程度の
認識場所を必要とする従来の方法では、多量の半導体集
積回路装置を製造するには多くの認識時間がかかるとい
う問題もある。
ィングの際にはボンディング位置を出すためにパターン
認識法を採用しているが、一個ごとに分離したセラミッ
クパッケージの場合には個々にパターン認識をする必要
があり、セラミックパッケージ1個につき2カ所程度の
認識場所を必要とする従来の方法では、多量の半導体集
積回路装置を製造するには多くの認識時間がかかるとい
う問題もある。
【0006】そこで、本発明の目的は、製造工程におけ
るセラミックパッケージの搬送効率を向上することので
きる半導体集積回路装置の製造に関する技術を提供する
ことにある。
るセラミックパッケージの搬送効率を向上することので
きる半導体集積回路装置の製造に関する技術を提供する
ことにある。
【0007】本発明の他の目的は、セラミックパッケー
ジを製造工程に流す場合に、キャリアを必要としない半
導体集積回路装置の製造に関する技術を提供することに
ある。
ジを製造工程に流す場合に、キャリアを必要としない半
導体集積回路装置の製造に関する技術を提供することに
ある。
【0008】本発明の、さらに他の目的は、ダイボンデ
ィングやワイヤボンディングの際におけるパターン認識
時間を短縮することができる半導体集積回路装置の製造
に関する技術を提供することにある。
ィングやワイヤボンディングの際におけるパターン認識
時間を短縮することができる半導体集積回路装置の製造
に関する技術を提供することにある。
【0009】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0010】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、次の通
りである。
発明のうち、代表的なものの概要を説明すれば、次の通
りである。
【0011】すなわち、本発明の半導体集積回路装置の
製造方法は、複数個のセラミックパッケージの相互間に
分割溝を設けてブロック状に形成して半導体チップをダ
イボンディングおよびワイヤボンディングし、気密封止
をした後に、前記の分割溝により個々のセラミックパッ
ケージに分割するものである。
製造方法は、複数個のセラミックパッケージの相互間に
分割溝を設けてブロック状に形成して半導体チップをダ
イボンディングおよびワイヤボンディングし、気密封止
をした後に、前記の分割溝により個々のセラミックパッ
ケージに分割するものである。
【0012】また、本発明の半導体集積回路装置の製造
方法は、複数個のセラミックパッケージの裏面を貼着基
材に貼着してブロック状に形成し、半導体チップをダイ
ボンディングおよびワイヤボンディングし、気密封止を
した後に、このセラミックパッケージを貼着基材から剥
離するものである。
方法は、複数個のセラミックパッケージの裏面を貼着基
材に貼着してブロック状に形成し、半導体チップをダイ
ボンディングおよびワイヤボンディングし、気密封止を
した後に、このセラミックパッケージを貼着基材から剥
離するものである。
【0013】
【作用】上記のような半導体集積回路装置の製造方法に
よれば、ブロック状に一体的に形成された複数のセラミ
ックパッケージをそのまま製造工程に流すことができる
ので、製造工程におけるセラミックパッケージの搬送効
率の向上を図ることができる。また、セラミックパッケ
ージを搭載するためのキャリアが不要になるので、キャ
リアの製作や保管や管理の必要がない。さらに、ブロッ
ク状の複数のセラミックパッケージを一単位としてパタ
ーン認識することができるので、ダイボンディングやワ
イヤボンディングの際におけるパターン認識時間を短縮
することが可能になる。
よれば、ブロック状に一体的に形成された複数のセラミ
ックパッケージをそのまま製造工程に流すことができる
ので、製造工程におけるセラミックパッケージの搬送効
率の向上を図ることができる。また、セラミックパッケ
ージを搭載するためのキャリアが不要になるので、キャ
リアの製作や保管や管理の必要がない。さらに、ブロッ
ク状の複数のセラミックパッケージを一単位としてパタ
ーン認識することができるので、ダイボンディングやワ
イヤボンディングの際におけるパターン認識時間を短縮
することが可能になる。
【0014】
【実施例】以下、本発明の実施例を、図面に基づいてさ
らに詳細に説明する。
らに詳細に説明する。
【0015】(実施例1)図1は本発明の一実施例であ
る半導体集積回路装置の製造方法を示すブロック図、図
2はその半導体集積回路装置の製造方法によるセラミッ
クパッケージを示す斜視図、図3はその半導体集積回路
装置の製造方法により製造される半導体集積回路装置を
示す斜視図である。
る半導体集積回路装置の製造方法を示すブロック図、図
2はその半導体集積回路装置の製造方法によるセラミッ
クパッケージを示す斜視図、図3はその半導体集積回路
装置の製造方法により製造される半導体集積回路装置を
示す斜視図である。
【0016】本実施例により製造される半導体集積回路
装置1は、図3に示すように面実装形のLCCタイプで
あり、裏面に図示しないメタライズパッドが形成された
メタライズパターンを有するセラミックパッケージ2の
中央部に半導体チップ3がボンディングされ、半導体チ
ップ3とメタライズリード4とがネイルヘッド法によっ
てワイヤボンディングされて、たとえば金線5を介して
電気的に接続されているものである。また、半導体チッ
プ3はメタルキャップ6によって気密封止され、外部雰
囲気から遮断されている。
装置1は、図3に示すように面実装形のLCCタイプで
あり、裏面に図示しないメタライズパッドが形成された
メタライズパターンを有するセラミックパッケージ2の
中央部に半導体チップ3がボンディングされ、半導体チ
ップ3とメタライズリード4とがネイルヘッド法によっ
てワイヤボンディングされて、たとえば金線5を介して
電気的に接続されているものである。また、半導体チッ
プ3はメタルキャップ6によって気密封止され、外部雰
囲気から遮断されている。
【0017】このセラミックパッケージ2は大型のセラ
ミック板(図示せず)を用いて製造されるもので、図2
に示すように、相互間に分割溝7aが設けられてブロッ
ク化されたもの(以下、実施例1において「パッケージ
ブロック」という。)7であり、したがって、複数個の
セラミックパッケージ2が一体的になっている。
ミック板(図示せず)を用いて製造されるもので、図2
に示すように、相互間に分割溝7aが設けられてブロッ
ク化されたもの(以下、実施例1において「パッケージ
ブロック」という。)7であり、したがって、複数個の
セラミックパッケージ2が一体的になっている。
【0018】図1に示すように、パッケージブロック製
造工程8で製造されたセラミックパッケージ2は、その
ままの状態、すなわち個々のセラミックパッケージ2に
分離されていないパッケージブロック7の状態で製造工
程に流され、半導体チップ3がその中央部にそれぞれダ
イボンディング9される。ここで、このダイボンディン
グ9においては、ボンディング位置を出すためにパター
ン認識法が採用されているが、パターン認識はパッケー
ジブロック7を一単位として行われるようになってい
る。
造工程8で製造されたセラミックパッケージ2は、その
ままの状態、すなわち個々のセラミックパッケージ2に
分離されていないパッケージブロック7の状態で製造工
程に流され、半導体チップ3がその中央部にそれぞれダ
イボンディング9される。ここで、このダイボンディン
グ9においては、ボンディング位置を出すためにパター
ン認識法が採用されているが、パターン認識はパッケー
ジブロック7を一単位として行われるようになってい
る。
【0019】次に、ダイボンディング9された半導体チ
ップ3とセラミックパッケージ2のメタライズリード4
とが、たとえば金線5によってネイルヘッド法によりワ
イヤボンディング10されて電気的に接続される。ネイ
ルヘッド法によりワイヤボンディング10されるのは、
ウェッジボンディング法等と異なってボンディング時に
おける方向性がないためであり、したがってパッケージ
ブロック7側を回転させることなくワイヤボンディング
10が可能となっている。また、ワイヤボンディング1
0においても位置検出のためにパターン認識法が採用さ
れており、パッケージブロック7を一単位としてパター
ン認識が行われる。
ップ3とセラミックパッケージ2のメタライズリード4
とが、たとえば金線5によってネイルヘッド法によりワ
イヤボンディング10されて電気的に接続される。ネイ
ルヘッド法によりワイヤボンディング10されるのは、
ウェッジボンディング法等と異なってボンディング時に
おける方向性がないためであり、したがってパッケージ
ブロック7側を回転させることなくワイヤボンディング
10が可能となっている。また、ワイヤボンディング1
0においても位置検出のためにパターン認識法が採用さ
れており、パッケージブロック7を一単位としてパター
ン認識が行われる。
【0020】パッケージブロック7として一体となった
状態で半導体チップ3とメタライズリード4とがワイヤ
ボンディング10されたセラミックパッケージ2は、半
導体チップ3を外部雰囲気から遮断するために、たとえ
ばメタルキャップ6でそれぞれ気密封止11される。
状態で半導体チップ3とメタライズリード4とがワイヤ
ボンディング10されたセラミックパッケージ2は、半
導体チップ3を外部雰囲気から遮断するために、たとえ
ばメタルキャップ6でそれぞれ気密封止11される。
【0021】そして、気密封止11後に、形成された分
割溝7aによりパッケージブロック7は個々のセラミッ
クパッケージ2に分割12され、これによって半導体集
積回路装置1が完成することになる。
割溝7aによりパッケージブロック7は個々のセラミッ
クパッケージ2に分割12され、これによって半導体集
積回路装置1が完成することになる。
【0022】このように、本実施例に記載した製造方法
によれば、最終段階で分割溝7aによって個々のセラミ
ックパッケージ2に分割することによって、ブロック状
に一体的に形成されたパッケージブロック7を製造工程
に流すことが可能となり、半導体集積回路装置1の製造
工程におけるセラミックパッケージ2の搬送効率の向上
を図ることができる。また、同様にパッケージブロック
7をそのまま製造工程に流すことで、セラミックパッケ
ージ2を搭載するためのキャリアが不要になり、キャリ
アの製作や保管や管理の必要がなくなる。
によれば、最終段階で分割溝7aによって個々のセラミ
ックパッケージ2に分割することによって、ブロック状
に一体的に形成されたパッケージブロック7を製造工程
に流すことが可能となり、半導体集積回路装置1の製造
工程におけるセラミックパッケージ2の搬送効率の向上
を図ることができる。また、同様にパッケージブロック
7をそのまま製造工程に流すことで、セラミックパッケ
ージ2を搭載するためのキャリアが不要になり、キャリ
アの製作や保管や管理の必要がなくなる。
【0023】さらに、ダイボンディング9やワイヤボン
ディング10においてはパッケージブロック7、すなわ
ちブロック状の複数個のセラミックパッケージ2を一単
位としてパターン認識することができるので、パターン
の認識時間を短縮することが可能になる。
ディング10においてはパッケージブロック7、すなわ
ちブロック状の複数個のセラミックパッケージ2を一単
位としてパターン認識することができるので、パターン
の認識時間を短縮することが可能になる。
【0024】(実施例2)図4は本発明の他の実施例で
ある半導体集積回路装置の製造方法を示すブロック図、
図5はその半導体集積回路装置の製造方法によるセラミ
ックパッケージを示す斜視図である。
ある半導体集積回路装置の製造方法を示すブロック図、
図5はその半導体集積回路装置の製造方法によるセラミ
ックパッケージを示す斜視図である。
【0025】本実施例による半導体集積回路装置の製造
方法では、図5に示すように、既に個々に分離された複
数個のセラミックパッケージ2の裏面を貼着基材13に
貼着してブロック状に形成されたもの(以下、実施例2
において「パッケージブロック」という。)17を製造
工程に流すものである。
方法では、図5に示すように、既に個々に分離された複
数個のセラミックパッケージ2の裏面を貼着基材13に
貼着してブロック状に形成されたもの(以下、実施例2
において「パッケージブロック」という。)17を製造
工程に流すものである。
【0026】図4に示すように、パッケージ貼着工程1
8でパッケージブロック17とされたセラミックパッケ
ージ2は製造工程に流されて、半導体チップがそれぞれ
ダイボンディング19され、方向性のないネイルヘッド
法によりワイヤボンディング20される。このダイボン
ディング19およびワイヤボンディング20において
は、前記実施例1と同様に、パッケージブロック17を
一単位としてパターン認識が行われる。そして、半導体
チップを外部雰囲気から遮断するための気密封止21が
それぞれ行われる。
8でパッケージブロック17とされたセラミックパッケ
ージ2は製造工程に流されて、半導体チップがそれぞれ
ダイボンディング19され、方向性のないネイルヘッド
法によりワイヤボンディング20される。このダイボン
ディング19およびワイヤボンディング20において
は、前記実施例1と同様に、パッケージブロック17を
一単位としてパターン認識が行われる。そして、半導体
チップを外部雰囲気から遮断するための気密封止21が
それぞれ行われる。
【0027】気密封止21後に、貼着基材13に貼着さ
れパッケージブロック17とされたセラミックパッケー
ジ2は、これを剥離22することによって個々のセラミ
ックパッケージ2に分離されて完成品となる。
れパッケージブロック17とされたセラミックパッケー
ジ2は、これを剥離22することによって個々のセラミ
ックパッケージ2に分離されて完成品となる。
【0028】本実施例に記載した製造方法によっても、
最終段階で貼着基材13から剥離して個々のセラミック
パッケージ2に分割することで、パッケージブロック1
7として製造工程に流すことが可能となり、セラミック
パッケージ2の搬送効率の向上を図ることができ、ま
た、キャリアの製作や保管や管理が不要となる。
最終段階で貼着基材13から剥離して個々のセラミック
パッケージ2に分割することで、パッケージブロック1
7として製造工程に流すことが可能となり、セラミック
パッケージ2の搬送効率の向上を図ることができ、ま
た、キャリアの製作や保管や管理が不要となる。
【0029】さらに、ブロック状の複数個のセラミック
パッケージ2を一単位としてパターン認識することがで
きるので、ダイボンディング19やワイヤボンディング
20におけるパターンの認識時間を短縮することが可能
になる。
パッケージ2を一単位としてパターン認識することがで
きるので、ダイボンディング19やワイヤボンディング
20におけるパターンの認識時間を短縮することが可能
になる。
【0030】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
【0031】たとえば、本実施例において製造される半
導体集積回路装置1は、裏面にメタライズパッドが形成
されたLCCタイプであるが、側面からリードが取り出
されていないタイプであれば種々のものに適用すること
ができ、たとえばセラミックパッケージの本体からその
厚さ方向にリードピンが垂直に取り出されたピン・グリ
ッド・アレイ(PGA)などに適用することも可能であ
る。
導体集積回路装置1は、裏面にメタライズパッドが形成
されたLCCタイプであるが、側面からリードが取り出
されていないタイプであれば種々のものに適用すること
ができ、たとえばセラミックパッケージの本体からその
厚さ方向にリードピンが垂直に取り出されたピン・グリ
ッド・アレイ(PGA)などに適用することも可能であ
る。
【0032】また、半導体チップ3とメタライズリード
4とを金線5ではなく、アルミ線でボンディングするこ
とができ、メタルキャップ6をセラミックキャップとす
ること等ができることは勿論である。
4とを金線5ではなく、アルミ線でボンディングするこ
とができ、メタルキャップ6をセラミックキャップとす
ること等ができることは勿論である。
【0033】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。
【0034】(1).すなわち、本発明の半導体集積回路装
置の製造方法によれば、パッケージブロックとしてブロ
ック状に一体的に形成された複数のセラミックパッケー
ジをそのまま製造工程に流すことができるので、製造工
程におけるセラミックパッケージの搬送効率の向上を図
ることができる。
置の製造方法によれば、パッケージブロックとしてブロ
ック状に一体的に形成された複数のセラミックパッケー
ジをそのまま製造工程に流すことができるので、製造工
程におけるセラミックパッケージの搬送効率の向上を図
ることができる。
【0035】(2).同様に、パッケージブロックとしての
複数のセラミックパッケージをそのまま製造工程に流す
ことができるので、セラミックパッケージを搭載するた
めのキャリアが不要になり、キャリアの製作や保管や管
理の必要がない。したがって、キャリアに関する種々の
コストを削除することができる。
複数のセラミックパッケージをそのまま製造工程に流す
ことができるので、セラミックパッケージを搭載するた
めのキャリアが不要になり、キャリアの製作や保管や管
理の必要がない。したがって、キャリアに関する種々の
コストを削除することができる。
【0036】(3).そして、パッケージブロックを形成し
て複数のセラミックパッケージを一単位としてパターン
認識することができるので、セラミックパッケージを1
個ずつパターン認識する場合と比較して、ダイボンディ
ングやワイヤボンディングの際におけるパターン認識時
間を短縮することが可能になる。
て複数のセラミックパッケージを一単位としてパターン
認識することができるので、セラミックパッケージを1
個ずつパターン認識する場合と比較して、ダイボンディ
ングやワイヤボンディングの際におけるパターン認識時
間を短縮することが可能になる。
【図1】本発明の実施例1による半導体集積回路装置の
製造方法を示すブロック図である。
製造方法を示すブロック図である。
【図2】その半導体集積回路装置の製造方法によるセラ
ミックパッケージを示す斜視図である。
ミックパッケージを示す斜視図である。
【図3】その半導体集積回路装置の製造方法により製造
される半導体集積回路装置を示す斜視図である。
される半導体集積回路装置を示す斜視図である。
【図4】本発明の実施例2による半導体集積回路装置の
製造方法を示すブロック図である。
製造方法を示すブロック図である。
【図5】その半導体集積回路装置の製造方法によるセラ
ミックパッケージを示す斜視図である。
ミックパッケージを示す斜視図である。
1 半導体集積回路装置 2 セラミックパッケージ 3 半導体チップ 4 メタライズリード 5 金線 6 メタルキャップ 7 パッケージブロック 7a 分割溝 8 パッケージブロック製造工程 9 ダイボンディング 10 ワイヤボンディング 11 気密封止 12 分割 13 貼着基材 17 パッケージブロック 18 パッケージ貼着工程 19 ダイボンディング 20 ワイヤボンディング 21 気密封止 22 剥離
Claims (4)
- 【請求項1】 メタライズパターンが形成されたセラミ
ックパッケージによって半導体チップが封止された半導
体集積回路装置の製造方法であって、複数個の前記セラ
ミックパッケージを、その相互間に分割溝を設けてブロ
ック状に形成し、前記半導体チップを前記セラミックパ
ッケージにダイボンディングし、前記半導体チップと前
記セラミックパッケージのメタライズリードとをネイル
ヘッド法によりワイヤボンディングし、さらに気密封止
をした後に、前記分割溝により個々の前記セラミックパ
ッケージに分割することを特徴とする半導体集積回路装
置の製造方法。 - 【請求項2】 メタライズパターンが形成されたセラミ
ックパッケージによって半導体チップが封止された半導
体集積回路装置の製造方法であって、複数個の前記セラ
ミックパッケージを、その裏面を貼着基材に貼着してブ
ロック状に形成し、前記半導体チップを前記セラミック
パッケージにダイボンディングし、前記半導体チップと
前記セラミックパッケージのメタライズリードとをネイ
ルヘッド法によりワイヤボンディングし、さらに気密封
止をした後に、前記セラミックパッケージを前記貼着基
材から剥離することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項3】 前記セラミックパッケージは、裏面にメ
タライズパッドが形成されたリードレス・セラミック・
チップ・キャリアであることを特徴とする請求項1また
は2記載の半導体集積回路装置の製造方法。 - 【請求項4】 前記セラミックパッケージは、パッケー
ジ本体からその厚さ方向にリードピンが垂直に取り出さ
れたピン・グリッド・アレイであることを特徴とする請
求項1または2記載の半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5282340A JPH07135270A (ja) | 1993-11-11 | 1993-11-11 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5282340A JPH07135270A (ja) | 1993-11-11 | 1993-11-11 | 半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07135270A true JPH07135270A (ja) | 1995-05-23 |
Family
ID=17651146
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5282340A Pending JPH07135270A (ja) | 1993-11-11 | 1993-11-11 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07135270A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999065076A1 (en) * | 1998-06-05 | 1999-12-16 | Hitachi, Ltd. | Semiconductor device and method for manufacturing the same |
US6112247A (en) * | 1997-11-18 | 2000-08-29 | Intel Corporation | Network controller for processing status queries |
WO2001033631A1 (en) * | 1999-10-29 | 2001-05-10 | Nikko Company | Package for high-frequency device |
SG117493A1 (en) * | 2004-05-12 | 2005-12-29 | Lingsen Precision Ind Ltd | Integrated circuit chip packaging process |
-
1993
- 1993-11-11 JP JP5282340A patent/JPH07135270A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6112247A (en) * | 1997-11-18 | 2000-08-29 | Intel Corporation | Network controller for processing status queries |
WO1999065076A1 (en) * | 1998-06-05 | 1999-12-16 | Hitachi, Ltd. | Semiconductor device and method for manufacturing the same |
WO2001033631A1 (en) * | 1999-10-29 | 2001-05-10 | Nikko Company | Package for high-frequency device |
SG117493A1 (en) * | 2004-05-12 | 2005-12-29 | Lingsen Precision Ind Ltd | Integrated circuit chip packaging process |
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