JPH07129272A - クロック速度制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 ロジック回路の単位時間当たりの処理速度を
可変とし、要求される処理速度に適した低消費電力を達
成するためのクロック速度制御回路を提供する。 【構成】発振回路１は例えば水晶発振回路のように一定
の周波数のクロック４を出力しクロック速度制御回路２
はクロック４を制御して動作クロック５を発生し、ロジ
ック回路３は動作クロック５を用いて動作を行う。動作
クロック５はクロック制御回路２によりクロックの持続
期間と休止期間を有するように加工される。すなわち、
動作クロックを間欠クロックとして単位時間当りのクロ
ックパルス数を処理速度要求に応じて変化させ得る

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
やディジタル信号処理プロセッサ（ＤＳＰ）などに代表
されるロジックシステムを、低消費電力で動作させるた
めのクロック速度制御回路に関する。

【０００２】

【従来の技術】従来よりＣＭＯＳ−ＩＣなどから構成さ
れるロジックシステムの低消費電力化の手法として動作
クロックの周波数を処理速度要求に応じて切り替える技
術が応用されている。これはＣＭＯＳ−ＩＣの消費電流
が動作クロックの周波数に比例する特徴を利用したもの
であり、低消費電力化の基本となっている。さらに特開
平４−１３４５１０で公開されたパーソナルコンピュー
タの低消費電力化技術は前述の動作クロック切り替えに
合わせ電源電圧を切り替えることによりさらなる低消費
電力を実現するものである。

【０００３】また、特公昭６１−４８７２７のように、
ロジックシステムの動作クロックを停止することにより
待機状態における消費電力を削減する技術がある。

【０００４】

【発明が解決しようとする課題】しかし動作クロック周
波数を切り替える場合、１）あらかじめ複数の発振回路
を備えるか、または、２）単一の発振回路の出力をプロ
グラマブル分周器により分周するか、または、３）可変
周波数発振器を利用しなければならないが、１）の場
合、コストとスペースの問題より周波数選択を多く出来
ず、２）の場合、選択可能な周波数は基本周波数の整数
分の１に限定され、３）の場合、水晶発振器が用いられ
ないため周波数精度が低くなる、等の課題があり、動作
クロック周波数を完全に処理速度要求に適合することが
できなかった。

【０００５】本発明は、ロジック回路の単位時間当たり
の処理速度を可変とし、要求される処理速度に適した低
消費電力を達成するためのクロック速度制御回路を提供
することを目的とする。

【０００６】

【課題を解決するための手段】本発明のクロック速度制
御回路は、基準クロックを出力する発振回路から前記基
準クロックを受け取り、動作クロックをロジック回路に
供給するためのクロック速度制御回路であって、前記動
作クロックが一定の周期で持続期間と休止期間を繰り返
す間欠クロックである前記動作クロックを生成する手段
と、前記持続期間と前記休止期間の割合を可変とする手
段とを具備することを特徴とする。

【０００７】また、前記クロック速度制御回路は、持続
回数を決定するための第１のディジタル値記憶回路と、
休止回数を決定するための第２のディジタル値記憶回路
とを具備し、持続回数だけクロックパルスを出力し、休
止回数だけクロックパルスを出力しない動作を繰り返し
てもよい。

【０００８】また、前記第１のディジタル値記憶回路
と、前記第２のディジタル値記憶回路が、前記ロジック
回路により書き込まれてもよい。

【０００９】また、前記クロック速度制御回路は、前記
基準クロックよりも周期の大きなタイミングクロックに
同期して前記持続期間を開始し、前記ロジック回路が発
生する休止パルスにより前記休止期間を開始してもよ
い。

【００１０】また、前記タイミングクロックはディジタ
ル信号のサンプリングクロックであり、前記ロジック回
路は、毎サンプリング期間においてディジタル信号処理
を行い単位処理終了後、前記クロック速度制御回路に休
止パルスを出力し、次のサンプリング期間まで動作を休
止してもよい。

【００１１】

【作用】このように、ロジック回路の処理速度を決定す
る動作クロックを間欠クロックとしクロックの持続期間
と休止期間の割合を制御することにより、単位時間当り
のクロックパルス数を可変でき、ロジック回路の消費電
力をクロック周波数で制御する従来技術と同等の効果が
得られ、さらに、単一周波数の発振回路を用いて任意の
処理速度が得られるため、処理速度要求の変化に完全に
追従することができ最小の消費電力を実現できる。

【００１２】

【実施例】以下、図１のブロック図と図２のタイミング
図を参照しながら説明する。発振回路１は例えば水晶発
振回路のように一定の周波数のクロック４を出力し、ク
ロック速度制御回路２はクロック４を制御して動作クロ
ック５を発生し、ロジック回路３は動作クロック５を用
いて動作を行う。クロック速度制御回路は動作クロック
を間欠クロックとして単位時間当りのクロックパルス数
を処理速度要求に応じて変化させるものである。動作ク
ロック５はクロック速度制御回路２により例えば波形８
や波形９で示されるように加工される。波形８は１００
％の処理速度を得ようとするときのものであり、従来の
クロック波形と同様である。波形９は７５％の処理速度
を得ようとするときのものであり、クロックの持続期間
と休止期間を３対１の割合で繰り返す。

【００１３】以下、クロック速度制御回路の第１の実施
例を図３を参照しながら説明する。クロック信号１１５
は１６進カウンタ１０５、１０６の入力、インバータ１
１０の入力、および、ＡＮＤゲート１１４の入力に供給
されている。リセットの反転信号１１６は記憶回路１０
０のリセット入力、１６進カウンタ１０５、１０６のリ
セット入力、インバータ１０７の入力、および、Ｄフリ
ップフロップ１１３のリセット入力に供給されている。
ライト信号１１７は記憶回路１００の入力に供給されて
いる。４ビットデータ１１８は記憶回路１００に供給さ
れている。

【００１４】インバータ１０７の出力はＮＯＲゲート１
１２の入力に接続されている。インバータ１１０の出力
はＤフリップフロップ１１３のクロック入力に接続され
ている。記憶回路１００のＤ（１）、Ｄ（２）、Ｄ
（４）、Ｄ（８）出力は、それぞれ、１６進カウンタ１
０５のＤ（１）、Ｄ（２）、Ｄ（４）、Ｄ（８）入力に
接続されている。記憶回路１００のＤ（１）、Ｄ
（２）、Ｄ（４）、Ｄ（８）出力は、それぞれ、インバ
ータ１０３、１０１、１０４、１０２の入力に接続され
ている。インバータ１０３、１０１、１０４、１０２の
出力は、それぞれ、１６進カウンタ１０６のＤ（１）、
Ｄ（２）、Ｄ（４）、Ｄ（８）入力に接続されている。

【００１５】１６進カウンタ１０５のキャリ−信号１２
０はＡＮＤゲート１０９の入力に接続されている。１６
進カウンタ１０６のキャリ−信号１２１は、インバータ
１０８の入力、および、ＮＯＲゲート１１２の入力に接
続されている。インバータ１０８の出力はＡＮＤゲート
１０９の入力に接続されている。ＡＮＤゲート１０９の
出力１２２はＮＯＲゲート１１１の入力に接続されてい
る。ＮＯＲゲート１１１の出力１２３は、ＮＯＲゲート
１１２の入力、Ｄフリップフロップ１１３のＤ入力、お
よび、１６進カウンタ１０５のＬＯＡＤ入力に接続され
ている。ＮＯＲゲート１１２の出力１２４は、ＮＯＲゲ
ート１１１の入力、および、１６進カウンタ１０６のＬ
ＯＡＤ入力に接続されている。Ｄフリップフロップ１１
３の出力１２５はＡＮＤゲート１１４の入力に接続され
ている。ＡＮＤゲート１１４はクロック信号１１９を出
力する。

【００１６】上記した構成にて成るクロック速度制御回
路は以下のように動作する。記憶回路１００はライト信
号１１７の立ち上がりで４ビットデータ１１８を記憶す
る。記憶回路１００の出力は１６進カウンタ１０５の初
期値として用いられる。記憶回路１００の出力はインバ
ータ１０１、１０２、１０３、１０４により反転して１
６進カウンタ１０６の初期値として用いられる。１６進
カウンタ１０５、１０６は記憶する値が１５となったと
きキャリー信号１２０、１２１をハイレベルにする。キ
ャリー信号１２０とインバータ１０８により反転したキ
ャリー信号１２１はＡＮＤゲート１０９に入力される。
ＡＮＤゲート１０９の出力信号１２２とＮＯＲゲート１
１２の出力信号１２４はＮＯＲゲート１１１に入力され
る。ＮＯＲゲート１１１の出力信号１２３とキャリー信
号１２１はＮＯＲゲート１１１に入力される。信号１２
３がローレベルのとき１６進カウンタ１０５はクロック
信号１１５の立ち上がりで初期値を記憶し、ハイレベル
のときクロック信号１１５の立ち上がりで記憶する値に
１を加算する。信号１２４がローレベルのとき１６進カ
ウンタ１０６はクロック信号１１５の立ち上がりで初期
値を記憶し、ハイレベルのときクロック信号１１５の立
ち上がりで記憶する値に１を加算する。信号１２３はク
ロック信号１１５の立ち下がりでＤフリップフロップ１
１３に記憶される。Ｄフリップフロップ１１３の出力信
号１２５とクロック信号１１５はＡＮＤゲート１１４に
入力される。ＡＮＤゲート１１４の出力信号１１９は本
発明の動作クロックである。

【００１７】リセット信号１１６をローレベルにする
と、記憶回路１００の値が全て０、１６進カウンタ１０
５、１０６の値が全て０、ＮＯＲゲート１１２の出力信
号１２４がローレベル、Ｄフリップフロップの値が０、
にリセットされて、出力信号１１９にはクロック信号１
１５と同様の連続したクロック波形が現れる。続いて、
リセット信号１１６をハイレベルにすると記憶回路１０
０にデータを書き込める状態となる。データ１１８に設
定値を与えライト信号をローレベルからハイレベルに変
化させると、表１のように出力信号１１９がＮクロック
の持続期間とＭクロックの休止期間が繰り返す間欠クロ
ックとなる。

【００１８】

【表１】

【００１９】出力信号１１９を例えばマイクロプロセッ
サの動作クロックとして用いると、動作速度を１／１５
の分解能で設定することができる。また、ライト信号１
１７とデータ１１８を出力信号１１９により動作するマ
イクロプロセッサから与えることも可能である。

【００２０】第２の実施例を図４を参照しながら説明す
る。クロック信号２１０は、１６進カウンタ２０２のク
ロック入力、Ｄフリップフロップのクロック入力、イン
バータ２０５の入力、および、ＡＮＤゲート２０９の入
力に供給されている。リセットの反転信号２１１は記憶
回路２００のリセット入力、１６進カウンタ２０２のリ
セット入力、Ｄフリップフロップ２０１、２０８のリセ
ット入力、および、インバータ２０３の入力に供給され
ている。ライト信号２１２は記憶回路２００に供給され
ている。８ビットデータは記憶回路２００に供給されて
いる。休止信号２１４はＤフリップフロップのＤ入力に
接続されている。記憶回路２００のデータ出力は１６進
カウンタ２０２のデータ入力に接続されている。

【００２１】１６進カウンタ２０２のキャリー信号２１
７はインバータ２０４の入力、および、ＮＯＲゲート２
０６の入力に接続されている。インバータ２０４の出力
は１６進カウンタのＬＯＡＤ入力に接続されている。イ
ンバータ２０３の出力はＮＯＲゲート２０７の入力に接
続されている。ＮＯＲゲート２０７の出力はＮＯＲゲー
ト２０６の入力に接続されている。Ｄフリップフロップ
２０１の出力２１８はＮＯＲゲート２０７の入力に接続
されている。ＮＯＲゲート２０６の出力はＮＯＲゲート
２０７の入力、および、Ｄフリップフロップ２０８のＤ
入力に接続されている。Ｄフリップフロップ２０８の出
力はＡＮＤゲート２０９の入力に接続されている。ＡＮ
Ｄゲート２０９はクロック信号２１５を出力する。

【００２２】上記した構成にて成るクロック速度制御回
路は以下のように動作する。記憶回路２００はライト信
号２１２の立ち上がりで８ビットデータ２１３を記憶す
る。記憶回路２００の８ビット値は１６進カウンタ２０
２の初期値として用いられる。１６進カウンタ２０２は
記憶する値が２５５となったときキャリー信号２１７を
ハイレベルにする。キャリー信号２１７はインバータ２
０４で反転して信号２１６となる。１６進カウンタ２０
２は信号２１６がローレベルのときクロック信号２１０
の立ち上がりで初期値を記憶し、ハイレベルのときクロ
ック信号２１６の立ち上がりで記憶する値に１を加算す
るため、前述のキャリー信号２１７の発生周期はクロッ
ク信号２１０の周期の（２５６−初期値）倍となる。信
号２１７とＮＯＲゲート２０７の出力信号はＮＯＲゲー
ト２０６に入力される。外部から与えられる休止信号２
１４はＤフリップフロップ２０１にクロック信号２１０
の立ち上がりで記憶される。ＮＯＲゲート２０６の出力
信号２１９とＤフリップフロップ２０１の出力信号２１
８は前記ＮＯＲゲート２０７に入力される。信号２１９
はクロック信号２１０の立ち下がりでＤフリップフロッ
プ２０８に記憶される。Ｄフリップフロップ２０８の出
力信号２２０とクロック信号２１０はＡＮＤゲート２０
９に入力される。ＡＮＤゲート２０９の出力信号２１５
は本発明の動作クロックである。

【００２３】リセット信号２１１をローレベルにする
と、記憶回路２００の値が全て０、１６進カウンタ２０
２の値が全て０、ＮＯＲゲート２０７の出力信号がロー
レベル、Ｄフリップフロップ２０１の値が０、Ｄフリッ
プフロップ２０８の値が０、にリセットされて、出力信
号２１５にはクロック信号２１０と同様の連続したクロ
ック波形が現れる。続いて、リセット信号２１１をハイ
レベルにすると休止信号２１４により出力信号２１５を
ローレベル状態に休止することができる。休止信号２１
４は１クロック周期間ハイレベルとなるパルスとする。
休止期間はキャリー信号２１７がハイレベルになるまで
継続する。データ２１３に設定値を与えライト信号２１
２をローレベルからハイレベルに変化させると、記憶回
路２００にデータを書き込め、キャリー信号２１７の周
期を設定することができる。

【００２４】出力信号２１５を例えばディジタル信号処
理プロセッサの動作クロックとして用い、休止信号２１
４をディジタル信号処理プロセッサが単位処理終了後に
発生する様に構成すると、クロック信号２１０の整数倍
の周期で単位処理と動作クロック休止を繰り返すことが
できる。

【００２５】

【発明の効果】本発明のクロック速度制御回路は、基準
クロックを出力する発振回路から前記基準クロックを受
け取り、動作クロックをロジック回路に供給するための
クロック速度制御回路であって、前記動作クロックが一
定の周期で持続期間と休止期間を繰り返す間欠クロック
である前記動作クロックを生成する手段と、前記持続期
間と前記休止期間の割合を可変とする手段とを具備する
ので、ロジック回路の単位時間当たりの処理速度を可変
とし、要求される処理速度に適した低消費電力を達成す
るためのクロック速度制御回路を提供する。

【図面の簡単な説明】

【図１】本発明の簡単なブロック図である。

【図２】本発明のクロック波形を説明するためのタイミ
ング図である。

【図３】第１の実施例を示すブロック図である。

【図４】第２の実施例を示すブロック図である。

【符号の説明】

１０１〜１０４、１０７、１０８、１１０ インバータ １０９、１１４ ＡＮＤゲート １１１、１１２ ＮＯＲゲート １１３ Ｄフリップフロップ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 基準クロックを出力する発振回路から前
   記基準クロックを受け取り、動作クロックをロジック回
   路に供給するためのクロック速度制御回路であって、前
   記動作クロックが一定の周期で持続期間と休止期間を繰
   り返す間欠クロックである前記動作クロックを生成する
   手段と、前記持続期間と前記休止期間の割合を可変とす
   る手段とを具備することを特徴とするクロック速度制御
   回路。
2. 【請求項２】 前記クロック速度制御回路は、持続回数
   を決定するための第１のディジタル値記憶回路と、休止
   回数を決定するための第２のディジタル値記憶回路とを
   具備し、持続回数だけクロックパルスを出力し、休止回
   数だけクロックパルスを出力しない動作を繰り返す請求
   項１に記載のクロック速度制御回路。
3. 【請求項３】 前記第１のディジタル値記憶回路と、前
   記第２のディジタル値記憶回路が、前記ロジック回路に
   より書き込まれることを特徴とする請求項２に記載のク
   ロック速度制御回路。
4. 【請求項４】 前記クロック速度制御回路は、前記基準
   クロックよりも周期の大きなタイミングクロックに同期
   して前記持続期間を開始し、前記ロジック回路が発生す
   る休止パルスにより前記休止期間を開始することを特徴
   とする請求項１に記載のクロック速度制御回路。
5. 【請求項５】 前記タイミングクロックはディジタル信
   号のサンプリングクロックであり、前記ロジック回路
   は、毎サンプリング期間においてディジタル信号処理を
   行い単位処理終了後、前記クロック速度制御回路に休止
   パルスを出力し、次のサンプリング期間まで動作を休止
   することを特徴とする請求項４に記載のクロック速度制
   御回路。