JPH07123335A - Double screen display television receiver - Google Patents
Double screen display television receiverInfo
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- JPH07123335A JPH07123335A JP28755193A JP28755193A JPH07123335A JP H07123335 A JPH07123335 A JP H07123335A JP 28755193 A JP28755193 A JP 28755193A JP 28755193 A JP28755193 A JP 28755193A JP H07123335 A JPH07123335 A JP H07123335A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、アスペクト比１６：９
の表示画面を有し、その表示画面にアスペクト比４：３
の２つの画面を同時に左右並列に表示する２画面表示テ
レビジョン受像機に関する。The present invention has an aspect ratio of 16: 9.
Display screen, and the display screen has an aspect ratio of 4: 3.
The present invention relates to a two-screen display television receiver that simultaneously displays two screens in parallel on the left and right.
【０００２】[0002]
【従来の技術】最近になって、ハイビジョン放送等、従
来のアスペクト比４：３の映像と比較してより臨場感の
得られるアスペクト比１６：９の映像が登場し、これに
伴って、アスペクト比１６：９の表示画面を有するテレ
ビジョン受像機が商品化され普及しつつある。このアス
ペクト比１６：９の表示画面を有するテレビジョン受像
機にアスペクト比１６：９の映像信号を表示させたり、
従来のアスペクト比４：３の映像信号を表示させたりす
ることが行われている。このように、アスペクト比１
６：９の映像の登場により、テレビジョン受像機の表示
画面のアスペクト比とは異なるアスペクト比の映像を表
示させることが行われるようになってきた。2. Description of the Related Art Recently, an image with an aspect ratio of 16: 9 has been introduced which is more realistic than the conventional image with an aspect ratio of 4: 3, such as high-definition broadcasting. Television receivers having a display screen with a ratio of 16: 9 have been commercialized and are becoming popular. A television receiver having a display screen with an aspect ratio of 16: 9 can display a video signal with an aspect ratio of 16: 9,
Displaying a conventional video signal having an aspect ratio of 4: 3 is performed. Thus, the aspect ratio is 1
With the advent of 6: 9 video, it has become possible to display video having an aspect ratio different from that of the display screen of a television receiver.
【０００３】ところで、複数の入力映像を同時に画面表
示したいという要望は多々あり、従来から、例えば表示
画面全体に表示する親画面の中に小さな子画面を表示す
る、いわゆるピクチャ・イン・ピクチャが行われている
ことは周知のことである。上記のようなアスペクト比１
６：９のワイドアスペクトのテレビジョン受像機にアス
ペクト比４：３の映像信号を表示させる場合には、種々
のモード、即ち、アスペクト比４：３の映像信号を水平
方向で３／４倍に時間軸圧縮してアスペクト比１６：９
の表示画面に表示するモード、アスペクト比４：３の映
像信号における垂直方向中央部のアスペクト比１６：９
の部分を拡大して表示するモード、アスペクト比４：３
の映像信号をそのままアスペクト比１６：９の表示画面
に横伸びさせて表示するモード等があるが、前述の複数
の入力映像を同時に画面表示したいという要望を満たす
ものとして、図１４（Ａ）に示すように、アスペクト比
１６：９のワイドアスペクトを利用してアスペクト比
４：３の映像を同時に左右並列に表示する２画面表示が
ある。By the way, there are many demands for simultaneously displaying a plurality of input video images on the screen, and conventionally, for example, a so-called picture-in-picture system, in which a small sub-screen is displayed in a main screen displayed on the entire display screen, has been developed. What is known is well known. Aspect ratio 1 as above
When displaying a video signal with an aspect ratio of 4: 3 on a 6: 9 wide-aspect television receiver, various modes, that is, a video signal with an aspect ratio of 4: 3 is 3/4 times in the horizontal direction. 16: 9 aspect ratio after time axis compression
Display mode, aspect ratio of the central portion in the vertical direction of the aspect ratio 4: 3 video signal is 16: 9
Mode to display the enlarged portion of the, aspect ratio 4: 3
14A, there is a mode in which the video signal of is horizontally expanded and displayed as it is on a display screen with an aspect ratio of 16: 9. As shown in FIG. As shown, there is a two-screen display in which images having an aspect ratio of 4: 3 are simultaneously displayed in parallel on the left and right sides using a wide aspect having an aspect ratio of 16: 9.
【０００４】この２画面表示は、通常走査線４８０本で
表示されるアスペクト比４：３の２つの映像を、水平方
向及び垂直方向共に２／３に縮小し、アスペクト比１
６：９の表示画面内に左右並列に配置して２画面表示す
るものである。この場合、２つの映像の画素は水平方向
及び垂直方向にそれぞれ２／３に間引く必要があり、従
ってその有効走査線は元の走査線の２／３の３２０本と
なり、残りの走査線はブランキングする必要がある。In this two-screen display, two images with an aspect ratio of 4: 3, which are normally displayed with 480 scanning lines, are reduced to 2/3 in both the horizontal and vertical directions, and the aspect ratio is 1
It is arranged in parallel on the left and right within the display screen of 6: 9 to display two screens. In this case, the pixels of the two images need to be thinned out to 2/3 in the horizontal and vertical directions respectively, so that the effective scanning lines are 320, which is 2/3 of the original scanning lines, and the remaining scanning lines are blurred. Need to rank.
【０００５】この２画面表示を実現するための一例の構
成について説明する。図１２において、それぞれアスペ
クト比４：３の映像信号である映像信号ａ，ｂはバッフ
ァメモリ１，２を経由し、それぞれ水平垂直縮小処理回
路３，４に入力される。水平垂直縮小処理回路３，４は
水平方向及び垂直方向に画素を２／３に間引いた後、表
示メモリ５の所定の領域に書き込む。そして、表示メモ
リ５から一括して読み出された合成信号ｃが、図１４
（Ａ）に示すような２画面表示信号となる。図１３は水
平垂直縮小処理回路３，４の具体的構成を示すブロック
図である。水平垂直縮小処理回路３，４は、図１３に示
すように、水平ローパスフィルタ（水平ＬＰＦ）６，水
平画素間引き回路７，垂直ローパスフィルタ（垂直ＬＰ
Ｆ）８，ライン間引き回路９より構成され、これら水平
ＬＰＦ６〜ライン間引き回路９を経て処理される。そし
て、水平方向及び垂直方向に画素が２／３に間引かれた
信号となる。An example of the structure for realizing the two-screen display will be described. In FIG. 12, video signals a and b, which are video signals having an aspect ratio of 4: 3, respectively, are input to horizontal and vertical reduction processing circuits 3 and 4 via buffer memories 1 and 2, respectively. The horizontal and vertical reduction processing circuits 3 and 4 thin out pixels to 2/3 in the horizontal and vertical directions, and then write the pixels in a predetermined area of the display memory 5. Then, the combined signal c collectively read from the display memory 5 is shown in FIG.
A two-screen display signal as shown in FIG. FIG. 13 is a block diagram showing a specific configuration of the horizontal and vertical reduction processing circuits 3 and 4. As shown in FIG. 13, the horizontal and vertical reduction processing circuits 3 and 4 include a horizontal low-pass filter (horizontal LPF) 6, a horizontal pixel thinning circuit 7, and a vertical low-pass filter (vertical LP).
F) 8 and a line thinning circuit 9 are processed through the horizontal LPF 6 to the line thinning circuit 9. Then, the signal becomes a signal in which pixels are decimated to ⅔ in the horizontal direction and the vertical direction.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上述し
たような図１４（Ａ）に示す２画面表示においては、水
平方向及び垂直方向に画素が２／３に間引かれるので、
元の映像信号の情報が４／９に減少して解像度が低下
し、画質が大幅に劣化するという問題点があった。さら
に、図１４（Ａ）より分かるように映像情報が４／９に
減少するので、上下部分に無画部が生じ、表示画面に対
して映像部分が小さくなってしまうという問題点があっ
た。そこで、上記問題点を解決するために、垂直方向に
は画素を間引きせず、図１４（Ｂ）に示すように２画面
をアスペクト比１６：９の表示画面全体に表示させる
と、垂直方向の解像度は低下しないものの、垂直方向に
伸びた映像となってしまい、違和感のある映像になって
しまうという問題点があった。However, in the two-screen display shown in FIG. 14A as described above, the pixels are thinned out to 2/3 in the horizontal and vertical directions.
There is a problem that the information of the original video signal is reduced to 4/9, the resolution is lowered, and the image quality is significantly deteriorated. Further, as can be seen from FIG. 14A, since the image information is reduced to 4/9, there is a problem that a non-image part is generated in the upper and lower parts and the image part becomes smaller than the display screen. Therefore, in order to solve the above problem, if pixels are not thinned out in the vertical direction and two screens are displayed on the entire display screen with an aspect ratio of 16: 9 as shown in FIG. Although the resolution does not decrease, there is a problem in that the image is stretched in the vertical direction, resulting in an unnatural image.
【０００７】本発明はこのような問題点に鑑みなされた
ものであり、アスペクト比１６：９の表示画面にアスペ
クト比４：３の２つの画面を同時に左右並列に表示する
２画面表示テレビジョン受像機において、画質が大幅に
劣化することなく、無画部が生じることなく、また、違
和感の少ない２画面表示を行うことができる２画面表示
テレビジョン受像機を提供することを目的とする。The present invention has been made in view of the above problems, and a two-screen display television image receiving apparatus which simultaneously displays two screens having an aspect ratio of 16: 9 on the left and right sides in parallel on a display screen having an aspect ratio of 16: 9. It is an object of the present invention to provide a two-screen display television receiver capable of performing a two-screen display with less image discomfort and without causing a significant deterioration in image quality.
【０００８】[0008]
【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、（１）アスペクト比１
６：９の表示画面を有し、この表示画面にアスペクト比
４：３の第１の映像信号による画像とアスペクト比４：
３の第２の映像信号による画像を同時に左右並列に表示
する２画面表示テレビジョン受像機であって、前記第１
及び第２の映像信号の画素を水平方向にのみ間引いて合
成することにより、前記表示画面全体に２画面が左右並
列に表示されるようにする手段と、前記２画面における
それぞれの画面の水平方向中央部の表示サイズを水平方
向に拡大させると共に、前記それぞれの画面の水平方向
両端部の表示サイズを縮小させる手段を設けたことを特
徴とする２画面表示テレビジョン受像機を提供し、
（２）アスペクト比１６：９の表示画面を有し、この表
示画面にアスペクト比４：３の第１の映像信号による画
像とアスペクト比４：３の第２の映像信号による画像を
同時に左右並列に表示する２画面表示テレビジョン受像
機であって、前記第１及び第２の映像信号の画素を水平
方向にのみ間引いて合成することにより、前記表示画面
全体に２画面が左右並列に表示されるようにする手段
と、前記２画面におけるそれぞれの画面の垂直方向中央
部の表示サイズを垂直方向に縮小させると共に、前記そ
れぞれの画面の垂直方向両端部の表示サイズを拡大させ
る手段を設けたことを特徴とする２画面表示テレビジョ
ン受像機を提供するものである。In order to solve the above-mentioned problems of the prior art, the present invention provides (1) an aspect ratio of 1
It has a display screen of 6: 9, and an image by the first video signal with an aspect ratio of 4: 3 and an aspect ratio of 4: 9 on this display screen.
A two-screen display television receiver for simultaneously displaying images according to the second video signal of No. 3 in left and right directions in parallel.
And means for allowing two screens to be displayed side by side on the entire display screen by thinning and synthesizing pixels of the second video signal only in the horizontal direction, and a horizontal direction of each screen in the two screens. Provided is a two-screen display television receiver, which is provided with means for expanding the display size of the central part in the horizontal direction and reducing the display size of the horizontal ends of the respective screens,
(2) A display screen having an aspect ratio of 16: 9 is provided, and an image by a first video signal having an aspect ratio of 4: 3 and an image by a second video signal having an aspect ratio of 4: 3 are simultaneously arranged in parallel on this display screen. A two-screen display television receiver for displaying, wherein two screens are displayed in parallel on the entire display screen by thinning out the pixels of the first and second video signals only in the horizontal direction and combining the pixels. And means for reducing the display size of the central portion of each of the two screens in the vertical direction in the vertical direction and enlarging the display size of the both ends of the respective screens in the vertical direction. A two-screen display television receiver characterized by the above.
【０００９】[0009]
【実施例】以下、本発明の２画面表示テレビジョン受像
機について、添付図面を参照して説明する。図１は本発
明の２画面表示テレビジョン受像機の第１実施例を示す
ブロック図、図２は本発明の２画面表示テレビジョン受
像機の第１実施例による画面表示状態を示す図、図３は
図１中の演算処理部１０４の一例を示すブロック図、図
４及び図５は演算処理部１０４の動作を説明するための
図、図６は本発明の２画面表示テレビジョン受像機の第
１実施例の特性を示す図、図７は本発明の２画面表示テ
レビジョン受像機の第２実施例を示すブロック図、図８
は本発明の２画面表示テレビジョン受像機の第２実施例
による画面表示状態を示す図、図９は図８中の偏向回路
１０５１の一例を示す回路図、図１０は図９中に流れる
垂直偏向電流を示す波形図、図１１は本発明の２画面表
示テレビジョン受像機の第２実施例の特性を示す図であ
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS A dual-screen display television receiver of the present invention will be described below with reference to the accompanying drawings. FIG. 1 is a block diagram showing a first embodiment of a two-screen display television receiver of the present invention, and FIG. 2 is a diagram showing a screen display state according to a first embodiment of the two-screen display television receiver of the present invention. 3 is a block diagram showing an example of the arithmetic processing unit 104 in FIG. 1, FIGS. 4 and 5 are diagrams for explaining the operation of the arithmetic processing unit 104, and FIG. 6 is a diagram showing a two-screen display television receiver of the present invention. FIG. 7 is a diagram showing characteristics of the first embodiment, FIG. 7 is a block diagram showing a second embodiment of the two-screen display television receiver of the present invention, FIG.
Is a diagram showing a screen display state according to a second embodiment of the two-screen display television receiver of the present invention, FIG. 9 is a circuit diagram showing an example of the deflection circuit 1051 in FIG. 8, and FIG. 10 is a vertical diagram flowing in FIG. FIG. 11 is a waveform diagram showing the deflection current, and FIG. 11 is a diagram showing characteristics of the second embodiment of the two-screen display television receiver of the present invention.
【００１０】まず、図１〜図６に沿って本発明の２画面
表示テレビジョン受像機の第１実施例について説明す
る。図１において、それぞれアスペクト比４：３の映像
信号である映像信号ａ，ｂは画像メモリ１０１，１０
２、及びメモリ制御部１０３に入力される。メモリ制御
部１０３は映像信号ａを画像メモリ１０１にライン（走
査線）単位で書き込むよう制御すると共に、映像信号ｂ
を画像メモリ１０２にライン（走査線）単位で書き込む
よう制御する。また、メモリ制御部１０３はそれぞれ書
き込まれた映像信号ａ，ｂを書き込み速度の３／２倍の
速度で走査線内で交互に読み出し、かつ、１本の走査線
上に圧縮された映像信号ａ，ｂを配列し、左右に２画面
が並列表示となるような水平方向のみに画素が間引かれ
た合成信号ｃを出力するよう制御する。なお、このとき
の合成信号ｃは図１４（Ｂ）に示すような垂直方向に伸
びた２画面状態である。First, a first embodiment of a two-screen display television receiver of the present invention will be described with reference to FIGS. In FIG. 1, video signals a and b, which are video signals having an aspect ratio of 4: 3, respectively, are image memories 101 and 10.
2 and the memory control unit 103. The memory control unit 103 controls the video signal a to be written in the image memory 101 in units of lines (scanning lines), and also controls the video signal b.
Are controlled to be written in the image memory 102 in units of lines (scanning lines). Further, the memory control unit 103 alternately reads the written video signals a and b in the scanning line at a speed of 3/2 times the writing speed, and compresses the video signals a and b on one scanning line. b is arranged, and control is performed so as to output a combined signal c in which pixels are thinned out only in the horizontal direction so that two screens are displayed in parallel on the left and right. The combined signal c at this time is in a two-screen state extending in the vertical direction as shown in FIG.
【００１１】そして、画像メモリ１０１及び１０２から
出力されて合成された合成信号ｃは演算処理部１０４に
入力され、後に詳述するように演算処理されて表示部１
０５に供給される。ここで、表示部１０５とは、アスペ
クト比１６：９の表示画面を有する陰極線管（ＣＲＴ）
等の映像表示部及び偏向回路等の周辺回路を含むもので
ある。なお、システム制御部１０６は、画像メモリ１０
１及び１０２から出力されて合成された合成信号ｃにお
ける映像信号ａ，ｂによる２画面が所定の左右配置また
は順序となるようにメモリ制御部１０３を制御する。さ
らに、システム制御部１０６は演算処理部１０４及び表
示部１０５も制御する。Then, the combined signal c output from the image memories 101 and 102 and combined is input to the arithmetic processing unit 104, subjected to arithmetic processing as described in detail later, and displayed on the display unit 1.
It is supplied to 05. Here, the display unit 105 is a cathode ray tube (CRT) having a display screen with an aspect ratio of 16: 9.
And the like, and peripheral circuits such as a deflection circuit. The system control unit 106 controls the image memory 10
The memory control unit 103 is controlled so that the two screens of the video signals a and b in the combined signal c output and combined from 1 and 102 have a predetermined left-right arrangement or order. Further, the system control unit 106 also controls the arithmetic processing unit 104 and the display unit 105.
【００１２】ここで、演算処理部１０４の一例の構成及
びその動作について説明する。図３において、入力端子
１１より入力されたデジタルの映像信号はスイッチ１２
を介して２つのラインメモリ１３，１４のいずれかに書
込みクロックＷＣＫによって選択的に書き込まれる。ラ
インメモリ１３，１４は共に書込みクロックＷＣＫと読
出しクロックＲＣＫが独立に入力され、後に説明するよ
うにリードイネーブル信号（ＲＥ）が外部より入力され
て制御される。ここで、入力される映像信号の水平期間
の画素データ数を９１０とすると、ラインメモリ１３，
１４の書込みクロックＷＣＫは４ｆｓｃ（＝１４．３Ｍ
Ｈｚ）、読出しクロックＲＣＫは例えばその４倍の１６
ｆｓｃ（＝５７．２ＭＨｚ）である。Here, the configuration and operation of an example of the arithmetic processing unit 104 will be described. In FIG. 3, the digital video signal input from the input terminal 11 is the switch 12
Is selectively written in either of the two line memories 13 and 14 via the write clock WCK. A write clock WCK and a read clock RCK are independently input to both the line memories 13 and 14, and a read enable signal (RE) is externally input and controlled, as described later. If the number of pixel data in the horizontal period of the input video signal is 910, the line memory 13,
The write clock WCK of 14 is 4 fsc (= 14.3 M
Hz), and the read clock RCK is, for example, four times as high as 16
fsc (= 57.2 MHz).
【００１３】そして、スイッチ１２と逆動作するスイッ
チ１５が水平ライン毎に切り換えられ、ラインメモリ１
３，１４に書き込まれたデータは読出しクロックＲＣＫ
によって読み出される。ラインメモリ１３，１４の出力
を選択するスイッチ１５の出力はデータバッファ２１に
入力され、データバッファ２１からは互いに隣接した２
個の画素データが２つの出力端子よりそれぞれ出力され
る。これらの画素データは混合器２２に入力され、混合
器２２は外部より与えられた所定の係数に従った混合比
で２個の画素データを混合した画素データを生成し、出
力端子１６より出力する。混合器２２に与えられる係数
及び混合器２２の動作については後に詳述する。Then, the switch 15 which operates in reverse to the switch 12 is switched for each horizontal line, and the line memory 1
The data written in 3 and 14 is the read clock RCK.
Read by. The output of the switch 15 that selects the output of the line memories 13 and 14 is input to the data buffer 21, and the data buffer 21 outputs two adjacent signals.
The pixel data is output from each of the two output terminals. These pixel data are input to the mixer 22, and the mixer 22 generates pixel data in which two pieces of pixel data are mixed at a mixing ratio according to a predetermined coefficient given from the outside, and outputs the pixel data from the output terminal 16. . The coefficient given to the mixer 22 and the operation of the mixer 22 will be described in detail later.
【００１４】一方、ＲＯＭまたはＲＡＭ２３には水平期
間の全画素データの位置情報が増分値の形でメモリされ
ており、この位置情報の増分値は、端子２５より入力さ
れる水平ドライブパルス（ＨＤ）をトリガとして順次取
り出され、加算器２４の一方の入力端子に加えられる。
加算器２４の出力はその他方の入力端子に巡回される。
この加算器２４は有限ビット数の入出力をもつ加算器で
あり、そのビット数を６とすれば、その最上位ビット
（ＭＳＢ）はラインメモリ１３，１４のリードイネーブ
ル信号ＲＥとなり、また、データバッファ２１の制御信
号としてデータバッファ２１を制御する。ＭＳＢを除く
残りの５ビットは補間係数となり、混合器２２の制御端
子に加えられる。On the other hand, the ROM or RAM 23 stores the position information of all pixel data in the horizontal period in the form of an increment value, and the increment value of this position information is input from the terminal 25 in the horizontal drive pulse (HD). Are sequentially taken out as a trigger and added to one input terminal of the adder 24.
The output of the adder 24 is circulated to the other input terminal.
This adder 24 is an adder having a finite number of bits of input / output, and if the number of bits is 6, its most significant bit (MSB) becomes the read enable signal RE of the line memories 13 and 14, and The data buffer 21 is controlled as a control signal for the buffer 21. The remaining 5 bits excluding the MSB serve as an interpolation coefficient and are added to the control terminal of the mixer 22.
【００１５】図４は２つのラインメモリ１３，１４の内
の一方のラインメモリの書込み，読出し動作を横軸を時
間、縦軸をメモリアドレスとして示したものであり、前
半の１水平期間は書込み、後半の１水平期間は読出しを
示している。他方のラインメモリは前記した一方のライ
ンメモリが書込みのときは読出し、読出しのときは書込
みと互いに逆の動作をしている。入力された映像信号は
書込みクロックＷＣＫによって１水平期間が９１０デー
タに直線的に分割されてラインメモリ（１３または１
４）に蓄積される。書込みの終了したラインメモリ（１
３または１４）は書込みクロックＷＣＫの２倍の周波数
の読出しクロックＲＣＫによって読み出されるので、ラ
インメモリ（１３または１４）を常に読出し可能な状態
（リードイネーブル信号ＲＥを常にオン）とすると、そ
の読出しは図４中のＡで示すように直線的に１水平期間
の１／４で終了してしまう。また、リードイネーブル信
号ＲＥを読出しクロックＲＣＫの４倍の周期で加えるこ
とによって読出しは図４中のＢで示すように直線的に１
水平期間で終了する。さらに、リードイネーブル信号Ｒ
Ｅを変則的に制御することによって読出しを図３中のＣ
で示す曲線のように任意の非直線にすることができる。FIG. 4 shows the write and read operations of one of the two line memories 13 and 14 with the horizontal axis representing time and the vertical axis representing memory address. In the first half horizontal period, writing is performed. , 1 horizontal period of the latter half indicates reading. The other line memory performs a read operation when one of the line memories is a write operation, and performs a reverse operation to a write operation when the one line memory is a read operation. One horizontal period of the input video signal is linearly divided into 910 data by the write clock WCK and the line memory (13 or 1
It is accumulated in 4). Line memory (1
3 or 14) is read by the read clock RCK having a frequency twice that of the write clock WCK, and therefore, if the line memory (13 or 14) is always readable (the read enable signal RE is always on), the reading is As indicated by A in FIG. 4, it ends linearly in 1/4 of one horizontal period. In addition, by applying the read enable signal RE at a cycle four times as long as the read clock RCK, the reading is linearly performed as indicated by B in FIG.
It ends in the horizontal period. Further, the read enable signal R
By controlling E irregularly, reading is performed at C in FIG.
It can be any non-linear line, such as the curve shown by.
【００１６】図５は映像信号の入力画素データ群が水平
方向に非直線的に変換されて出力画素データとなる場合
の変換の概念図である。図５において、入力画素データ
ｎ，ｎ＋１，ｎ＋２…は水平方向の映像情報を等間隔に
サンプリングして配列されている。これに対し、時間的
に等間隔である出力画素データｍ，ｍ＋１，ｍ＋２…は
水平方向の映像情報を非直線的にサンプリングして配列
される。出力画素データｍは入力画素データｎより直接
得られるが、出力画素データｍ＋１は入力画素データｎ
と入力画素データｎ＋１を３／４，１／４の係数で混合
することによって得られ、出力画素データｍ＋２は入力
画素データｎ＋１を３／８，５／８の係数で混合するこ
とによって得られる。また、出力画素データｍ＋３は入
力画素データｎ＋１と入力画素データｎ＋２を１／４，
３／４の係数で混合して得られる。これは出力画素デー
タｍから出力画素データｍ＋１の画素データの変化は大
きくないが、出力画素データｍ＋１，ｍ＋２…となるに
従って徐々に変化が大きくなる状態である。このような
非直線的変換を利用して、映像の水平期間の任意の位置
において拡大させたり、縮小したりすることができる。FIG. 5 is a conceptual diagram of conversion in the case where an input pixel data group of a video signal is converted non-linearly in the horizontal direction to become output pixel data. In FIG. 5, input pixel data n, n + 1, n + 2 ... Are arranged by sampling horizontal image information at equal intervals. On the other hand, the output pixel data m, m + 1, m + 2, ..., Which are evenly spaced in time, are arranged by non-linearly sampling horizontal image information. The output pixel data m is directly obtained from the input pixel data n, but the output pixel data m + 1 is the input pixel data n.
And the input pixel data n + 1 are obtained by mixing the input pixel data n + 1 with the coefficients of 3/4 and 1/4, and the output pixel data m + 2 are obtained by mixing the input pixel data n + 1 with the coefficients of 3/8 and 5/8. The output pixel data m + 3 is obtained by dividing the input pixel data n + 1 and the input pixel data n + 2 into 1/4,
It is obtained by mixing with a coefficient of 3/4. This is a state in which the change in the pixel data from the output pixel data m to the output pixel data m + 1 is not large, but the change gradually increases as the output pixel data m + 1, m + 2. By using such a non-linear conversion, it is possible to enlarge or reduce at any position in the horizontal period of the image.
【００１７】これら２つの係数は混合比を表し、その和
は１である。以上より明らかなように、出力画素データ
群は入力画素データ群の互いに隣接した２個の画素デー
タを混合器２２によって補間して得られる。従って、混
合器２２には任意の補間が得られるよう外部より制御係
数が与えられる。制御ビット数は係数の精度を決定する
が、上記のように、加算器２４の有限ビット数は６であ
り、ＭＳＢがリードイネーブル信号ＲＥとなり、ＭＳＢ
を除く残りの５ビットが補間係数となるので、補間係数
の精度は１／３２となる。なお、本実施例では最大の精
度を得るようにＭＳＢを除く残りの５ビット全てを混合
器２２に供給して補間係数として用いているが、混合器
２２を簡略化するためにその５ビットの内の例えば上位
３ビットを用いてもよい。These two coefficients represent the mixing ratio, the sum of which is 1. As is clear from the above, the output pixel data group is obtained by interpolating two pixel data adjacent to each other of the input pixel data group by the mixer 22. Therefore, a control coefficient is externally given to the mixer 22 so that arbitrary interpolation can be obtained. Although the number of control bits determines the precision of the coefficient, as described above, the finite number of bits of the adder 24 is 6, the MSB becomes the read enable signal RE, and the MSB
Since the remaining 5 bits except for become the interpolation coefficient, the accuracy of the interpolation coefficient becomes 1/32. In this embodiment, all the remaining 5 bits except the MSB are supplied to the mixer 22 and used as the interpolation coefficient to obtain the maximum accuracy. However, in order to simplify the mixer 22, the 5 bits of the 5 bits are used. Of these, for example, the upper 3 bits may be used.
【００１８】そして、ラインメモリ１３，１４の出力に
はリードイネーブル信号ＲＥを制御することにより入力
画素データ群ｎ，ｎ＋１，ｎ＋２…が順次図３中の曲線
Ｃのタイミングで得られ、混合器２２が補間データを発
生するに必要な互いに隣接した２個の入力画素データを
データバッファ２１が保持する。従って、ラインメモリ
（１３または１４）のリードイネーブル信号ＲＥ、デー
タバッファ２１の制御信号、混合器２２の係数は互いに
リンクして一元的に制御される必要がある。その制御方
式の動作原理について以下に詳細に説明する。By controlling the read enable signal RE at the outputs of the line memories 13 and 14, input pixel data groups n, n + 1, n + 2 ... Are sequentially obtained at the timing of the curve C in FIG. Data buffer 21 holds two input pixel data adjacent to each other necessary for generating interpolation data. Therefore, the read enable signal RE of the line memory (13 or 14), the control signal of the data buffer 21, and the coefficient of the mixer 22 need to be linked and controlled integrally. The operating principle of the control method will be described in detail below.
【００１９】図３において、加算器２４の一方の入力端
子には、上記のように、ＲＯＭまたはＲＡＭ２３より出
力される増分値が入力され、他方の入力端子にはその出
力がフィードバックされる。増分値は補間係数のビット
数と同等のビット数で与えられ、本実施例では最小値が
０、最大値は３１（５つのビットが全て１）である。こ
こで、入力画素データｎ，ｎ＋１より３／４，１／４の
係数で出力画素データｍ＋１を発生する場合、データバ
ッファ２１より入力画素データｎ，ｎ＋１が保持されて
出力されると共に、加算器２４にＲＯＭまたはＲＡＭ２
３より増分値８が入力されることにより、混合器２２に
は係数８が与えられる。この係数８とは入力画素データ
ｎ＋１に対して８／３２＝１／４の係数とすることを意
味する。従って、混合器２２は入力画素データｎ，ｎ＋
１を３／４，１／４の混合比で混合して出力画素データ
ｍ＋１を発生する。In FIG. 3, the increment value output from the ROM or RAM 23 is input to one input terminal of the adder 24, and the output is fed back to the other input terminal. The increment value is given by the same number of bits as the number of bits of the interpolation coefficient. In this embodiment, the minimum value is 0 and the maximum value is 31 (all 5 bits are 1). Here, when the output pixel data m + 1 is generated from the input pixel data n, n + 1 with a coefficient of 3/4 or 1/4, the input pixel data n, n + 1 is held and output from the data buffer 21 and the adder is also added. ROM or RAM2 in 24
By inputting the increment value 8 from 3, a coefficient 8 is given to the mixer 22. The coefficient 8 means that the coefficient of 8/32 = 1/4 with respect to the input pixel data n + 1. Therefore, the mixer 22 receives the input pixel data n, n +
1 is mixed at a mixing ratio of 3/4 and 1/4 to generate output pixel data m + 1.
【００２０】次に、出力画素データｍ＋２を得るために
加算器２４にはＲＯＭまたはＲＡＭ２３より増分値１２
が入力され、その出力には先の増分値８と増分値１２を
加算した値２０が得られ、係数２０として混合器２２に
与えられる。よって、混合器２２は入力画素データｎ，
ｎ＋１を３／８，５／８の比率で混合し、出力画素デー
タｍ＋２を発生する。さらに次に、出力画素データｍ＋
３を得るために加算器２４にはＲＯＭまたはＲＡＭ２３
より増分値１６が入力され、同様の動作によってその出
力には値３６が得られる。このとき、最大値が３１であ
るのでＭＳＢは０から１に変化し、下位５ビットは３６
−３２より４となる。ＭＳＢが変化するとラインメモリ
３，４のリードイネーブル端子が制御され、新たな入力
画素データｎ＋２が読み出される。そして、データバッ
ファ２１は旧データである入力画素データｎを捨て、新
たに入力画素データｎ＋１，ｎ＋２を保持して出力す
る。即ち、加算器２４より出力されるデータのＭＳＢは
データバッファ２１に蓄積された画素データの更新のた
めの制御信号である。そして、混合器２２には係数４が
与えられるので、入力画素データｎ＋１，ｎ＋２を７／
８，１／８の比率で混合する。このようにして、混合器
２２は２個の画素データを混合した画素データを生成す
ることにより、図４中のＣで示す曲線のように水平方向
の左右端部及び中央部（即ち、それぞれの画面における
左右端部）で縮小させ、それぞれの画面の中央部で拡大
させることができる。勿論、このとき曲線Ｃとなるよう
な最適な係数を与えるような増分値を設定する。Next, in order to obtain the output pixel data m + 2, the increment value 12 is added to the adder 24 from the ROM or RAM 23.
Is input, and a value 20 obtained by adding the increment value 8 and the increment value 12 is obtained at the output, and is given to the mixer 22 as a coefficient 20. Therefore, the mixer 22 receives the input pixel data n,
n + 1 is mixed at a ratio of 3/8 and 5/8 to generate output pixel data m + 2. Further next, output pixel data m +
In order to obtain 3, the adder 24 has a ROM or RAM 23
Further, the increment value 16 is input, and the value 36 is obtained at the output by the same operation. At this time, since the maximum value is 31, the MSB changes from 0 to 1, and the lower 5 bits are 36.
It becomes 4 from -32. When the MSB changes, the read enable terminals of the line memories 3 and 4 are controlled, and new input pixel data n + 2 is read. Then, the data buffer 21 discards the input pixel data n, which is the old data, and newly holds and outputs the input pixel data n + 1 and n + 2. That is, the MSB of the data output from the adder 24 is a control signal for updating the pixel data accumulated in the data buffer 21. Since the mixer 22 is provided with the coefficient 4, the input pixel data n + 1 and n + 2 are converted to 7 /
Mix at a ratio of 8, 1/8. In this way, the mixer 22 generates pixel data in which two pieces of pixel data are mixed, so that the horizontal left and right end portions and the central portion (that is, each of the respective pixel data are represented by a curve indicated by C in FIG. 4). It can be reduced at the left and right edges of the screen) and enlarged at the center of each screen. Of course, at this time, the increment value is set so as to give the optimum coefficient that gives the curve C.
【００２１】以上により、合成信号ｃは図４の曲線Ｃに
示すように圧縮伸長されるので、水平方向の表示サイズ
は図６に示すような特性となる。従って、表示部１０５
には、図２に示すように、左右それぞれの画面における
水平方向中央部の表示サイズが左右に拡大され、左右そ
れぞれの画面における水平方向両端部（左右端部）の表
示サイズが縮小された２画面が表示されることになる。
このように、第１実施例によれば、２画面を表示画面全
体に表示させるので無画部が生じることなく、また、左
右それぞれの画面において水平方向の中央部はほぼ真円
率が保持されて歪みなく表示できるので、違和感の少な
い２画面表示となる。As described above, since the composite signal c is compressed and expanded as shown by the curve C in FIG. 4, the display size in the horizontal direction has the characteristic shown in FIG. Therefore, the display unit 105
2, the display size of the horizontal center portion on each of the left and right screens is enlarged to the left and right, and the display size of the horizontal end portions (left and right end portions) on each of the left and right screens is reduced. The screen will be displayed.
As described above, according to the first embodiment, since the two screens are displayed on the entire display screen, no non-image portion is generated, and in the left and right screens, the central portions in the horizontal direction maintain substantially roundness. Since it can be displayed without distortion, it becomes a two-screen display with less discomfort.
【００２２】以上説明した第１実施例においては、図１
に示す構成により、まず、画像メモリ１０１，１０２に
よって２画面が並列表示となるような合成信号ｃを生成
した後、演算処理部１０４によって合成信号ｃに拡大縮
小処理を施しているが、それぞれの画面毎に拡大縮小処
理を施した後に合成してもよい。In the first embodiment described above, FIG.
With the configuration shown in FIG. 1, first, the composite signal c is generated by the image memories 101 and 102 so that the two screens are displayed in parallel, and then the arithmetic processing unit 104 performs scaling processing on the composite signal c. You may combine after enlarging / reducing processing for every screen.
【００２３】次に、図７〜図１１に沿って本発明の２画
面表示テレビジョン受像機の第２実施例について説明す
る。図７において、それぞれアスペクト比４：３の映像
信号である映像信号ａ，ｂは画像メモリ１０１，１０
２、及びメモリ制御部１０３に入力される。メモリ制御
部１０３は映像信号ａを画像メモリ１０１にライン（走
査線）単位で書き込むよう制御すると共に、映像信号ｂ
を画像メモリ１０２にライン（走査線）単位で書き込む
よう制御する。また、メモリ制御部１０３はそれぞれ書
き込まれた映像信号ａ，ｂを書き込み速度の３／２倍の
速度で走査線内で交互に読み出し、かつ、１本の走査線
上に圧縮された映像信号ａ，ｂを配列し、左右に２画面
が並列表示となるような水平方向のみに画素が間引かれ
た合成信号ｃを出力するよう制御する。なお、このとき
の合成信号ｃは図１４（Ｂ）に示すような垂直方向に伸
びた２画面状態である。Next, a second embodiment of the two-screen display television receiver of the present invention will be described with reference to FIGS. In FIG. 7, video signals a and b, which are video signals having an aspect ratio of 4: 3, respectively, are image memories 101 and 10.
2 and the memory control unit 103. The memory control unit 103 controls the video signal a to be written in the image memory 101 in units of lines (scanning lines), and also controls the video signal b
Are controlled to be written in the image memory 102 in units of lines (scanning lines). Further, the memory control unit 103 alternately reads the written video signals a and b in the scanning line at a speed of 3/2 times the writing speed, and compresses the video signals a and b on one scanning line. b is arranged, and control is performed so as to output a combined signal c in which pixels are thinned out only in the horizontal direction so that two screens are displayed in parallel on the left and right. The combined signal c at this time is in a two-screen state extending in the vertical direction as shown in FIG.
【００２４】そして、画像メモリ１０１及び１０２から
出力されて合成された合成信号ｃは表示部１０５に入力
されて表示される。ここで、表示部１０５は、アスペク
ト比１６：９の表示画面を有する陰極線管（ＣＲＴ）１
０５２及び偏向回路１０５１等の周辺回路を含んで構成
される。なお、システム制御部１６は、画像メモリ１１
及び１２から出力されて合成された合成信号ｃにおける
映像信号ａ，ｂによる２画面が所定の左右配置または順
序となるようにメモリ制御部１３を制御する。さらに、
システム制御部１６は表示部１０５も制御する。The combined signal c output from the image memories 101 and 102 and combined is input to the display unit 105 and displayed. Here, the display unit 105 is a cathode ray tube (CRT) 1 having a display screen with an aspect ratio of 16: 9.
052 and the deflection circuit 1051 and other peripheral circuits. In addition, the system control unit 16 uses the image memory 11
The memory control unit 13 is controlled so that the two screens of the video signals a and b in the combined signal c output and combined from the output signals 12 and 12 have a predetermined left-right arrangement or order. further,
The system control unit 16 also controls the display unit 105.
【００２５】第２実施例における偏向回路１０５１中の
垂直偏向に関わる部分、即ち、垂直偏向回路は一例とし
て次のように構成される。偏向回路１０５１中の垂直偏
向回路は、図９に示すように、基準のこぎり波発生回路
３１，垂直ドライブ回路３２，垂直出力回路３３，垂直
偏向コイル３４，偏向電流検出用抵抗３５，２つの直線
性補正回路３６及び３７を備えて構成されている。な
お、直線性補正回路３６は直流成分検出回路でもある。The portion related to vertical deflection in the deflection circuit 1051 in the second embodiment, that is, the vertical deflection circuit is constructed as follows by way of example. The vertical deflection circuit in the deflection circuit 1051 is, as shown in FIG. 9, a reference sawtooth wave generation circuit 31, a vertical drive circuit 32, a vertical output circuit 33, a vertical deflection coil 34, a deflection current detection resistor 35, and two linearities. The correction circuits 36 and 37 are provided. The linearity correction circuit 36 is also a DC component detection circuit.
【００２６】ところで、陰極線管では電子ビームの偏向
中心点と陰極線管管面の曲率とが一致しておらず、陰極
線管管面は平面に近いため、偏向コイルに流す電流を直
線的な時間変化をさせると管面の中央部に対し端部に近
付くに従って拡大した表示となる。そこで、通常の表示
状態においては、管面での表示サイズの直線性を一定と
するように、垂直偏向電流には図１０に破線で示すよう
に走査期間の始まりと終わりの部分で時間変化を小さく
する特性を持たせている。図９に示す構成の垂直偏向回
路では、例えば直線性補正回路３６を構成するコンデン
サの容量を変更し、かつ、直線性補正回路３７を構成す
る分割抵抗の分割比を変更することにより直線性補正回
路３６，３７による補正量を減らし、垂直偏向コイル３
４に流れる垂直偏向電流を図１０に実線で示すように直
線に近付けている。By the way, in the cathode ray tube, the deflection center point of the electron beam and the curvature of the cathode ray tube surface do not coincide with each other, and the cathode ray tube surface is close to a flat surface, so that the current flowing through the deflection coil changes linearly with time. If you do, the display will be enlarged with respect to the center of the tube surface as it approaches the end. Therefore, in a normal display state, in order to keep the linearity of the display size on the tube surface constant, the vertical deflection current changes with time at the beginning and end of the scanning period as shown by the broken line in FIG. It has the property of making it smaller. In the vertical deflection circuit having the configuration shown in FIG. 9, for example, the linearity correction is performed by changing the capacitance of the capacitor forming the linearity correction circuit 36 and changing the division ratio of the dividing resistors forming the linearity correction circuit 37. The vertical deflection coil 3 is reduced by reducing the correction amount by the circuits 36 and 37.
The vertical deflection current flowing in No. 4 is brought close to a straight line as shown by the solid line in FIG.
【００２７】これにより、ＣＲＴ１０５２の表示画面上
の垂直方向位置と垂直方向の表示サイズ（単位時間当た
りの表示長）とは、図１１に示すような特性となる。即
ち、縦軸は表示サイズ、即ち映像の縮小，拡大を表して
おり、横軸上では縮小も拡大もしない状態である。この
図１１より、表示画面上の垂直方向の表示サイズは、表
示画面の中央部ではほぼ一定の状態で縮小し、上下端部
に近付くに従って徐々に拡大することが分かる。従っ
て、表示部１０５（ＣＲＴ１０５２）には、図８に示す
ように、垂直方向の中央部では縮小され、上下端部が拡
大された２画面が表示されることになる。このとき、垂
直方向の中央部では図１４（Ａ）に示すのとほぼ同様の
状態で表示される。このように、第２実施例によれば、
２画面を表示画面全体に表示させるので無画部が生じる
ことなく、また、表示画面の水平方向全体に渡って垂直
方向の中央部はほぼ真円率が保持されて歪みなく表示で
きるので、違和感の少ない２画面表示となる。As a result, the vertical position on the display screen of the CRT 1052 and the vertical display size (display length per unit time) have the characteristics shown in FIG. That is, the vertical axis represents the display size, that is, the reduction or enlargement of the image, and the horizontal axis represents a state in which neither reduction nor enlargement is performed. It can be seen from FIG. 11 that the display size in the vertical direction on the display screen is reduced in a substantially constant state in the central portion of the display screen, and gradually increases as it approaches the upper and lower end portions. Therefore, as shown in FIG. 8, the display unit 105 (CRT 1052) displays two screens that are reduced in the central portion in the vertical direction and enlarged in the upper and lower ends. At this time, the vertical center portion is displayed in a state substantially similar to that shown in FIG. Thus, according to the second embodiment,
Since the two screens are displayed on the entire display screen, there is no non-image area. Also, the vertical center portion of the entire display screen in the vertical direction maintains a perfect circularity ratio and can be displayed without distortion. It becomes a two-screen display with less.
【００２８】以上説明した第２実施例においては、２画
面におけるそれぞれの画面の垂直方向中央部の表示サイ
ズを垂直方向に縮小させると共に、それぞれの画面の垂
直方向両端部の表示サイズを拡大させる手段として、図
７中の偏向回路１０５１（図９に示す垂直偏向回路）を
用いているが、第１実施例と同様にメモリを用いたデジ
タル信号処理によって実現してもよい。In the second embodiment described above, a means for vertically reducing the display size of the central portion of each of the two screens in the vertical direction and for enlarging the display size of both ends of each screen in the vertical direction. Although the deflection circuit 1051 (vertical deflection circuit shown in FIG. 9) in FIG. 7 is used as the above, it may be realized by digital signal processing using a memory as in the first embodiment.
【００２９】[0029]
【発明の効果】以上詳細に説明したように、本発明の２
画面表示テレビジョン受像機は、２画面におけるそれぞ
れの画面の水平方向中央部の表示サイズを水平方向に拡
大させると共に、それぞれの画面の水平方向両端部の表
示サイズを縮小させる手段を設け、アスペクト比１６：
９の表示画面全体に２画面表示するよう構成した第１実
施例の構成においては、２画面を表示画面全体に表示さ
せるので無画部が生じることなく、また、左右それぞれ
の画面において水平方向の中央部はほぼ真円率が保持さ
れて歪みなく表示できるので、違和感の少ない２画面表
示となる。As described above in detail, according to the present invention,
The screen display television receiver is provided with means for horizontally enlarging the display size of the central portion of each of the two screens in the horizontal direction and reducing the display size of the both ends of each screen in the horizontal direction. 16:
In the configuration of the first embodiment configured to display two screens on the entire display screen of No. 9, since two screens are displayed on the entire display screen, no image portion is generated, and the horizontal direction is set on each of the left and right screens. Since the circularity is substantially maintained in the central portion and display can be performed without distortion, a two-screen display with less discomfort can be obtained.
【００３０】また、２画面におけるそれぞれの画面の垂
直方向中央部の表示サイズを垂直方向に縮小させると共
に、それぞれの画面の垂直方向両端部の表示サイズを拡
大させる手段を設け、アスペクト比１６：９の表示画面
全体に２画面表示するよう構成した第２実施例の構成に
おいては、２画面を表示画面全体に表示させるので無画
部が生じることなく、また、表示画面の水平方向全体に
渡って垂直方向の中央部はほぼ真円率が保持されて歪み
なく表示できるので、違和感の少ない２画面表示とな
る。Further, means for reducing the display size of the vertical center of each screen in the two screens in the vertical direction and enlarging the display size of both ends of each screen in the vertical direction are provided, and the aspect ratio is 16: 9. In the configuration of the second embodiment configured to display two screens on the entire display screen, since the two screens are displayed on the entire display screen, there is no non-image portion, and the entire horizontal display screen is displayed. Since the roundness is maintained in the central portion in the vertical direction and display can be performed without distortion, a two-screen display with less discomfort can be obtained.
【図１】本発明の第１実施例を示すブロック図である。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】本発明の第１実施例による画面表示状態を示す
図である。FIG. 2 is a diagram showing a screen display state according to the first embodiment of the present invention.
【図３】図１中の演算処理部１０４の一例を示すブロッ
ク図である。3 is a block diagram showing an example of an arithmetic processing unit 104 in FIG.
【図４】演算処理部１０４を説明するための図である。FIG. 4 is a diagram illustrating an arithmetic processing unit 104.
【図５】演算処理部１０４の動作を説明するための図で
ある。FIG. 5 is a diagram for explaining the operation of the arithmetic processing unit 104.
【図６】本発明の第１実施例の特性を示す図である。FIG. 6 is a diagram showing characteristics of the first embodiment of the present invention.
【図７】本発明の第２実施例を示すブロック図である。FIG. 7 is a block diagram showing a second embodiment of the present invention.
【図８】本発明の第２実施例による画面表示状態を示す
図である。FIG. 8 is a diagram showing a screen display state according to a second embodiment of the present invention.
【図９】図８中の偏向回路１０５１の一例を示す回路図
である。9 is a circuit diagram showing an example of a deflection circuit 1051 in FIG.
【図１０】図９中に流れる垂直偏向電流を示す波形図で
ある。10 is a waveform diagram showing a vertical deflection current flowing in FIG.
【図１１】本発明の第２実施例の特性を示す図である。FIG. 11 is a diagram showing characteristics of the second embodiment of the present invention.
【図１２】従来例を示すブロック図である。FIG. 12 is a block diagram showing a conventional example.
【図１３】図１２中の水平垂直縮小処理回路３，４の具
体的構成を示す回路図である。13 is a circuit diagram showing a specific configuration of horizontal / vertical reduction processing circuits 3 and 4 in FIG.
【図１４】従来例による画面表示状態を示す図である。FIG. 14 is a diagram showing a screen display state according to a conventional example.
１０１，１０２ 画像メモリ １０３ メモリ制御部 １０４ 演算処理部 １０５ 表示部 １０６ システム制御部 １０５１ 偏向回路 １０５２ 陰極線管 101, 102 image memory 103 memory control unit 104 arithmetic processing unit 105 display unit 106 system control unit 1051 deflection circuit 1052 cathode ray tube
Claims (2)
この表示画面にアスペクト比４：３の第１の映像信号に
よる画像とアスペクト比４：３の第２の映像信号による
画像を同時に左右並列に表示する２画面表示テレビジョ
ン受像機であって、 前記第１及び第２の映像信号の画素を水平方向にのみ間
引いて合成することにより、前記表示画面全体に２画面
が左右並列に表示されるようにする手段と、 前記２画面におけるそれぞれの画面の水平方向中央部の
表示サイズを水平方向に拡大させると共に、前記それぞ
れの画面の水平方向両端部の表示サイズを縮小させる手
段を設けたことを特徴とする２画面表示テレビジョン受
像機。1. A display screen having an aspect ratio of 16: 9,
A two-screen display television receiver for simultaneously displaying, in a left-right direction, an image by a first video signal having an aspect ratio of 4: 3 and an image by a second video signal having an aspect ratio of 4: 3 on the display screen at the same time. Means for displaying two screens in parallel on the entire display screen by thinning and synthesizing the pixels of the first and second video signals only in the horizontal direction; A two-screen display television receiver comprising means for enlarging the display size of the central portion in the horizontal direction in the horizontal direction and reducing the display size of both end portions in the horizontal direction of the respective screens.
この表示画面にアスペクト比４：３の第１の映像信号に
よる画像とアスペクト比４：３の第２の映像信号による
画像を同時に左右並列に表示する２画面表示テレビジョ
ン受像機であって、 前記第１及び第２の映像信号の画素を水平方向にのみ間
引いて合成することにより、前記表示画面全体に２画面
が左右並列に表示されるようにする手段と、 前記２画面におけるそれぞれの画面の垂直方向中央部の
表示サイズを垂直方向に縮小させると共に、前記それぞ
れの画面の垂直方向両端部の表示サイズを拡大させる手
段を設けたことを特徴とする２画面表示テレビジョン受
像機。2. A display screen having an aspect ratio of 16: 9,
A two-screen display television receiver for simultaneously displaying, in a left-right direction, an image by a first video signal having an aspect ratio of 4: 3 and an image by a second video signal having an aspect ratio of 4: 3 on the display screen at the same time. Means for displaying two screens in parallel on the entire display screen by thinning and synthesizing the pixels of the first and second video signals only in the horizontal direction; A dual-screen display television receiver comprising means for reducing the display size of the central portion in the vertical direction in the vertical direction and enlarging the display size of both ends of the screen in the vertical direction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28755193A JPH07123335A (en) | 1993-10-22 | 1993-10-22 | Double screen display television receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28755193A JPH07123335A (en) | 1993-10-22 | 1993-10-22 | Double screen display television receiver |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07123335A true JPH07123335A (en) | 1995-05-12 |
Family
ID=17718810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28755193A Pending JPH07123335A (en) | 1993-10-22 | 1993-10-22 | Double screen display television receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07123335A (en) |
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