JPH07122639A - Formation of multilayer wiring structure - Google Patents

Abstract

PURPOSE:To obtain a multilayer wiring structure in which the coverage of upper layer Al wiring is enhanced with respect to a via plug. CONSTITUTION:Al is deposited by CVD in a via hole made through a silicon oxide 11 deposited on a lower layer Al wiring thus forming a via plug 13. An underlying metal 15 is then deposited continuously or insularly on the surface of the silicon oxide and the via plug 13. Consequently, the gap 14 between the outer edge part of the via plug 13 and the side wall of the via hole is filled with the underlying metal 15. Subsequently, Al or Al alloy is deposited thereon and then it is fused and solidified again thus forming an upper layer Al wiring on the silicon oxide 11.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ヴィア孔に金属を埋め
込むことにより、各層間を接続して多層構造を形成する
多層配線構造の形成方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a multi-layer wiring structure in which a via hole is filled with a metal to connect the respective layers to form a multi-layer structure.

【０００２】[0002]

【従来の技術】近年、半導体素子の高密度化、高集積化
にともない多層配線技術が注目されている。この多層配
線構造において、異なる層の金属配線間を接続する技術
に、埋め込みヴィア構造を用いたものがある。この構造
は、層間絶縁膜にヴィア孔を設け、このヴィア孔内に金
属を埋め込み、ヴィアプラグを形成するものであり、こ
のヴィアプラグによって、上層配線層と下層配線層とを
接続する。2. Description of the Related Art In recent years, multi-layer wiring technology has been attracting attention as semiconductor elements are becoming higher in density and higher in integration. In this multilayer wiring structure, there is a technique using a buried via structure as a technique for connecting metal wirings of different layers. In this structure, a via hole is provided in the interlayer insulating film, a metal is embedded in the via hole to form a via plug, and the via plug connects the upper wiring layer and the lower wiring layer.

【０００３】このヴィアプラグを形成する方法として
は、化学気相成長法による選択ＣＶＤ(Chemical Vapor
Deposition)法によって、ヴィア孔内にＡｌもしくはＡ
ｌ合金を埋め込む方法が提案されている（特開平３−２
９１９２０）。As a method of forming this via plug, selective CVD (Chemical Vapor) by chemical vapor deposition is used.
Deposition) method, Al or A in the via hole
A method of embedding an l-alloy has been proposed (JP-A-3-2).
91920).

【０００４】また、上下層のＡｌ合金配線間を、選択Ａ
ｌ−ＣＶＤで形成したＡｌプラグで、異種金属界面が存
在しないように接続した多層配線構造が提案されている
（特開平５−１９８６８５）。In addition, selection A is made between the upper and lower Al alloy wirings.
A multilayer wiring structure has been proposed in which Al plugs formed by l-CVD are connected so that the interfaces of different metals do not exist (Japanese Patent Laid-Open No. 5-198685).

【０００５】[0005]

【発明が解決しようとする課題】図８（ａ）に、ＣＶＤ
法によってヴィア孔内にヴィアプラグを形成した状態を
示す。このように、ヴィア孔５０の内部にヴィアプラグ
５１の頭部が位置する場合には、上方に突出する山型に
形成されたヴィアプラグ５１頭部の裾野の部分と、ヴィ
ア孔５０の側壁との間に、空隙部５２が形成されること
になる。このように、空隙部５２が形成された状態で、
層間絶縁層５３上に上層配線５４を形成すると、図８
（ｂ）に示すように、上層配線５４のカバレッジがこの
空隙部５２の近傍で低下し、ＥＭ（エレクトロマイグレ
ーション）耐性が悪化するなどの問題点があった。The problem to be solved by the invention is shown in FIG.
A state in which a via plug is formed in the via hole by the method is shown. In this way, when the head of the via plug 51 is located inside the via hole 50, the skirt portion of the head of the via plug 51 formed in a mountain shape protruding upward and the side wall of the via hole 50. The void 52 is formed between the two. In this way, with the void portion 52 formed,
When the upper wiring 54 is formed on the interlayer insulating layer 53, the structure shown in FIG.
As shown in (b), there is a problem that the coverage of the upper layer wiring 54 is lowered near the void portion 52 and the EM (electromigration) resistance is deteriorated.

【０００６】本発明は、このような課題を解決すべくな
されたものであり、その目的は、ヴィアプラグに対する
上層配線のカバレッジを向上させる多層配線構造の形成
方法を提供することにある。The present invention has been made to solve such a problem, and an object thereof is to provide a method for forming a multilayer wiring structure which improves the coverage of upper layer wiring with respect to a via plug.

【０００７】[0007]

【課題を解決するための手段】そこで、本発明の一方の
主な多層配線構造の形成方法は、半導体基板の表面に形
成された下層金属配線上の層間絶縁膜に穿設されたヴィ
ア孔内に、化学気相成長によって選択的にＡｌ若しくは
Ａｌ合金を堆積させ、ヴィアプラグを形成する第１の工
程と、この層間絶縁膜およびヴィアプラグ上に、直接に
又は他の層を介して、３００℃以上の基板温度でＡｌ若
しくはＡｌ合金を堆積させて、上層金属配線を形成する
第２の工程とを含んで構成する。Therefore, one of the main methods of forming a multilayer wiring structure of the present invention is to provide a via hole formed in an interlayer insulating film on a lower metal wiring formed on the surface of a semiconductor substrate. In the first step of selectively depositing Al or an Al alloy by chemical vapor deposition to form a via plug, and on the interlayer insulating film and the via plug, directly or through another layer. And a second step of depositing Al or an Al alloy at a substrate temperature of not less than 0 ° C. to form an upper metal wiring.

【０００８】また、この他の層は、層間絶縁膜およびヴ
ィアプラグの表面に堆積させた下地金属であることが好
ましい。なお、この下地金属は、５０ｍｍ以下さらに好
ましくは２５ｍｍ以下の膜厚に形成することが望まし
い。Further, the other layer is preferably a base metal deposited on the surfaces of the interlayer insulating film and the via plug. The base metal is preferably formed to a film thickness of 50 mm or less, more preferably 25 mm or less.

【０００９】本発明の他方の主な多層配線構造の形成方
法は、半導体基板の表面に形成された下層金属配線上の
層間絶縁膜に設させたヴィア孔内に、化学気相成長によ
って選択的にＡｌ若しくはＡｌ合金を堆積させ、ヴィア
プラグを形成する第１の工程と、この層間絶縁膜および
ヴィアプラグ上に、直接に又は他の層を介して、Ａｌ若
しくはＡｌ合金を堆積させる第２の工程と、第２の工程
で堆積させたＡｌ若しくはＡｌ合金を４００℃以上の温
度に加熱して流動化させて、上層金属配線を形成する第
３の工程とを備えて構成する。The other main method of forming a multilayer wiring structure of the present invention is to selectively use chemical vapor deposition in via holes provided in an interlayer insulating film on a lower metal wiring formed on the surface of a semiconductor substrate. A first step of depositing Al or an Al alloy thereon to form a via plug, and a second step of depositing Al or an Al alloy directly or through another layer on the interlayer insulating film and the via plug. And a third step of forming the upper layer metal wiring by heating the Al or Al alloy deposited in the second step to a temperature of 400 ° C. or higher to fluidize it.

【００１０】また、この場合も前述した他の層は、層間
絶縁膜及びヴィアプラグの表面に堆積させた下地金属で
あることが好ましい。なお、この下地金属は、５０ｍｍ
以下さらに好ましくは２５ｍｍ以下の膜厚に形成するこ
とが望ましい。Also in this case, it is preferable that the above-mentioned other layer is a base metal deposited on the surfaces of the interlayer insulating film and the via plug. The base metal is 50 mm
It is desirable to form the film with a thickness of 25 mm or less.

【００１１】いずれの方法においても、この下地金属
は、 （ａ）Ｓｉ，Ｇｅ，Ｓｎ，Ｐ及びＡｓのいずれかの元素 （ｂ）４Ａ族元素から選ばれた元素 （ｃ）３Ａ，５Ａ，６Ａ，７Ａ及び８族元素から選ばれ
た元素 （ｄ）Ｃｕ，Ａｇ及びＡｕのいずれかの元素 のうち、一種で形成するか、或いは（ａ）〜（ｄ）を複
数種含んで形成することが望ましい。In any of the methods, the base metal is (a) an element selected from the group consisting of Si, Ge, Sn, P and As (b) an element selected from the 4A group elements (c) 3A, 5A, 6A , Element selected from Group 7A and 8 elements (d) Any one element of Cu, Ag and Au, or a plurality of elements (a) to (d) may be formed. desirable.

【００１２】また、これらの各工程は、半導体基板の表
面を大気雰囲気中に曝すことなく連続して行うことが望
ましい。It is desirable that each of these steps be continuously performed without exposing the surface of the semiconductor substrate to the atmosphere.

【００１３】[0013]

【作用】ヴィア孔内にヴィアプラグを形成した場合、こ
のヴィアプラグは山型に形成されることとなり、このヴ
ィアプラグ頭部の裾野の部分となる外縁部とヴィア孔の
側壁との間に空隙部が形成されてしまう。そこで、この
上に上層金属配線を堆積させる際、基板温度を高くして
堆積させるか、或いは堆積後に基板を加熱することで、
堆積させたＡｌ等の流動性・ぬれ性が高まるように作用
する。したがって、上層金属配線のカバレッジが向上す
ることとなり、この空隙部にも上層金属配線が埋まるよ
うになる。[Function] When the via plug is formed in the via hole, the via plug is formed in a mountain shape, and a gap is formed between the outer edge portion which is the skirt portion of the via plug head and the side wall of the via hole. Part is formed. Therefore, when depositing the upper-layer metal wiring on this, by raising the substrate temperature to deposit or by heating the substrate after the deposition,
It acts to enhance the fluidity and wettability of the deposited Al and the like. Therefore, the coverage of the upper-layer metal wiring is improved, and the upper-layer metal wiring is also filled in this void.

【００１４】また、下地金属として、以下の元素のうち
一種あるいは複数種を含んで形成することにより、各々
の効果を期待できる。By forming one or more of the following elements as the base metal, each effect can be expected.

【００１５】すなわち、下地金属としてＳｉ，Ｇｅ，Ｓ
ｎ，Ｐ及びＡｓを用いた場合には、Ａｌと反応してＡｌ
の融点を低下させ、４００〜６００℃の範囲におけるＡ
ｌの流動性を向上させることができる。That is, as a base metal, Si, Ge, S
When n, P and As are used, Al reacts with Al
Lowering the melting point of A in the range of 400 to 600 ° C.
The fluidity of 1 can be improved.

【００１６】４Ａ族元素を用いた場合には、Ａｌと反応
してＡｌ表面に形成される酸化物を還元して、ヴィアプ
ラグ頭部並びにヴィア孔側壁及び層間絶縁膜表面に対す
るＡｌのぬれ性を向上させることができる。このよう
な、Ａｌの流動性・ぬれ性の向上は、上層Ａｌ配線のカ
バレッジの向上に寄与する。When a Group 4A element is used, it reacts with Al to reduce the oxide formed on the Al surface, thereby improving the wettability of Al with respect to the via plug head, the side wall of the via hole, and the surface of the interlayer insulating film. Can be improved. Such improvement of the fluidity and wettability of Al contributes to the improvement of the coverage of the upper Al wiring.

【００１７】３Ａ，５Ａ，６Ａ，７Ａ及び８族元素を用
いた場合には、Ａｌと合金化して機械的強度を向上させ
ることができる。When 3A, 5A, 6A, 7A and 8 elements are used, they can be alloyed with Al to improve the mechanical strength.

【００１８】Ｃｕ，Ａｇ及びＡｕは、Ａｌよりさらに比
抵抗の低い元素であり、ヴィアプラグ近傍の上層金属配
線のカバレッジが不良でも、これらの下地金属だけで導
電性を担うことができる。また、Ａｌと合金化しても比
抵抗の上昇率は、高々２０％程度以下であり、低くおさ
えられる。Cu, Ag and Au are elements having a lower specific resistance than Al, and even if the coverage of the upper metal wiring in the vicinity of the via plug is poor, the conductivity can be achieved only by the underlying metal. Further, even if alloyed with Al, the rate of increase in specific resistance is at most about 20% or less, which can be suppressed.

【００１９】なお、ヴィアプラグ形成後、このプラグ表
面を大気にさらすことなく下地金属の堆積を行えば、Ａ
ｌ或いはＡｌ合金の堆積の際の温度でプラグの頭部でも
流動が起き、良好な埋め込みが達成できる。After forming the via plug, if the underlying metal is deposited without exposing the plug surface to the atmosphere, A
At the temperature during the deposition of 1 or Al alloy, flow also occurs at the head of the plug, and good filling can be achieved.

【００２０】[0020]

【実施例】以下、本発明にかかる多層配線構造の形成方
法の各実施例を、添付図面を基に工程順に説明する。Embodiments of the method for forming a multilayer wiring structure according to the present invention will be described below in the order of steps with reference to the accompanying drawings.

【００２１】＜実施例１＞まず、形成された下層Ａｌ配
線１０上に、層間絶縁膜としての酸化シリコン膜１１を
形成する。次に、フォトリソグラフィーを用いて、レジ
ストをパターン形成し、フッ素系の混合ガスを用いたド
ライエッチングにより、ヴィア孔１２を穿設し、この
後、レジストパターンを除去する（図１（ａ））。次い
で、塩素系の混合ガス雰囲気中で、下層Ａｌ配線１０上
の自然酸化膜をプラズマエッチングし除去する。Example 1 First, a silicon oxide film 11 as an interlayer insulating film is formed on the formed lower layer Al wiring 10. Next, a resist is patterned using photolithography, the via hole 12 is formed by dry etching using a fluorine-based mixed gas, and then the resist pattern is removed (FIG. 1A). . Then, the natural oxide film on the lower Al wiring 10 is plasma-etched and removed in a chlorine-based mixed gas atmosphere.

【００２２】次に、大気に晒すことなくＣＶＤ室内に移
送し、アルミ原料ガスとして、たとえば、ＤＭＡＨ（ジ
メチルアルミニウムハイドライド）を用い、化学気相成
長によって、ヴィア孔１２内にＡｌを選択的に堆積さ
せ、ヴィアプラグ１３を形成する（図１（ｂ））。この
時、形成されるヴィアプラグ１３は、上方に向かって突
出した、いわゆる山型を呈しており、その裾野の部分と
ヴィア孔１２の側壁との間には、空隙部１４が形成され
ている。Next, it is transferred into the CVD chamber without being exposed to the atmosphere, and, for example, DMAH (dimethylaluminum hydride) is used as an aluminum source gas, and Al is selectively deposited in the via hole 12 by chemical vapor deposition. Then, the via plug 13 is formed (FIG. 1B). At this time, the formed via plug 13 has a so-called mountain shape protruding upward, and a void portion 14 is formed between the skirt portion and the side wall of the via hole 12. .

【００２３】次に、この酸化シリコン膜１１及びヴィア
プラグ１３の表面に、コリメートスパッタ或いはＣＶＤ
によって、厚さ５０ｎｍ以下の下地金属１５を堆積させ
る。この場合、堆積させる膜厚の程度によって、図１
（ｃ）のような連続膜、或いは図２（ｄ）のような島状
膜が形成されることになるが、いずれの場合も、空隙部
１４に下地金属１５が充填される。この場合、膜厚を５
０ｎｍよりも厚く形成すると、抵抗値が著しく増大する
こととるため、５０ｎｍ以下の膜厚に形成することが望
ましい。Next, collimating sputtering or CVD is performed on the surfaces of the silicon oxide film 11 and the via plug 13.
The base metal 15 having a thickness of 50 nm or less is deposited by. In this case, depending on the degree of film thickness to be deposited, FIG.
A continuous film as shown in FIG. 2C or an island-like film as shown in FIG. 2D will be formed. In either case, the voids 14 are filled with the base metal 15. In this case, the film thickness is 5
If it is formed thicker than 0 nm, the resistance value remarkably increases, so it is desirable to form the film thickness to 50 nm or less.

【００２４】ここで、この下地金属として用いる各元素
を下記に示す。Here, each element used as the base metal is shown below.

【００２５】（ａ）Ａｌと反応してＡｌの融点を低下さ
せ、４００〜６００℃の範囲におけるＡｌの流動性を向
上させる作用を有するＳｉ，Ｇｅ，Ｓｎ，Ｐ及びＡｓの
各元素 （ｂ）Ａｌと反応してＡｌ表面に形成される酸化物を還
元して、ヴィア孔底部の側壁及ぶ層間絶縁膜表面に対す
るＡｌのぬれ性を向上させる作用を有する４Ａ族元素 （ｃ）Ａｌと合金化して機械的強度を向上させる作用を
有する３Ａ，５Ａ，６Ａ，７Ａ及び８族元素 （ｄ）下地だけでも導電性を担うことができ、Ａｌと合
金化した場合に、比抵抗の上昇率が２０％以下となるＣ
ｕ，Ａｇ及びＡｕ 上記した（ａ）〜（ｄ）のうち、１種或いは複数種によ
って下地金属を形成する。(A) Each element of Si, Ge, Sn, P and As which has a function of reacting with Al to lower the melting point of Al and improve the fluidity of Al in the range of 400 to 600 ° C. (b) By reacting with Al to reduce the oxide formed on the Al surface, and by alloying with a group 4A element (c) Al, which has the function of improving the wettability of Al with respect to the sidewall of the bottom of the via hole and the surface of the interlayer insulating film. Group 3A, 5A, 6A, 7A, and 8 elements having an action of improving mechanical strength (d) The underlying layer alone can have conductivity, and when alloyed with Al, the specific resistance increase rate is 20%. The following C
u, Ag and Au Among the above-mentioned (a) to (d), the base metal is formed by one kind or a plurality of kinds.

【００２６】次に、このように下地金属１５を形成した
後、基板温度４００℃〜６００℃の範囲に設定し、チャ
ンバー内の雰囲気を残留ガス圧＜１０^-4Ｐａ、Ａｒ分圧
０．２〜１Ｐａの真空状態として、Ａｌ或いはＡｌ合金
をリフロースパッタし、上層Ａｌ配線１６を形成する
（図２（ｅ））。このリフロースパッタにより、流動性
の高まったＡｌ或いはＡｌ合金が下地金属１５の表面に
行きわたり、放熱後固化した際には、下地金属１５と上
層Ａｌ配線１６が全面で密着した状態となる。また、下
地金属１５に上記したいずれかの元素、例えばＳｉと４
Ａ族元素としてのＴｉが含まれていれば、このリフロー
の際、Ａｌの流動性及びぬれ性が向上し、微細な空隙ま
で埋め込むことができる。また、３Ａの元素（例えば、
Ｓｃ、Ｙなど）とＣｕとが含まれていれば、成膜後の機
械的強度を向上させ微細な空隙まで埋めることができる
と共に、比抵抗の上昇率を２０％以下に抑えることがで
きることとなる。 本発明は、上記した実施例に限定す
るものではなく、例えば、下層Ａｌ配線の代わりに積層
配線や、Ａｌ配線上に反射防止膜を形成している配線等
を用いた場合であっても、適用可能である。Next, after forming the base metal 15 in this way, the substrate temperature is set in the range of 400 ° C. to 600 ° C., and the atmosphere in the chamber is set to a residual gas pressure of <10 ⁻⁴ Pa and an Ar partial pressure of 0.2. In a vacuum state of ˜1 Pa, Al or Al alloy is subjected to reflow sputtering to form the upper layer Al wiring 16 (FIG. 2E). By this reflow sputtering, when Al or Al alloy having high fluidity spreads over the surface of the base metal 15 and is solidified after radiating heat, the base metal 15 and the upper Al wiring 16 are brought into close contact with each other over the entire surface. In addition, one of the above-mentioned elements, such as Si and
If Ti as a Group A element is contained, the fluidity and wettability of Al are improved during this reflow, and even minute voids can be filled. Also, 3A elements (for example,
Sc, Y, etc.) and Cu, the mechanical strength after film formation can be improved and even minute voids can be filled, and the rate of increase in resistivity can be suppressed to 20% or less. Become. The present invention is not limited to the above-mentioned embodiment, and for example, even when using a laminated wiring instead of the lower Al wiring, or a wiring having an antireflection film formed on the Al wiring, Applicable.

【００２７】また、深さ、径が異なる多種のヴィア孔が
存在する場合、全てのヴィア孔を埋め込むことができる
が否かについて、上層Ａｌ配線の厚さとの関係で考察し
た。Further, when various via holes having different depths and diameters are present, whether all the via holes can be filled or not is examined in relation to the thickness of the upper Al wiring.

【００２８】ここで、ｉ番目のヴィア孔径をＤ_i 、ｉ番
目のヴィア孔深さをＶ_i 、上層Ａｌ配線の厚さをｔとす
ると、次式が成立する。Assuming that the i-th via hole diameter is D _i , the i-th via hole depth is V _i , and the thickness of the upper Al wiring is t, the following equation is established.

【００２９】 ｈ≦ＭＩＮ（Ｖ_i ：ｉ＝１，２，・・）＋０．５ｔ …（１） ＭＡＸ（（Ｖ_i −ｈ）／Ｄ_i ：ｉ＝１，２，・・）≦１ …（２） 上記（１）式、（２）式の連立方程式を満たす“ｈ”が
存在すれば、径及び深さが異なるヴィア孔を埋め込むこ
とができること分かった。一例として、埋め込み可能な
３種のヴィア孔を図３に示しておく。H ≦ MIN (V _i : i = 1, 2, ...) + 0.5t (1) MAX ((V _i −h) / D _i : i = 1, 2, ...) ≦ 1 (2) It has been found that via holes having different diameters and depths can be embedded if “h” that satisfies the simultaneous equations of the above equations (1) and (2) exists. As an example, FIG. 3 shows three types of via holes that can be embedded.

【００３０】＜実施例２Ａ＞図４（ａ）に示すように、
層間絶縁膜３４に、直径０．５μｍで、深さが０．８μ
ｍのヴィア孔Ａと１．２μｍのヴィア孔Ｂの２種のヴィ
ア孔を形成する。そして、このような２種のヴィア孔を
形成したＳｉ基板３１を、図示しない成膜装置のロード
ロック室を介してＣＶＤ室に挿入し、選択Ａｌ−ＣＶＤ
でプラグを形成した（図４（ｂ））。なお図では省略し
たが、下層金属配線３３は、下からＴｉＮ膜（膜厚０．
１μｍ）、ＡｌＣｕ膜（Ｃｕ濃度０．５重量％、膜厚
０．５μｍ）、ＴｉＮ膜（膜厚３０ｎｍ）を積層した構
造を持ち、上層のＴｉＮ膜はヴィア孔底部において除去
されている。Ａｌプラグ３５は中央部が盛り上がった形
状になった。また、各プラグは、深さ０．８μｍのヴィ
ア孔Ａを最適に埋め込めるように形成したため、深さ
１．２μｍのヴィア孔Ｂではヴィア孔最上部は埋め込ま
れなかった。<Example 2A> As shown in FIG.
The interlayer insulating film 34 has a diameter of 0.5 μm and a depth of 0.8 μm.
Two kinds of via holes are formed: a via hole A of m and a via hole B of 1.2 μm. Then, the Si substrate 31 having such two kinds of via holes formed therein is inserted into the CVD chamber through the load lock chamber of the film forming apparatus (not shown), and the selective Al-CVD is performed.
To form a plug (FIG. 4B). Although not shown in the figure, the lower-layer metal wiring 33 has a TiN film (film thickness 0.
1 μm), an AlCu film (Cu concentration 0.5 wt%, film thickness 0.5 μm), and a TiN film (film thickness 30 nm) are laminated, and the upper TiN film is removed at the bottom of the via hole. The Al plug 35 has a shape in which the central portion is raised. Further, since each plug was formed so as to optimally fill the via hole A having a depth of 0.8 μm, the via hole top portion was not filled in the via hole B having a depth of 1.2 μm.

【００３１】次に、このＳｉ基板３１を，図示しない真
空搬送室を介してスパッタ室に移送し、後述する各種の
基板温度で０．５ｗｔ％のＣｕを含むＡｌ膜（以下Ａｌ
Ｃｕ膜３６と略記する）を０．８μｍの厚さに堆積し
た。Next, this Si substrate 31 is transferred to a sputtering chamber through a vacuum transfer chamber (not shown), and an Al film containing 0.5 wt% Cu (hereinafter referred to as Al
Cu film 36) was deposited to a thickness of 0.8 μm.

【００３２】この時、例えば基板温度４００℃において
は図４（ｃ）のようにいずれの深さのヴィア孔Ａ，Ｂ
も、ＡｌＣｕ膜３６が完全に埋め込み、ほぼ平坦な表面
を得ることができた。ＡｌＣｎ膜３６の堆積速度は、
０．５μｍ／ｍｉｎであり、ＣＶＤ室、真空搬送室、ス
パッタ室の残留ガス（水蒸気が主体であった）圧力はい
ずれも１×１０^-5Ｐａ以下であった。次にＡｌＣｕ膜３
６を所要のパターンに加工し（図４（ｄ））、４００
℃、３０ｍｉｎの熱処理を窒素中で行った。この後、Ｓ
ＥＭによる断面形状観測及びヴィア抵抗の測定を行っ
た。なおＡｌＣｕ堆積時の基板温度によっては、図５、
図６のように形状が変化した。At this time, for example, when the substrate temperature is 400 ° C., the via holes A and B having any depth as shown in FIG.
However, the AlCu film 36 was completely buried, and a substantially flat surface could be obtained. The deposition rate of the AlCn film 36 is
The pressure was 0.5 μm / min, and the residual gas pressure (mainly composed of water vapor) in the CVD chamber, the vacuum transfer chamber, and the sputtering chamber was 1 × 10 ⁻⁵ Pa or less. Next, the AlCu film 3
6 is processed into a required pattern (FIG. 4D), and 400
Heat treatment was performed in nitrogen at 30 ° C. for 30 minutes. After this, S
The cross-sectional shape was observed by EM and the via resistance was measured. Depending on the substrate temperature during AlCu deposition,
The shape changed as shown in FIG.

【００３３】この評価結果は後出する表１に示した。こ
こでヴィア抵抗は、深さ０．８μｍのヴィアを１０００
個直列に接続したヴィアチェーンで測定された抵抗をヴ
ィア１個当りに換算した値を示す。The evaluation results are shown in Table 1 below. Here, the via resistance is 1000 for a via having a depth of 0.8 μm.
The resistance measured by the via chain connected in series is shown for each via.

【００３４】表１から明かなように、基板温度３００℃
以上でＡｌＣｕ膜３６の堆積を行った場合には、深さ
０．８μｍのヴィア孔Ａを埋め込むことができ、良好な
ヴィア抵抗を得ることができた。さらに４００℃以上で
堆積を行った場合には、１．２μｍのヴイア孔Ｂも完全
に埋め込むことができた。一方、基板温度５００℃以上
では、線幅０．５μｍの下層金属配線３３において、２
０％の頻度で１０％以上の抵抗上昇が観察されたが、４
７５℃以下では１％以下の頻度であった。As is clear from Table 1, the substrate temperature is 300 ° C.
When the AlCu film 36 was deposited as described above, it was possible to fill the via hole A having a depth of 0.8 μm and obtain a good via resistance. Further, when the deposition was performed at 400 ° C. or higher, the 1.2 μm via hole B could be completely filled. On the other hand, when the substrate temperature is 500 ° C. or higher, in the lower layer metal wiring 33 having a line width of 0.5 μm, 2
A resistance increase of 10% or more was observed at a frequency of 0%, but 4
The frequency was 1% or less at 75 ° C or lower.

【００３５】従って適切な基板温度範囲は、平坦化工程
の改善によってヴィア孔の深さを完全に揃えた場合に
は、３００〜４７５℃であり、１７５℃のプロセスウイ
ンドウが確保できる。一方、平坦化工程を簡略化して、
最大０．４μｍのヴィア孔深さのばらつきを許容した場
合には、４００〜４７５℃であり、７５℃のプロセスウ
インドウが確保できる。Therefore, an appropriate substrate temperature range is 300 to 475 ° C. when the depth of the via hole is made uniform by the improvement of the flattening process, and a process window of 175 ° C. can be secured. On the other hand, by simplifying the flattening process,
When the variation of the via hole depth of 0.4 μm at maximum is allowed, the temperature is 400 to 475 ° C., and the process window of 75 ° C. can be secured.

【００３６】 ＜実施例２Ｂ＞（図４参照）実施例２Ａと同様の工程に
おいて、Ａｌプラグ３５を形成後のＳｉ基板３１を成膜
装置から取り出し、１０分間大気中に暴露した。その
後、大気暴露中にＡｌプラグ３５表面に形成されたアル
ミナ層を除去するため、暴露後の基板をまず逆スパッタ
室に挿入し、Ａｒガス雰囲気中で逆スパッタを行ってか
ら、真空搬送室を介してスパッタ室に移送し、ＡｌＣｕ
膜３６の堆積を行った（図４参照）。<Example 2B> (See FIG. 4) In the same process as in Example 2A, the Si substrate 31 after the Al plug 35 was formed was taken out of the film forming apparatus and exposed to the atmosphere for 10 minutes. After that, in order to remove the alumina layer formed on the surface of the Al plug 35 during exposure to the air, the exposed substrate is first inserted into a reverse sputtering chamber, reverse sputtering is performed in an Ar gas atmosphere, and then the vacuum transfer chamber is opened. Transferred to the sputter chamber via AlCu
The film 36 was deposited (see FIG. 4).

【００３７】この場合、表１から明らかなように、適切
な基板温度範囲は、ヴィア孔深さを完全に揃えた場合に
も４００〜４７５℃であり、プロセスウインドウが７５
℃に狭まる。さらに最大０．４μｍのヴィア孔深さのば
らつきを許容した場合には、４２５〜４７５℃であり、
プロセスウインドウが５０℃に狭まる。In this case, as is apparent from Table 1, the appropriate substrate temperature range is 400 to 475 ° C. even when the via hole depths are perfectly aligned, and the process window is 75.
Narrows to ℃. Further, when the maximum variation of the via hole depth of 0.4 μm is allowed, the temperature is 425 to 475 ° C.,
The process window narrows to 50 ° C.

【００３８】 ＜実施例３Ａ＞（図４参照）実施例２と同一の基板に同
一の方法でヴィアプラグの形成を行った。次に、上記に
基板を真空搬送室を介してスパッタ室に移送し、基板温
度１００℃以下でＡｌＣｕ膜を０．８μｍの厚さに堆積
した。続いてスパッタ室内で基板を各種の温度で２分間
加熱した。堆積速度、残留ガスはいずれも実施例１０と
同一であった。次にＡｌＣｕ膜３６を所要のパターンに
加工し、４００℃、３０ｍｉｎの熱処理を窒素中で行っ
た後に、ＳＥＭによる断面形状観察及びヴィア抵抗の測
定を行った。Example 3A (see FIG. 4) Via plugs were formed on the same substrate as in Example 2 by the same method. Next, the substrate was transferred to the sputtering chamber through the vacuum transfer chamber, and an AlCu film was deposited to a thickness of 0.8 μm at a substrate temperature of 100 ° C. or lower. Subsequently, the substrate was heated in the sputtering chamber at various temperatures for 2 minutes. The deposition rate and residual gas were the same as in Example 10. Next, the AlCu film 36 was processed into a required pattern, and after heat treatment at 400 ° C. for 30 minutes in nitrogen, the cross-sectional shape was observed by SEM and the via resistance was measured.

【００３９】表１から明らかなように、４００℃以上で
加熱した場合に、深さ０．８μｍのヴィア孔Ａを埋め込
むことができ、良好なヴィア抵抗を得ることができた。
さらに４５０℃以上で加熱を行った場合に、深さ１．２
μｍのヴィア孔Ｂも完全に埋め込むことができた。一
方、加熱温度５００℃以上では、線幅０．５μｍの下層
金属配線３３において、２５％の頻度で１０％以上の抵
抗上昇が観察されたが、４７５℃以下では１％以下の頻
度であった。従って、適切な加熱温度の範囲は、ヴィア
孔の深さを完全に揃えた場合に、４００〜４７５％であ
り、７５℃のプロセスウィンドウが得られる。さらに最
大０．４μｍのヴィア孔深さのばらつきを許容した場合
には４５０〜４７５℃であり、２５℃のプロセスウィン
ドウが得られる。As is clear from Table 1, when heated at 400 ° C. or higher, the via hole A having a depth of 0.8 μm could be buried, and good via resistance could be obtained.
When heated at 450 ° C or higher, the depth of 1.2
The μm via hole B was also completely embedded. On the other hand, at a heating temperature of 500 ° C. or higher, a resistance increase of 10% or more was observed at a frequency of 25% in the lower-layer metal wiring 33 having a line width of 0.5 μm, but at a frequency of 475 ° C. or less at a frequency of 1% or less. . Therefore, a suitable heating temperature range is 400 to 475% when the depth of the via hole is perfectly aligned, and a process window of 75 ° C. is obtained. Further, when a variation in via hole depth of 0.4 μm at maximum is allowed, the temperature is 450 to 475 ° C., and a process window of 25 ° C. is obtained.

【００４０】 ＜実施例３Ｂ＞（図４参照）実施例３Ａと同様の工程
で、ヴィアプラグの形成を行っ後、Ｓｉ基板３１を成膜
装置から取りだし、１０分間大気中に暴露した。その
後、大気暴露中にプラグ表面に形成されたアルミナ層を
除去するため、暴露後の基板をまず逆スパッタ室に挿入
してＡｒガス雰囲気中で逆スパッタを行った後、真空搬
送室を介してスパッタ室に移送し、ＡｌＣｕ膜３６の堆
積を行った。<Example 3B> (See FIG. 4) After forming a via plug in the same process as in Example 3A, the Si substrate 31 was taken out from the film forming apparatus and exposed to the atmosphere for 10 minutes. After that, in order to remove the alumina layer formed on the surface of the plug during exposure to the air, the exposed substrate is first inserted into a reverse sputtering chamber and reverse sputtering is performed in an Ar gas atmosphere, and then the vacuum transfer chamber is used. The film was transferred to the sputtering chamber and the AlCu film 36 was deposited.

【００４１】この場合、表１から明らかなように、適切
な基板温度範囲はヴィア孔の深さを完全に揃えた場合に
も、４５０〜４７５℃であり、プロセスウインドウが２
５℃に狭まる。さらに最大０．４μｍのヴィア孔深さの
ばらつきを許容した場合には、４７５℃のみであり、プ
ロセスウインドウは得られない。In this case, as is apparent from Table 1, the appropriate substrate temperature range is 450 to 475 ° C. even when the depths of the via holes are perfectly aligned, and the process window is 2
It narrows to 5 ° C. Further, when the variation of the via hole depth of 0.4 μm at maximum is allowed, the temperature is only 475 ° C. and the process window cannot be obtained.

【００４２】＜実施例４Ａ＞図７（ａ）に示すように、
実施例２と同一のＳｉ基板３１を用いて、同一の方法で
ヴィアプラグを形成した（図７（ｂ））。次に、このＳ
ｉ基板３１を真空搬送室を介して第１のスパッタ室に移
送し、基板温度１００℃以下でＴｉ膜３７を２０ｎｍの
膜厚に、コリメートスパッタによって堆積させた（図７
（ｃ））。続いて、真空搬送室を介して第２のスパッタ
室に移送し、後述する各種の基板温度で、このＴｉ膜３
７上に、ＡｌＣｕ膜を０．８μｍの厚さに堆積させた。
この時、例えば基板温度４００℃においては、図７
（ｄ）に示すように、いずれの深さのヴイア孔Ａ、Ｂに
も、ＡｌＣｕ膜３６が完全に埋め込まれ、ほぼ平坦な表
面を得ることができた。ＡｌＣｕ膜３６の堆積速度、残
留ガスは、いずれも実施例２と同一であった。<Example 4A> As shown in FIG.
Via plugs were formed by the same method using the same Si substrate 31 as in Example 2 (FIG. 7B). Next, this S
The i substrate 31 was transferred to the first sputtering chamber via the vacuum transfer chamber, and the Ti film 37 was deposited by collimated sputtering to a film thickness of 20 nm at a substrate temperature of 100 ° C. or less (FIG. 7).
(C)). Then, the Ti film 3 is transferred to the second sputtering chamber via the vacuum transfer chamber and at various substrate temperatures described later.
An AlCu film was deposited on the No. 7 film to a thickness of 0.8 μm.
At this time, for example, when the substrate temperature is 400 ° C., as shown in FIG.
As shown in (d), the AlCu film 36 was completely embedded in the via holes A and B of any depth, and a substantially flat surface could be obtained. The deposition rate of the AlCu film 36 and the residual gas were the same as in Example 2.

【００４３】次にＡｌＣｕ膜３６を所要のパターンに加
工し（図７（ｅ））、４００℃、３０ｍｉｎの熱処理を
窒素中で行い、この後、ＳＥＭによる断面形状観察及
び、ヴィア抵抗の測定を行った。なおＡｌＣｕ堆積時の
基板温度によっては、図５、図６のように形状が変化し
た（図では省略されているが、ＡｌＣｕ膜３６によって
形成された上層金属配線３６´と、Ａｌプラグ３５及び
層間絶縁膜との間にはＴｉを含む層が形成される）。Next, the AlCu film 36 is processed into a desired pattern (FIG. 7 (e)), heat treatment is performed at 400 ° C. for 30 minutes in nitrogen, and thereafter, cross-sectional shape observation by SEM and via resistance measurement are performed. went. Depending on the substrate temperature during AlCu deposition, the shape changed as shown in FIGS. 5 and 6 (although not shown in the figure, the upper metal wiring 36 ′ formed by the AlCu film 36, the Al plug 35, and the interlayer A layer containing Ti is formed between the insulating film).

【００４４】表１から明らかなように、基板温度３００
℃以上でＡｌＣｕ膜３６の堆積を行った場合に、深さ
０．８μｍのヴィア孔Ａを埋め込むことができた。しか
し、３２５℃以下では良好なヴィア抵抗を得ることはで
きなかった。これは、上層金属配線３６´とＡｌプラグ
３５との間に、Ｔｉ膜３７が存在するために、異種金属
間の接触に起因する抵抗が発生したためであると考えら
れる。これに対して３５０℃以上で堆積を行った場合
は、深さ１．２μｍのヴィア孔Ｂにも完全に埋め込むこ
とができるとともに、良好なヴィア抵抗を得ることがで
きた。これは、ＡｌＣｕ膜堆積の際に、ＡｌＣｕ膜３６
とＴｉ膜３７およびＡｌプラグ３５との界面で合金化反
応が起り、Ｔｉ膜３７がＡｌを主体とする合金膜に変換
されたために、異種金属間の接触に起因する抵抗が低減
されたためであると考えられる。実際、基板温度４００
℃で作製した資料のＸ線回析測定によって、Ａｌ₃ Ｔｉ
合金層の形成が確認された。また、この合金化反応の発
生によって堆積中のＡｌＣｕ膜の流動性が高まり、実施
例２Ａの場合に比較して、より低温で埋め込むことが可
能になったものと推定できる。As is clear from Table 1, the substrate temperature is 300
When the AlCu film 36 was deposited at a temperature of not less than 0 ° C., the via hole A having a depth of 0.8 μm could be filled. However, good via resistance could not be obtained at 325 ° C or lower. It is considered that this is because the Ti film 37 is present between the upper layer metal wiring 36 ′ and the Al plug 35, so that resistance caused by contact between different kinds of metals is generated. On the other hand, when the deposition was performed at 350 ° C. or higher, it was possible to completely fill the via hole B having a depth of 1.2 μm and obtain good via resistance. This is because the AlCu film 36 is deposited when the AlCu film is deposited.
This is because an alloying reaction occurred at the interface between the Ti film 37 and the Al plug 35, and the Ti film 37 was converted into an alloy film containing Al as a main component, so that the resistance caused by the contact between different metals was reduced. it is conceivable that. Actually, the substrate temperature is 400
By X-ray diffraction measurement of the materials prepared in ° C., Al ₃ Ti
Formation of an alloy layer was confirmed. It can also be presumed that the flowability of the AlCu film during deposition was increased by the occurrence of this alloying reaction, and it became possible to embed at a lower temperature than in the case of Example 2A.

【００４５】従って、適切な基板温度範囲は、ヴィア孔
の深さを完全に揃えた場合、最大０．４μｍのヴィア孔
深さのばらつきを許容した場合のいずれにおいても、３
５０〜４７５℃であり、１２５℃のプロセスウインドウ
が確保できる。Therefore, the appropriate substrate temperature range is 3 when the via hole depth is perfectly aligned and when the maximum variation of the via hole depth is 0.4 μm.
It is 50 to 475 ° C., and a process window of 125 ° C. can be secured.

【００４６】なおＴｉ膜厚は、厚すぎるとＡｌ₃ Ｔｉ合
金層が厚くなって上層金属配線３６´の抵抗が上昇し、
薄すぎると、特にＡｌプラグ３５がヴィア孔最上部まで
形成されていない場合に、Ａｌブラグ３５とヴィア孔側
壁の凹部でＡｌＣｕ膜の流動性を向上させる効果が低下
する。許容される範囲は試料構造によっても、Ｔｉ膜成
膜条件によっても、ＡｌＣｕ膜堆積条件によっても変化
するが、通常は１０〜５０ｎｍ、この抵抗上昇と流動性
向上効果の低下を勘案して、より好ましくは１５〜３０
ｎｍの範囲で選ばれる。If the Ti film thickness is too thick, the Al ₃ Ti alloy layer becomes thick and the resistance of the upper metal wiring 36 ′ increases,
If it is too thin, the effect of improving the fluidity of the AlCu film in the Al plug 35 and the concave portion of the side wall of the via hole is deteriorated, especially when the Al plug 35 is not formed up to the uppermost portion of the via hole. The allowable range varies depending on the sample structure, the Ti film forming condition, and the AlCu film depositing condition, but is usually 10 to 50 nm, and considering the increase in resistance and the decrease in fluidity improving effect, Preferably 15-30
It is selected in the range of nm.

【００４７】またＴｉ以外にはＺｒ、Ｈｆ等の４Ａ属金
属が同様の効果を持つ。Besides Ti, 4r group metals such as Zr and Hf have the same effect.

【００４８】 ＜実施例４Ｂ＞（図７参照）実施例４Ａと同様の工程に
おいて、Ａｌプラグ３５を形成した後に、Ｓｉ基板３１
を成膜装置から取りだし、１０分間大気中に暴露した。
その後、大気暴露中にＡｌプラグ３５表面に形成された
アルミナ層を除去するため、暴露後のＳｉ基板３１をま
ず逆スパッタ室に挿入し、Ａｒガス雰囲気中で逆スパッ
タを行った。この後、真空搬送室を介して第１のスパッ
タ室に移送し、Ｔｉ膜３７の堆積を行い、続いて第２の
スパッタ室でＡｌＣｕ膜３６の堆積を行った。Example 4B (See FIG. 7) After the Al plug 35 is formed in the same process as in Example 4A, the Si substrate 31 is formed.
Was taken out of the film forming apparatus and exposed to the atmosphere for 10 minutes.
Then, in order to remove the alumina layer formed on the surface of the Al plug 35 during exposure to the air, the exposed Si substrate 31 was first inserted into a reverse sputtering chamber, and reverse sputtering was performed in an Ar gas atmosphere. Then, the Ti film 37 was transferred to the first sputtering chamber via the vacuum transfer chamber, and the AlCu film 36 was subsequently deposited in the second sputtering chamber.

【００４９】この場合、表１から明らかなように、適切
な基板温度範囲はヴィア孔深さを完全に揃え場合に、３
５０〜４７５℃であり、１２５℃のプロセスウインドウ
が得られる。一方、最大０．４μｍのヴィア孔深さのば
らつきを許容した場合には、４００〜４７５℃であり、
プロセスウインドウが７５℃に狭まる。In this case, as is apparent from Table 1, an appropriate substrate temperature range is 3 when the via hole depths are perfectly aligned.
50-475 ° C., resulting in a 125 ° C. process window. On the other hand, when the variation of the via hole depth of 0.4 μm at maximum is allowed, the temperature is 400 to 475 ° C.,
Process window narrows to 75 ° C.

【００５０】 ＜実施例５Ａ＞（図７参照）実施例２と同一のＳｉ基板
３１を用いて、同一の方法でＡｌプラグ３５を形成し
た。次に、上記のＳｉ基板３１を真空搬送室を介して第
１のスパッタ室に移送し、基板温度１００℃以下でＴｉ
膜３７を２０ｎｍの膜厚に堆積した。続いて、第２のス
パッタ室に移送し、基板温度１００℃以下でＡｌＣｕ膜
３６を０．８μｍの厚さに堆積し、さらに続いてスパッ
タ室内でこのＳｉ基板３１を後述する各種の温度で２分
間加熱した。ＡｌＣｕ膜３６の堆積速度、残留ガスはい
ずれも実施例２と同一であった。Example 5A (see FIG. 7) Using the same Si substrate 31 as in Example 2, an Al plug 35 was formed by the same method. Next, the Si substrate 31 is transferred to the first sputtering chamber through the vacuum transfer chamber, and the Ti temperature is set to 100 ° C. or lower.
Film 37 was deposited to a thickness of 20 nm. Then, the AlCu film 36 is transferred to the second sputtering chamber and the AlCu film 36 is deposited to a thickness of 0.8 μm at a substrate temperature of 100 ° C. or lower, and then the Si substrate 31 is deposited in the sputtering chamber at various temperatures described later. Heated for minutes. The deposition rate of the AlCu film 36 and the residual gas were the same as in Example 2.

【００５１】次に、ＡｌＣｕ膜３６を所要のパターンに
加工し、４００℃、３０ｍｉｎの熱処理を窒素中で行っ
た後、ＳＥＭによる断面形状観察及び、ヴィア抵抗の測
定を行った。Next, the AlCu film 36 was processed into a desired pattern, heat-treated at 400 ° C. for 30 minutes in nitrogen, and then the cross-sectional shape was observed by SEM and the via resistance was measured.

【００５２】表１から明らかなように、４００℃以上で
加熱した場合に、深さ０．８μｍのヴィア孔Ａを埋め込
むことができ、４２５℃以上で加熱した場合に深さ１．
２μｍのヴィア孔Ｂを埋め込むことができ、良好なヴィ
ア抵抗を得ることができた。従って，適切な加熱温度範
囲は、ヴィア孔深さを完全に揃えた場合は７５℃、最大
０．４μｍのヴィア孔深さのばらつきを許容した場合は
５０℃のプロセスウインドウが得られる。この場合にも
合金化反応の発生によって加熱中のＡｌＣｕ膜３６の流
動性が高まり、実施例３Ａの場合に比較してより低温で
埋め込むことが可能であった。As is clear from Table 1, the via holes A having a depth of 0.8 μm can be buried when heated at 400 ° C. or higher, and the depth 1.
A 2 μm via hole B could be buried, and good via resistance could be obtained. Therefore, as for the appropriate heating temperature range, a process window of 75 ° C. is obtained when the via hole depths are perfectly aligned, and a process window of 50 ° C. is obtained when the variation of the via hole depth of 0.4 μm at maximum is allowed. Also in this case, the fluidity of the AlCu film 36 during heating was increased by the occurrence of the alloying reaction, and it was possible to embed at a lower temperature than in the case of Example 3A.

【００５３】 ＜実施例５Ｂ＞（図７参照）実施例５Ａと同様の工程に
おいて、Ａｌプラグ３５を形成した後、Ｓｉ基板３１を
成膜装置から取りだし、１０分間大気中に暴露した。そ
の後、大気暴露中にプラグ表面に形成されたアルミナ層
を除去するため、暴露後の基板をまず逆スパッタ室に挿
入し、Ａｒガス雰囲気中で逆スパッタを行った。この
後、真空搬送室を介して第１のスパッタ室に移送し、Ｔ
ｉ膜３７の堆積を行い、続いて第２のスパッタ室でＡｌ
Ｃｕ膜３６の堆積を行った。<Example 5B> (See FIG. 7) In the same process as in Example 5A, after forming the Al plug 35, the Si substrate 31 was taken out from the film forming apparatus and exposed to the atmosphere for 10 minutes. Then, in order to remove the alumina layer formed on the surface of the plug during exposure to the air, the exposed substrate was first inserted into a reverse sputtering chamber and reverse sputtering was performed in an Ar gas atmosphere. After that, it is transferred to the first sputtering chamber through the vacuum transfer chamber, and T
The i film 37 is deposited, and then Al is deposited in the second sputtering chamber.
The Cu film 36 was deposited.

【００５４】この場合、表１から明らかなように、４０
０℃以上で加熱した場合に、深さ０．８μｍのヴィア孔
Ａを埋め込むことができ、良好なヴィア抵抗を得ること
ができた。さらに４５０℃以上で加熱を行った場合に、
深さ１．２μｍのヴィア孔Ｂも完全に埋め込むことがで
きた。従って，適切な加熱温度範囲は、ヴィア孔深さを
完全に揃えた場合に、７５℃のプロセスウインドウが得
られる。最大０．４μｍのヴィア孔深さのばらつきを許
容した場合には、僅か２５℃のプロセスウインドウしか
得られない。In this case, as is clear from Table 1, 40
When heated at 0 ° C. or higher, the via hole A having a depth of 0.8 μm could be embedded, and good via resistance could be obtained. When heating at 450 ° C or higher,
The via hole B having a depth of 1.2 μm could also be completely embedded. Therefore, the proper heating temperature range can obtain a process window of 75 ° C. when the via hole depths are perfectly aligned. When the via hole depth variation of 0.4 μm at maximum is allowed, only a process window of 25 ° C. can be obtained.

【００５５】 ＜実施例６＞（図７参照）実施例４Ａにおいて、膜厚２
０ｎｍのＴｉ膜３７の上に、さらに膜厚５０ｎｍのＴｉ
Ｎ膜を、第１のスパッタ室内で反応性スパッタ堆積して
から、後述する各種の基板温度でＡｌＣｕ膜３６を、
０．８μｍの厚さに堆積した。ＡｌＣｕ膜の堆積速度、
残留ガスはいずれも実施例２と同一であった。Example 6 (See FIG. 7) In Example 4A, the film thickness was 2
On top of the 0 nm Ti film 37, a further 50 nm thick Ti film is formed.
After the N film is reactively sputter deposited in the first sputtering chamber, the AlCu film 36 is formed at various substrate temperatures described below.
It was deposited to a thickness of 0.8 μm. Deposition rate of AlCu film,
The residual gas was the same as in Example 2.

【００５６】次に、ＡｌＣｕ膜３６を所要のパターンに
加工し、４００℃、３０ｍｉｎの熱処理を窒素中で行っ
た。この後、ＳＥＭによる断面形状観察及び、ヴィア抵
抗の測定を行った。Next, the AlCu film 36 was processed into a required pattern, and heat treatment was performed at 400 ° C. for 30 minutes in nitrogen. After that, the cross-sectional shape was observed by SEM and the via resistance was measured.

【００５７】表１から明らかなように、基板温度３５０
℃以上でＡｌＣｕ膜３６の堆積を行った場合に、深さ
０．８μｍのヴィア孔Ａを埋め込むことができ、基板温
度４５０℃以上で堆積させた場合に、深さ１．２μｍの
ヴィア孔Ｂも埋め込むことができた。実施例４Ａの場合
に比較して、ＡｌＣｕとＴｉＮとは合金反応を起こさな
いため、流動性の向上効果が小さく、ヴィア孔を埋め込
むために必要な基板温度が高くなった。また、ヴィア抵
抗は、実験した全基板温度範囲で０．５Ω／ｖｉａ以上
であった。これは、上層金属配線とＡｌプラグとの間
に、ＴｉＮ膜が存在するために、異種金属間の接触に起
因する抵抗が発生したためであると考えられる。As is clear from Table 1, the substrate temperature is 350.
A via hole A having a depth of 0.8 μm can be buried when the AlCu film 36 is deposited at a temperature of ≧ ° C., and a via hole B having a depth of 1.2 μm when being deposited at a substrate temperature of 450 ° C. or higher. Could also be embedded. Compared to the case of Example 4A, since AlCu and TiN do not cause an alloy reaction, the effect of improving the fluidity is small, and the substrate temperature required to fill the via hole is high. The via resistance was 0.5 Ω / via or more in the entire substrate temperature range tested. It is considered that this is because the TiN film is present between the upper layer metal wiring and the Al plug, so that the resistance caused by the contact between different kinds of metals was generated.

【００５８】従って、良好な埋め込み性を得ることがで
きるプロセスウインドウは、ヴィア孔深さを完全に揃え
た場合に１２５℃、最大０．４μｍのヴィア孔深さのば
らつきを許容した場合に２５℃である。ただしヴィア抵
抗が高いため、高速動作が要求されるデバイスでの使用
には注意が必要である。また、ＴｉＮ膜の存在によって
電流ストレスによるＡｌおよびＣｕ原子の移動が不連続
になるため、大きな直流電流が流れるヴィアは寸法を大
きくするなどの注意が必要である。Therefore, the process window capable of obtaining good embedding property is 125 ° C. when the via hole depths are perfectly aligned, and 25 ° C. when the maximum variation of the via hole depths is 0.4 μm. Is. However, due to the high via resistance, caution is required when used in devices that require high-speed operation. Further, the presence of the TiN film causes discontinuity of movement of Al and Cu atoms due to current stress, so that it is necessary to take precautions such as increasing the size of vias through which a large direct current flows.

【００５９】なお実施例５Ａと同様に、低温でＡｌＣｕ
膜を堆積した後に熱処理することによって、ある温度範
囲でヴィア孔の埋め込みを実現することも可能である。
しかしヴィア抵抗は高い基本温度で堆積した場合と同様
に高い。As in Example 5A, at low temperature AlCu
It is also possible to fill the via holes in a certain temperature range by heat-treating the deposited film.
However, via resistance is as high as when deposited at high base temperatures.

【００６０】 ＜実施例７＞（図７参照）実施例４Ａにおいて、膜厚２
０ｎｍのＴｉ膜３７の上に、膜厚５０ｎｍのＴｉＮ膜を
第１のスパッタ室内で反応性スパッタ堆積し、さらに膜
厚２０ｎｍのＴｉ膜を第１のスパッタ室内でスパッタ堆
積してから、各種の基板温度でＡｌＣｕ膜を０．８μｍ
の厚さに堆積した。ＡｌＣｕ膜３６の堆積速度、残留ガ
スはいずれも実施例２と同一であった。Example 7 (See FIG. 7) In Example 4A, the film thickness was 2
On the 0 nm Ti film 37, a TiN film having a film thickness of 50 nm is reactively sputter deposited in the first sputtering chamber, and a Ti film having a film thickness of 20 nm is further sputter deposited in the first sputtering chamber. 0.8μm AlCu film at substrate temperature
Deposited to a thickness of. The deposition rate of the AlCu film 36 and the residual gas were the same as in Example 2.

【００６１】次に、ＡｌＣｕ膜３６を所定のパターンに
加工し、４００℃、３０ｍｉｎの熱処理を窒素中で行っ
た後に、ＳＥＭによる断面形状観察及び、ヴィア抵抗の
測定を行った。Next, the AlCu film 36 was processed into a predetermined pattern, and after heat treatment at 400 ° C. for 30 minutes in nitrogen, the cross-sectional shape was observed by SEM and the via resistance was measured.

【００６２】表１から明かなように、基板温度３５０℃
以上でＡｌＣｕ膜３６の堆積を行った場合に、深さ０．
８μｍのヴィア孔Ａを埋め込むことができ、基板温度４
２５℃以上で深さ１．２μｍのヴィア孔Ｂを埋め込むこ
とができた。実施例４Ａの場合と同様に、ＡｌＣｕ膜３
６とＴｉ膜３７との界面で合金化反応が起り、堆積中の
ＡｌＣｕ膜３６の流動性が高まるが、ヴィア孔側壁の下
地金属（Ｔｉ膜）の膜厚が厚くなり、ＡｌＣｕ膜３６で
埋め込む部分のアスペクト比が増加するため、実施例４
Ａの場合に比較して、埋め込むために必要な基板温度が
高くなったものと考えられる。またヴィア抵抗は、実施
例６の場合と同様の理由で高かった。As is apparent from Table 1, the substrate temperature is 350 ° C.
When the AlCu film 36 is deposited as described above, the depth of 0.
8 μm via hole A can be embedded and the substrate temperature is 4
The via hole B having a depth of 1.2 μm could be embedded at 25 ° C. or higher. As in the case of Example 4A, the AlCu film 3
Although the alloying reaction occurs at the interface between the Ti film 37 and the Ti film 37 and the fluidity of the AlCu film 36 during deposition increases, the film thickness of the underlying metal (Ti film) on the sidewall of the via hole becomes thicker, and the AlCu film 36 is embedded. Since the aspect ratio of the portion increases, the fourth embodiment
It is considered that the substrate temperature required for embedding is higher than that in the case A. The via resistance was high for the same reason as in the case of Example 6.

【００６３】なお実施例５Ａと同様に、低温でＡｌＣｕ
膜を堆積した後に熱処理することによって、ある温度範
囲でヴィア孔の埋め込みを実現することも可能である。
しかしヴィア抵抗は高い基板温度で堆積した場合と同様
に高い。As in Example 5A, at low temperature AlCu
It is also possible to fill the via holes in a certain temperature range by heat-treating the deposited film.
However, via resistance is as high as when deposited at high substrate temperatures.

【００６４】[0064]

【表１】 [Table 1]

【００６５】[0065]

【発明の効果】以上説明したように、本発明にかかる一
方の主な多層配線構造の形成方法によれば、層間絶縁膜
およびヴィアプラグの上にＡｌ等を堆積させて上層金属
配線を形成する際、３００℃以上の基板温度で堆積させ
る方法を採用したので、このＡｌ等の流動性・ぬれ性が
高まり、形成する上層金属配線のカバレッジを向上させ
ることができる。As described above, according to one of the main methods for forming a multilayer wiring structure according to the present invention, Al or the like is deposited on the interlayer insulating film and the via plug to form the upper metal wiring. At this time, since the method of depositing at a substrate temperature of 300 ° C. or higher is adopted, the fluidity and wettability of this Al or the like is enhanced, and the coverage of the upper metal wiring to be formed can be improved.

【００６６】また、本発明にかかる他方の多層配線構造
の形成方法によれば、この上層金属配線を形成する際、
層間絶縁膜およびヴィアプラグ上にＡｌ等を堆積させた
後、このＡｌ等を４００℃以上に加熱して流動化させて
る方法を採用したので、この場合にも、このＡｌ等の流
動性・ぬれ性が高まり、形成する上層金属配線のカバレ
ッジを向上させることができる。According to the other method of forming the multilayer wiring structure of the present invention, when the upper metal wiring is formed,
Since a method in which Al or the like is deposited on the interlayer insulating film and the via plug and then the Al or the like is heated to 400 ° C. or higher to be fluidized, the fluidity and wettability of the Al or the like is also adopted in this case. And the coverage of the upper metal wiring to be formed can be improved.

【００６７】防止することが可能となる。It becomes possible to prevent.

【００６８】また、いずれの発明においても、下地金属
を前述した所定の金属或いは合金で形成することによ
り、Ａｌの流動性、ヴィア孔底部の側壁及び層間絶縁膜
表面に対するＡｌのぬれ性、或いは機械的強度をさらに
向上させることができ、また、比抵抗の上昇率を抑制す
るなどの優れた効果を奏するものである。Further, in any of the inventions, by forming the base metal from the above-mentioned predetermined metal or alloy, the fluidity of Al, the wettability of Al with respect to the sidewall of the bottom of the via hole and the surface of the interlayer insulating film, or the mechanical property. The mechanical strength can be further improved, and excellent effects such as suppressing the increase rate of the specific resistance can be obtained.

【００６９】また、各工程では、製造途中の半導体基板
を大気雰囲気中に曝すことなく連続して実施すること
で、加熱した際の温度において、堆積したＡｌ等が、ヴ
ィアプラグ頭部でも流動化され、良好な埋め込み性を得
ることができる。Further, in each process, the semiconductor substrate in the process of manufacture is continuously performed without being exposed to the atmosphere, so that the deposited Al and the like are fluidized even at the head of the via plug at the temperature when heated. As a result, good embeddability can be obtained.

【図面の簡単な説明】[Brief description of drawings]

【図１】（ａ）〜（ｃ）は、実施例１にかかる多層化工
程を順に示す工程図である。1A to 1C are process diagrams sequentially showing a multilayering process according to a first embodiment.

【図２】（ｄ）、（ｅ）は、図１に続き、多層化工程を
順に示す工程図である。2 (d) and 2 (e) are process diagrams sequentially showing the multi-layering process following FIG.

【図３】深さ、径が異なる多種のヴィア孔が形成された
状態を示す説明図である。FIG. 3 is an explanatory view showing a state in which various kinds of via holes having different depths and diameters are formed.

【図４】（ａ）〜（ｄ）は実施例２などに示す多層化工
程を順に示す工程図である。4A to 4D are process diagrams sequentially showing the multilayering process shown in Example 2 and the like.

【図５】多層化工程終了後の状態例を示す図である。FIG. 5 is a diagram showing an example of a state after the completion of the multi-layering process.

【図６】多層化工程終了後の状態例を示す図である。FIG. 6 is a diagram showing an example of a state after the completion of the multi-layering process.

【図７】（ａ）〜（ｅ）は実施例４などに示す多層化工
程を順に示す工程図である。7A to 7E are process diagrams sequentially showing the multilayering process shown in Example 4 and the like.

【図８】（ａ），（ｂ）は従来のヴィア孔の埋め込み状
態を示す説明図である。8A and 8B are explanatory views showing a conventional embedded state of a via hole.

【符号の説明】[Explanation of symbols]

１０…下層Ａｌ配線、１１…酸化シリコン膜（層間絶縁
膜）、１２…ヴィア孔 １３…ヴィアプラグ、１４…空隙部、１５…下地金属、
１６…上層Ａｌ配線。３１…Ｓｉ基板、３２…下地絶縁
膜、３３…下層金属配線、３４…層間絶縁膜、３５…Ａ
ｌプラグ、３６…ＡｌＣｕ膜、３６´…上層金属配線、
３７…Ｔｉ膜。10 ... Lower Al wiring, 11 ... Silicon oxide film (interlayer insulating film), 12 ... Via hole 13 ... Via plug, 14 ... Void part, 15 ... Base metal,
16 ... Upper layer Al wiring. 31 ... Si substrate, 32 ... Base insulating film, 33 ... Lower metal wiring, 34 ... Interlayer insulating film, 35 ... A
l plug, 36 ... AlCu film, 36 '... upper layer metal wiring,
37 ... Ti film.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 近藤 英一 千葉県千葉市中央区川崎町１番地 川崎製 鉄株式会社技術研究本部内 (72)発明者 山本 浩 千葉県千葉市中央区川崎町１番地 川崎製 鉄株式会社技術研究本部内 (72)発明者 太田 与洋 千葉県千葉市中央区川崎町１番地 川崎製 鉄株式会社技術研究本部内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Eiichi Kondo 1 Kawasaki-cho, Chuo-ku, Chiba-shi, Chiba Kawasaki Steel Corporation Technical Research Headquarters (72) Inventor Hiroshi Yamamoto 1 Kawasaki-cho, Chuo-ku, Chiba-shi Address Kawasaki Steel Co., Ltd. Technical Research Division (72) Inventor Yoyo Ota 1 Kawasaki-cho, Chuo-ku, Chiba-shi, Chiba Kawasaki Steel Co., Ltd. Technical Research Division

Claims (16)

【特許請求の範囲】[Claims] 【請求項１】 半導体装置における多層配線構造の形成
方法であって、 半導体基板の表面に形成された下層金属配線上の層間絶
縁膜に穿設されたヴィア孔内に、化学気相成長によって
選択的にＡｌ若しくはＡｌ合金を堆積させ、ヴィアプラ
グを形成する第１の工程と、 前記層間絶縁膜および前記ヴィアプラグ上に、直接に又
は他の層を介して、３００℃以上の基板温度でＡｌ若し
くはＡｌ合金を堆積させて、上層金属配線を形成する第
２の工程と、 を含むことを特徴とする多層配線構造の形成方法。1. A method for forming a multi-layer wiring structure in a semiconductor device, comprising selecting by chemical vapor deposition in via holes formed in an interlayer insulating film on a lower metal wiring formed on the surface of a semiconductor substrate. First step of selectively depositing Al or an Al alloy to form a via plug, and Al at a substrate temperature of 300 ° C. or higher on the interlayer insulating film and the via plug directly or through another layer. Alternatively, a second step of depositing an Al alloy to form an upper layer metal wiring, and a method of forming a multilayer wiring structure, comprising: 【請求項２】 前記他の層は、前記層間絶縁膜及び前記
ヴィアプラグの表面に堆積させた下地金属であることを
特徴とする請求項１記載の多層配線構造の形成方法。2. The method for forming a multilayer wiring structure according to claim 1, wherein the other layer is a base metal deposited on the surfaces of the interlayer insulating film and the via plug. 【請求項３】 前記第１の工程から前記第２の工程まで
を、前記半導体基板の表面を大気雰囲気中に曝すことな
く連続して実施することを特徴とする、請求項１又は２
記載の多層配線構造の形成方法。3. The method according to claim 1, wherein the first step to the second step are continuously performed without exposing the surface of the semiconductor substrate to the atmosphere.
A method for forming a multilayer wiring structure as described. 【請求項４】 前記下地金属は、Ｓｉ、Ｇｅ、Ｓｎ、Ｐ
及びＡｓのうち、いずれかの元素を含むものであること
を特徴とする請求項２記載の多層配線構造の形成方法。4. The base metal is Si, Ge, Sn, P
3. The method for forming a multilayer wiring structure according to claim 2, wherein any one of the elements As and As is included. 【請求項５】 前記下地金属は、４Ａ族元素を含むもの
であることを特徴とする請求項２記載の多層配線構造の
形成方法。5. The method for forming a multilayer wiring structure according to claim 2, wherein the base metal contains a Group 4A element. 【請求項６】 前記下地金属は、３Ａ、５Ａ、６Ａ、７
Ａ及び８族元素のうち、いずれかの元素を含むものであ
ることを特徴とする請求項２記載の多層配線構造の形成
方法。6. The base metal is 3A, 5A, 6A, 7
3. The method for forming a multilayer wiring structure according to claim 2, wherein the method includes any one of the elements of A and Group 8 elements. 【請求項７】 前記下地金属は、Ｃｕ、Ａｇ及びＡｕの
うち、いずれかの元素を含むものであることを特徴とす
る請求項２記載の多層配線構造の形成方法。7. The method for forming a multilayer wiring structure according to claim 2, wherein the base metal contains any one of Cu, Ag and Au. 【請求項８】 前記下地金属は、化学気相成長法によっ
て堆積させることを特徴とする請求項３〜７のいずれか
一つに記載の多層配線構造の形成方法。8. The method for forming a multilayer wiring structure according to claim 3, wherein the base metal is deposited by a chemical vapor deposition method. 【請求項９】 半導体装置における多層配線構造の形成
方法であって、 半導体基板の表面に形成された下層金属配線上の層間絶
縁膜に設させたヴィア孔内に、化学気相成長によって選
択的にＡｌ若しくはＡｌ合金を堆積させ、ヴィアプラグ
を形成する第１の工程と、 前記層間絶縁膜および前記ヴィアプラグ上に、直接に又
は他の層を介して、Ａｌ若しくはＡｌ合金を堆積させる
第２の工程と、 前記堆積させたＡｌ若しくはＡｌ合金を４００℃以上の
温度に加熱して流動化させることにより、上層金属配線
を形成する第３の工程と、 を備えることを特徴とする多層配線構造の形成方法。9. A method for forming a multi-layer wiring structure in a semiconductor device, comprising selectively depositing chemical vapor deposition in via holes formed in an interlayer insulating film on a lower metal wiring formed on the surface of a semiconductor substrate. A first step of depositing Al or an Al alloy thereon to form a via plug, and a second step of depositing Al or an Al alloy on the interlayer insulating film and the via plug directly or through another layer And a third step of forming the upper layer metal wiring by heating the deposited Al or Al alloy to a temperature of 400 ° C. or more to fluidize it, and the third step. Forming method. 【請求項１０】 前記他の層は、前記層間絶縁膜及び前
記ヴィアプラグの表面に堆積させた下地金属であること
を特徴とする、請求項９記載の多層配線構造の形成方
法。10. The method of forming a multilayer wiring structure according to claim 9, wherein the other layer is a base metal deposited on the surfaces of the interlayer insulating film and the via plug. 【請求項１１】 前記第１の工程から前記第３の工程ま
でを、前記半導体基板の表面を大気雰囲気中に曝すこと
なく連続して行うことを特徴とする、請求項９又は１０
記載の多層配線構造の形成方法。11. The method according to claim 9, wherein the steps from the first step to the third step are continuously performed without exposing the surface of the semiconductor substrate to the atmosphere.
A method for forming a multilayer wiring structure as described. 【請求項１２】 前記下地金属は、Ｓｉ、Ｇｅ、Ｓｎ、
Ｐ及びＡｓのうち、いずれかの元素を含むものであるこ
とを特徴とする請求項１０記載の多層配線構造の形成方
法。12. The base metal is Si, Ge, Sn,
11. The method for forming a multilayer wiring structure according to claim 10, wherein one of P and As is contained. 【請求項１３】 前記下地金属は、４Ａ族元素を含むも
のであることを特徴とする請求項１０記載の多層配線構
造の形成方法。13. The method of forming a multilayer wiring structure according to claim 10, wherein the base metal contains a Group 4A element. 【請求項１４】 前記下地金属は、３Ａ、５Ａ、６Ａ、
７Ａ及び８族元素のうち、いずれかの元素を含むもので
あることを特徴とする請求項１０記載の多層配線構造の
形成方法。14. The base metal is 3A, 5A, 6A,
11. The method for forming a multi-layer wiring structure according to claim 10, wherein any one of the elements of Group 7A and Group 8 is included. 【請求項１５】 前記下地金属は、Ｃｕ、Ａｇ及びＡｕ
のうち、いずれかの元素を含むものであることを特徴と
する請求項１０記載の多層配線構造の形成方法。15. The base metal is Cu, Ag or Au.
11. The method for forming a multilayer wiring structure according to claim 10, wherein any one of the elements is included. 【請求項１６】 前記下地金属は、化学気相成長法によ
って堆積させることを特徴とする請求項１１〜１５のい
ずれか一つに記載の多層配線構造の形成方法。16. The method for forming a multilayer wiring structure according to claim 11, wherein the base metal is deposited by a chemical vapor deposition method.