JP2001309386A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JP2001309386A JP2001309386A JP2000118434A JP2000118434A JP2001309386A JP 2001309386 A JP2001309386 A JP 2001309386A JP 2000118434 A JP2000118434 A JP 2000118434A JP 2000118434 A JP2000118434 A JP 2000118434A JP 2001309386 A JP2001309386 A JP 2001309386A
- Authority
- JP
- Japan
- Prior art keywords
- unit
- processing
- memory
- image processing
- processing apparatus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/90—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using coding techniques not provided for in groups H04N19/10-H04N19/85, e.g. fractals
- H04N19/91—Entropy coding, e.g. variable length coding [VLC] or arithmetic coding
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 多様な符号化方式に対応でき、クロックサイ
クル数を削減する。 【解決手段】 ＳＩＭＤ型演算装置１０１は、外部から
プログラマブルに制御可能なパイプライン演算器によ
り、動き補償、動き予測、ＤＣＴ，ＩＤＣＴ，量子化、
逆量子化の各演算を行い、ＶＬＣ処理装置１０２は、符
号化方式に応じた可変長符号化処理、可変長復号処理を
行い、外部データインタフェース１０３は外部とのデー
タ転送を処理する。プロセッサ１０５は、命令メモリ１
０４に保持された命令をデコードし、ＳＩＭＤ型演算装
置１０１，ＶＬＣ処理装置１０２，外部データインタフ
ェース１０３を、プログラマブルに制御する。
クル数を削減する。 【解決手段】 ＳＩＭＤ型演算装置１０１は、外部から
プログラマブルに制御可能なパイプライン演算器によ
り、動き補償、動き予測、ＤＣＴ，ＩＤＣＴ，量子化、
逆量子化の各演算を行い、ＶＬＣ処理装置１０２は、符
号化方式に応じた可変長符号化処理、可変長復号処理を
行い、外部データインタフェース１０３は外部とのデー
タ転送を処理する。プロセッサ１０５は、命令メモリ１
０４に保持された命令をデコードし、ＳＩＭＤ型演算装
置１０１，ＶＬＣ処理装置１０２，外部データインタフ
ェース１０３を、プログラマブルに制御する。
Description
【０００１】
【発明の属する技術分野】この発明は多様な符号化方式
に対応できる画像処理装置に関するものである。
に対応できる画像処理装置に関するものである。
【０００２】
【従来の技術】図９は例えば、映像情報メディア学会誌
１９９９ Ｖｏｌ．５３ Ｎ０．４「ＭＰＥＧ−４ Ｌ
ＳＩとインタネット、放送サービス」に示された従来の
画像処理装置の構成を示すブロック図である。
１９９９ Ｖｏｌ．５３ Ｎ０．４「ＭＰＥＧ−４ Ｌ
ＳＩとインタネット、放送サービス」に示された従来の
画像処理装置の構成を示すブロック図である。
【０００３】図９において、２０１はプログラムを記憶
する命令メモリ、２０２は可変長符号化を行うＶＬＥ
（Ｖａｒｉａｂｌｅ Ｌｅｎｇｔｈ Ｅｎｃｏｄｅ），
２０３は可変長復号を行うＶＬＤ（Ｖａｒｉａｂｌｅ
Ｌｅｎｇｔｈ Ｄｅｃｏｄｅ），２０４はＶＬＤ２０３
が保有するメモリ、２０５は動き補償処理を行う動き補
償部、２０６，２０７は、それぞれ動き予測処理を行う
動き予測部Ａ，動き予測部Ｂで、２０８はＤＣＴ（Ｄｉ
ｓｃｒｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ）処
理を行うＤＣＴ部、２０９はＩＤＣＴ（Ｉｎｖｅｒｓｅ
Ｄｉｓｃｒｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒ
ｍ）処理を行うＩＤＣＴ部である。
する命令メモリ、２０２は可変長符号化を行うＶＬＥ
（Ｖａｒｉａｂｌｅ Ｌｅｎｇｔｈ Ｅｎｃｏｄｅ），
２０３は可変長復号を行うＶＬＤ（Ｖａｒｉａｂｌｅ
Ｌｅｎｇｔｈ Ｄｅｃｏｄｅ），２０４はＶＬＤ２０３
が保有するメモリ、２０５は動き補償処理を行う動き補
償部、２０６，２０７は、それぞれ動き予測処理を行う
動き予測部Ａ，動き予測部Ｂで、２０８はＤＣＴ（Ｄｉ
ｓｃｒｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ）処
理を行うＤＣＴ部、２０９はＩＤＣＴ（Ｉｎｖｅｒｓｅ
Ｄｉｓｃｒｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒ
ｍ）処理を行うＩＤＣＴ部である。
【０００４】また、図９において、２２０は画像信号を
保持する外部メモリ、２３０ａ〜２３０ｆは後述のプロ
セッサ２１１，動き補償部２０５，動き予測部Ａ２０
６，動き予測部Ｂ２０７，ＤＣＴ部２０８，ＩＤＣＴ部
２０９に内蔵されたローカルメモリ、２１０は各ローカ
ルメモリ２３０ａ〜２３０ｆと外部メモリ２２０を制御
するＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓ
ｓ）制御部、２１１はＶＬＥ２０２，ＶＬＤ２０３，Ｄ
ＭＡ制御部２１０を制御するプロセッサである。
保持する外部メモリ、２３０ａ〜２３０ｆは後述のプロ
セッサ２１１，動き補償部２０５，動き予測部Ａ２０
６，動き予測部Ｂ２０７，ＤＣＴ部２０８，ＩＤＣＴ部
２０９に内蔵されたローカルメモリ、２１０は各ローカ
ルメモリ２３０ａ〜２３０ｆと外部メモリ２２０を制御
するＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓ
ｓ）制御部、２１１はＶＬＥ２０２，ＶＬＤ２０３，Ｄ
ＭＡ制御部２１０を制御するプロセッサである。
【０００５】次に動作について説明する。従来の画像処
理装置において、動き補償、動き予測、ＤＣＴ，ＩＤＣ
Ｔを行う場合には、それぞれ動き補償の処理を行う動き
補償部２０５，動き予測の処理を行う動き予測部Ａ２０
６，動き予測部Ｂ２０７，ＤＣＴの処理を行うＤＣＴ部
２０８，ＩＤＣＴの処理を行うＩＤＣＴ部２０９の各固
有のブロックが、各処理に対応した処理を行う。また、
量子化を行う場合には、プロセッサ２１１が量子化処理
を行う。
理装置において、動き補償、動き予測、ＤＣＴ，ＩＤＣ
Ｔを行う場合には、それぞれ動き補償の処理を行う動き
補償部２０５，動き予測の処理を行う動き予測部Ａ２０
６，動き予測部Ｂ２０７，ＤＣＴの処理を行うＤＣＴ部
２０８，ＩＤＣＴの処理を行うＩＤＣＴ部２０９の各固
有のブロックが、各処理に対応した処理を行う。また、
量子化を行う場合には、プロセッサ２１１が量子化処理
を行う。
【０００６】
【発明が解決しようとする課題】従来の画像処理装置は
以上のように構成されているので、動き補償部２０５，
動き予測部Ａ２０６，動き予測部Ｂ２０７，ＤＣＴ部２
０８，ＩＤＣＴ部２０９は、アルゴリズムに固有のブロ
ックになり、多様な符号化方式に対応できないという課
題があった。
以上のように構成されているので、動き補償部２０５，
動き予測部Ａ２０６，動き予測部Ｂ２０７，ＤＣＴ部２
０８，ＩＤＣＴ部２０９は、アルゴリズムに固有のブロ
ックになり、多様な符号化方式に対応できないという課
題があった。
【０００７】また、量子化を行う場合には、量子化固有
のブロックではなく、プロセッサ２１１が量子化処理を
行うので、クロックサイクル数が多くなるという課題が
あった。
のブロックではなく、プロセッサ２１１が量子化処理を
行うので、クロックサイクル数が多くなるという課題が
あった。
【０００８】この発明は上記のような課題を解決するた
めになされたもので、多様な符号化方式に対応でき、画
像処理を行うためのクロックサイクル数を削減した画像
処理装置を得ることを目的とする。
めになされたもので、多様な符号化方式に対応でき、画
像処理を行うためのクロックサイクル数を削減した画像
処理装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る画像処理
装置は、外部からプログラマブルに制御可能なパイプラ
イン演算器により、動き補償、動き予測、ＤＣＴ，ＩＤ
ＣＴ，量子化、逆量子化の各演算を行うＳＩＭＤ型演算
手段と、符号化方式に応じて可変長符号化処理、可変長
復号処理を行うＶＬＣ処理手段と、外部とのデータ転送
を処理する外部データインタフェースと、処理用の命令
を保持する命令メモリと、上記命令メモリに保持された
命令をデコードし、上記ＳＩＭＤ型演算手段、上記ＶＬ
Ｃ処理手段及び上記外部データインタフェースをプログ
ラマブルに制御するプロセッサとを備えたものである。
装置は、外部からプログラマブルに制御可能なパイプラ
イン演算器により、動き補償、動き予測、ＤＣＴ，ＩＤ
ＣＴ，量子化、逆量子化の各演算を行うＳＩＭＤ型演算
手段と、符号化方式に応じて可変長符号化処理、可変長
復号処理を行うＶＬＣ処理手段と、外部とのデータ転送
を処理する外部データインタフェースと、処理用の命令
を保持する命令メモリと、上記命令メモリに保持された
命令をデコードし、上記ＳＩＭＤ型演算手段、上記ＶＬ
Ｃ処理手段及び上記外部データインタフェースをプログ
ラマブルに制御するプロセッサとを備えたものである。
【００１０】この発明に係る画像処理装置は、命令メモ
リにＲＡＭを使用するものである。
リにＲＡＭを使用するものである。
【００１１】この発明に係る画像処理装置は、命令メモ
リにＲＯＭを使用するものである。
リにＲＯＭを使用するものである。
【００１２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による画
像処理装置の構成を示すブロック図である。図におい
て、１０１は、外部からプログラマブルに制御可能なパ
イプライン演算器により、動き補償、動き予測、ＤＣ
Ｔ，ＩＤＣＴ，量子化、逆量子化の各演算を実現するＳ
ＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ ｓｔ
ｒｅａｍ Ｍｕｌｔｉｐｌｅ Ｄａｔａ ｓｔｒｅａ
ｍ）型演算手段、１０２は符号化方式に応じて可変長符
号化、可変長復号処理を実現するＶＬＣ処理手段、１０
３は外部とのデータ転送を処理する外部データインタフ
ェースである。
説明する。 実施の形態１．図１はこの発明の実施の形態１による画
像処理装置の構成を示すブロック図である。図におい
て、１０１は、外部からプログラマブルに制御可能なパ
イプライン演算器により、動き補償、動き予測、ＤＣ
Ｔ，ＩＤＣＴ，量子化、逆量子化の各演算を実現するＳ
ＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ ｓｔ
ｒｅａｍ Ｍｕｌｔｉｐｌｅ Ｄａｔａ ｓｔｒｅａ
ｍ）型演算手段、１０２は符号化方式に応じて可変長符
号化、可変長復号処理を実現するＶＬＣ処理手段、１０
３は外部とのデータ転送を処理する外部データインタフ
ェースである。
【００１３】また、図１において、１０４は、この画像
処理装置の処理用の命令を保持する命令メモリ、１０５
は、スカラー演算やビット操作演算、比較分岐命令を行
うと共に、命令メモリ１０４に保持されている命令をデ
コードし、ＳＩＭＤ型演算手段１０１，ＶＬＣ処理手段
１０２，外部データインタフェース１０３，後述するビ
デオ入力装置２０１，後述するビデオ出力装置２０２を
制御するプロセッサである。
処理装置の処理用の命令を保持する命令メモリ、１０５
は、スカラー演算やビット操作演算、比較分岐命令を行
うと共に、命令メモリ１０４に保持されている命令をデ
コードし、ＳＩＭＤ型演算手段１０１，ＶＬＣ処理手段
１０２，外部データインタフェース１０３，後述するビ
デオ入力装置２０１，後述するビデオ出力装置２０２を
制御するプロセッサである。
【００１４】さらに、図１において、２０１は外部から
ビデオ信号を入力するビデオ入力装置、２０２は外部に
ビデオ信号を出力するビデオ出力装置、２０３はビデオ
信号を保持する外部メモリである。
ビデオ信号を入力するビデオ入力装置、２０２は外部に
ビデオ信号を出力するビデオ出力装置、２０３はビデオ
信号を保持する外部メモリである。
【００１５】さらに、図１において、１５１は外部デー
タインタフェース１０３とビデオ入力装置２０１，ビデ
オ出力装置２０２，外部メモリ２０３を接続する３２ビ
ット幅のビデオデータバス、１５２，１５３はそれぞれ
プロセッサ１０５とビデオ入力装置２０１，ビデオ出力
装置２０２を接続し、ビデオ信号の入出力を制御する入
出力制御信号、１５４はＳＩＭＤ型演算装置１０１，Ｖ
ＬＣ処理装置１０２，外部データインタフェース１０３
を接続する３２ビット幅の内部データバスである。
タインタフェース１０３とビデオ入力装置２０１，ビデ
オ出力装置２０２，外部メモリ２０３を接続する３２ビ
ット幅のビデオデータバス、１５２，１５３はそれぞれ
プロセッサ１０５とビデオ入力装置２０１，ビデオ出力
装置２０２を接続し、ビデオ信号の入出力を制御する入
出力制御信号、１５４はＳＩＭＤ型演算装置１０１，Ｖ
ＬＣ処理装置１０２，外部データインタフェース１０３
を接続する３２ビット幅の内部データバスである。
【００１６】次に動作について説明する。図２は実施の
形態１による画像処理装置の符号化処理を示すフローチ
ャートである。ステップＳＴ１において、ビデオ入力装
置２０１から画像データＡを外部メモリ２０３に転送す
る。ステップＳＴ２において、外部メモリ２０３からＳ
ＩＭＤ型演算手段１０１で行う処理に応じて、画像デー
タＡのうち必要な画素データＢを外部データインタフェ
ース１０３に転送する。
形態１による画像処理装置の符号化処理を示すフローチ
ャートである。ステップＳＴ１において、ビデオ入力装
置２０１から画像データＡを外部メモリ２０３に転送す
る。ステップＳＴ２において、外部メモリ２０３からＳ
ＩＭＤ型演算手段１０１で行う処理に応じて、画像デー
タＡのうち必要な画素データＢを外部データインタフェ
ース１０３に転送する。
【００１７】ステップＳＴ３において、ＳＩＭＤ型演算
手段１０１で、動き補償、ＤＣＴ，量子化の各処理を行
い、変換係数データＣを得る。ステップＳＴ４におい
て、ＶＬＣ処理手段１０２で変換係数データＣを可変長
符号に変換する。ステップＳＴ５において、ＶＬＣ処理
手段１０２での処理の結果としてビットストリームデー
タＤを得る。
手段１０１で、動き補償、ＤＣＴ，量子化の各処理を行
い、変換係数データＣを得る。ステップＳＴ４におい
て、ＶＬＣ処理手段１０２で変換係数データＣを可変長
符号に変換する。ステップＳＴ５において、ＶＬＣ処理
手段１０２での処理の結果としてビットストリームデー
タＤを得る。
【００１８】次に、一例として、ＳＩＭＤ型演算手段１
０１によるＤＣＴ処理で行う８行８列の行列の積の演算
動作について説明する。図３は１６並列の並列メモリと
８並列のパイプライン演算器からなる汎用的ＳＩＭＤ型
演算手段の構成を示すブロック図である。図において、
３０１ａ−１，３０１ａ−２，３０１ｂ−１，３０１ｂ
−２，３０１ｃ−１，３０１ｃ−２，・・・，３０１ｄ
−１，３０１ｄ−２は１６並列のメモリ、３１１ａ，３
１１ｂ，３１１ｃ，・・・，３１１ｄは８並列のパイプ
ライン演算器である。ここで、Ｕｎｉｔ＃０はメモリ３
０１ａ−１，３０１ａ−２，パイプライン演算器３１１
ａにより構成され、以下、同様にＵｎｉｔ＃１，Ｕｎｉ
ｔ＃２，・・・，Ｕｎｉｔ＃７は各メモリと各パイプラ
イン演算器により構成されている。
０１によるＤＣＴ処理で行う８行８列の行列の積の演算
動作について説明する。図３は１６並列の並列メモリと
８並列のパイプライン演算器からなる汎用的ＳＩＭＤ型
演算手段の構成を示すブロック図である。図において、
３０１ａ−１，３０１ａ−２，３０１ｂ−１，３０１ｂ
−２，３０１ｃ−１，３０１ｃ−２，・・・，３０１ｄ
−１，３０１ｄ−２は１６並列のメモリ、３１１ａ，３
１１ｂ，３１１ｃ，・・・，３１１ｄは８並列のパイプ
ライン演算器である。ここで、Ｕｎｉｔ＃０はメモリ３
０１ａ−１，３０１ａ−２，パイプライン演算器３１１
ａにより構成され、以下、同様にＵｎｉｔ＃１，Ｕｎｉ
ｔ＃２，・・・，Ｕｎｉｔ＃７は各メモリと各パイプラ
イン演算器により構成されている。
【００１９】また、図３の各パイプライン演算器におい
て、３５１は加算、減算の各処理を行う加減算器、３５
２は乗算の処理を行う乗算器、３５３は差分の処理を行
う差分器、３５４は累算の処理を行う累算器、３５５は
シフト処理、丸め処理を行うシフト器、丸め器、３５６
はクリッピングの処理を行うクリッピング器、３６１ａ
〜３６１ｇは演算結果の値を保持するレジスタである。
て、３５１は加算、減算の各処理を行う加減算器、３５
２は乗算の処理を行う乗算器、３５３は差分の処理を行
う差分器、３５４は累算の処理を行う累算器、３５５は
シフト処理、丸め処理を行うシフト器、丸め器、３５６
はクリッピングの処理を行うクリッピング器、３６１ａ
〜３６１ｇは演算結果の値を保持するレジスタである。
【００２０】図４は行列の積を行う２つの行列Ｘ，行列
Ｙの要素を示す図である。行列Ｘの１行目と行列Ｙの１
列目の積の演算を開始するにあたり、メモリ３０１ａ−
１，３０１ｂ−１，３０１ｃ−１，・・・，３０１ｄ−
１には、行列Ｘの第１行目、すなわち、Ｘ１，Ｘ２，・
・・，Ｘ８が共通に保持される。また、メモリ３０１ａ
−２には、行列Ｙの第１列目、すなわち、Ｙ１，Ｙ２，
・・・，Ｙ８が保持され、３０１ｂ−２には、行列Ｙの
第２列目、すなわち、Ｙ９，Ｙ１０，・・・，Ｙ１６が
保持され、以下、同様にして、メモリ３０１ｃ−２，・
・・，３０１ｄ−２には、それぞれ行列Ｙの第３列目か
ら第８列目が保持される。
Ｙの要素を示す図である。行列Ｘの１行目と行列Ｙの１
列目の積の演算を開始するにあたり、メモリ３０１ａ−
１，３０１ｂ−１，３０１ｃ−１，・・・，３０１ｄ−
１には、行列Ｘの第１行目、すなわち、Ｘ１，Ｘ２，・
・・，Ｘ８が共通に保持される。また、メモリ３０１ａ
−２には、行列Ｙの第１列目、すなわち、Ｙ１，Ｙ２，
・・・，Ｙ８が保持され、３０１ｂ−２には、行列Ｙの
第２列目、すなわち、Ｙ９，Ｙ１０，・・・，Ｙ１６が
保持され、以下、同様にして、メモリ３０１ｃ−２，・
・・，３０１ｄ−２には、それぞれ行列Ｙの第３列目か
ら第８列目が保持される。
【００２１】そして、Ｕｎｉｔ＃０により、行列Ｘの第
１行目と行列Ｙの第１列目の演算が行われ、Ｕｎｉｔ＃
１により、行列Ｘの第１行目と行列Ｙの第２列目の演算
が行われ、以下、同様にして、Ｕｎｉｔ＃７により、行
列Ｘの第１行目と行列Ｙの第８列目の演算が行われる。
１行目と行列Ｙの第１列目の演算が行われ、Ｕｎｉｔ＃
１により、行列Ｘの第１行目と行列Ｙの第２列目の演算
が行われ、以下、同様にして、Ｕｎｉｔ＃７により、行
列Ｘの第１行目と行列Ｙの第８列目の演算が行われる。
【００２２】図５はＵｎｉｔ＃０による８行８列の行列
の積のパイプライン動作を示す図である。第１番目のサ
イクルで、メモリ３０１ａ−１から行列Ｘの要素Ｘ１
を、メモリ３０１ａ−２から行列Ｙの要素Ｙ１をパイプ
ライン演算器３１１ａに転送する。
の積のパイプライン動作を示す図である。第１番目のサ
イクルで、メモリ３０１ａ−１から行列Ｘの要素Ｘ１
を、メモリ３０１ａ−２から行列Ｙの要素Ｙ１をパイプ
ライン演算器３１１ａに転送する。
【００２３】第２番目のサイクルで、パイプライン演算
器３１１ａの乗算器３５２によりＸ１とＹ１の乗算を行
い、同時にメモリ３０１ａ−１から行列Ｘの要素Ｘ２
を、メモリ３０１ａ−２から行列Ｙの要素Ｙ２をパイプ
ライン演算器３１１ａに転送する。
器３１１ａの乗算器３５２によりＸ１とＹ１の乗算を行
い、同時にメモリ３０１ａ−１から行列Ｘの要素Ｘ２
を、メモリ３０１ａ−２から行列Ｙの要素Ｙ２をパイプ
ライン演算器３１１ａに転送する。
【００２４】第３番目のサイクルで、パイプライン演算
器３１１ａの乗算器３５２により、Ｘ２とＹ２の乗算を
行い、同時にメモリ３０１ａ−１から行列Ｘの要素Ｘ３
を、メモリ３０１ａ−２から行列Ｙの要素Ｙ３を、パイ
プライン演算器３１１ａに転送する。
器３１１ａの乗算器３５２により、Ｘ２とＹ２の乗算を
行い、同時にメモリ３０１ａ−１から行列Ｘの要素Ｘ３
を、メモリ３０１ａ−２から行列Ｙの要素Ｙ３を、パイ
プライン演算器３１１ａに転送する。
【００２５】第４番目のサイクルで、パイプライン演算
器３１１ａの累算器３５４により、Ｘ１×Ｙ１とＸ２×
Ｙ２との累算を行い、同時にパイプライン演算器３１１
ａの乗算器３５２で、Ｘ３とＹ３の乗算を行い、同時に
メモリ３０１ａ−１から行列Ｘの要素Ｘ４、メモリ３０
１ａ−２から行列Ｙの要素Ｙ４をパイプライン演算器３
０１ａに転送する。
器３１１ａの累算器３５４により、Ｘ１×Ｙ１とＸ２×
Ｙ２との累算を行い、同時にパイプライン演算器３１１
ａの乗算器３５２で、Ｘ３とＹ３の乗算を行い、同時に
メモリ３０１ａ−１から行列Ｘの要素Ｘ４、メモリ３０
１ａ−２から行列Ｙの要素Ｙ４をパイプライン演算器３
０１ａに転送する。
【００２６】Ｕｎｉｔ＃０による行列Ｘの第１行目と行
列Ｙの第１列目の演算と同様に、Ｕｎｉｔ＃１からＵｎ
ｉｔ＃７により各演算が行われ、上記の処理を繰り返し
行うことにより、８行８列の行列の積を実現する。
列Ｙの第１列目の演算と同様に、Ｕｎｉｔ＃１からＵｎ
ｉｔ＃７により各演算が行われ、上記の処理を繰り返し
行うことにより、８行８列の行列の積を実現する。
【００２７】次にクロックサイクル数について説明す
る。様々な符号化方式に対応させるためには、汎用プロ
セッサによる機能の実現が一般的である。図６はマクロ
ブロック当たりのクロックサイクル数を汎用プロセッサ
のみによる場合と、汎用プロセッサとＶＬＣ処理手段１
０２を共に動作させた場合の比較を示す図である。図６
に示すように、ＶＬＣ処理手段１０２を用いることによ
り、クロックサイクル数を削減できるが、行列演算に多
くのサイクル数を必要としており十分とは言えない。
る。様々な符号化方式に対応させるためには、汎用プロ
セッサによる機能の実現が一般的である。図６はマクロ
ブロック当たりのクロックサイクル数を汎用プロセッサ
のみによる場合と、汎用プロセッサとＶＬＣ処理手段１
０２を共に動作させた場合の比較を示す図である。図６
に示すように、ＶＬＣ処理手段１０２を用いることによ
り、クロックサイクル数を削減できるが、行列演算に多
くのサイクル数を必要としており十分とは言えない。
【００２８】図７はマクロブロック当たりのクロックサ
イクル数を汎用プロセッサのみによる場合と、汎用プロ
セッサとＳＩＭＤ型演算手段１０１を共に動作させた場
合の比較を示す図である。図７に示すように、ＳＩＭＤ
型演算手段１０１を用いることによりクロックサイクル
数を削減できるが、ＶＬＣ演算に多くのサイクル数を必
要としており十分とは言えない。
イクル数を汎用プロセッサのみによる場合と、汎用プロ
セッサとＳＩＭＤ型演算手段１０１を共に動作させた場
合の比較を示す図である。図７に示すように、ＳＩＭＤ
型演算手段１０１を用いることによりクロックサイクル
数を削減できるが、ＶＬＣ演算に多くのサイクル数を必
要としており十分とは言えない。
【００２９】図８はマクロブロック当たりのクロックサ
イクル数を汎用プロセッサのみによる場合と、汎用プロ
セッサとＶＬＣ処理手段１０２とＳＩＭＤ型演算手段１
０１を共に動作させた場合の比較を示す図である。図８
に示すように、ＶＬＣ処理手段１０２とＳＩＭＤ型演算
手段１０１を共に用いることにより、十分にクロックサ
イクル数の削減を実現できる。
イクル数を汎用プロセッサのみによる場合と、汎用プロ
セッサとＶＬＣ処理手段１０２とＳＩＭＤ型演算手段１
０１を共に動作させた場合の比較を示す図である。図８
に示すように、ＶＬＣ処理手段１０２とＳＩＭＤ型演算
手段１０１を共に用いることにより、十分にクロックサ
イクル数の削減を実現できる。
【００３０】以上のような構成により、命令メモリ１０
４からＳＩＭＤ型演算手段１０１，ＶＬＣ処理手段１０
２，外部データインタフェース１０３用のプログラムを
プロセッサ１０５がデコードし、プログラマブルにＳＩ
ＭＤ型演算手段１０１，ＶＬＣ処理手段１０２，外部デ
ータインタフェース１０３を制御することができるの
で、多様な符号化方式に対応することができる。
４からＳＩＭＤ型演算手段１０１，ＶＬＣ処理手段１０
２，外部データインタフェース１０３用のプログラムを
プロセッサ１０５がデコードし、プログラマブルにＳＩ
ＭＤ型演算手段１０１，ＶＬＣ処理手段１０２，外部デ
ータインタフェース１０３を制御することができるの
で、多様な符号化方式に対応することができる。
【００３１】また、従来の画像処理装置では、ＤＣＴ
部、ＩＤＣＴ部がそれぞれ独立していたが、ＤＣＴ処理
とＩＤＣＴ処理は同時に実行しないので、この実施の形
態の画像処理装置のＳＩＭＤ型演算手段１０１のように
１つにすることで、ハ−ドウェアの削減を実現できる。
部、ＩＤＣＴ部がそれぞれ独立していたが、ＤＣＴ処理
とＩＤＣＴ処理は同時に実行しないので、この実施の形
態の画像処理装置のＳＩＭＤ型演算手段１０１のように
１つにすることで、ハ−ドウェアの削減を実現できる。
【００３２】従来の画像処理装置では、動き補償を行う
場合、動き補償部、動き予測部Ａ，動き予測部Ｂが同時
に動き得るが、この実施の形態の画像処理装置のＳＩＭ
Ｄ型演算手段１０１は、並列に画像データを処理するこ
とができるので、１つのブロックでも高速演算を実現で
きる。
場合、動き補償部、動き予測部Ａ，動き予測部Ｂが同時
に動き得るが、この実施の形態の画像処理装置のＳＩＭ
Ｄ型演算手段１０１は、並列に画像データを処理するこ
とができるので、１つのブロックでも高速演算を実現で
きる。
【００３３】なお、関連する従来技術として、特開平６
−２９２１７８号公報に開示された適応形ビデオ信号演
算処理装置、及び特開平８−５０５７５号公報に開示さ
れたプログラマブルプロセッサがあるが、この実施の形
態におけるＶＬＣ処理手段１０２に相当する手段は含ま
れていない。この実施の形態における画像処理装置で
は、ＳＩＭＤ型演算手段１０１とＶＬＣ処理手段１０２
は並列に動作するので、少ないクロックサイクル数で効
率的な画像処理を実現できる。
−２９２１７８号公報に開示された適応形ビデオ信号演
算処理装置、及び特開平８−５０５７５号公報に開示さ
れたプログラマブルプロセッサがあるが、この実施の形
態におけるＶＬＣ処理手段１０２に相当する手段は含ま
れていない。この実施の形態における画像処理装置で
は、ＳＩＭＤ型演算手段１０１とＶＬＣ処理手段１０２
は並列に動作するので、少ないクロックサイクル数で効
率的な画像処理を実現できる。
【００３４】以上のように、この実施の形態１によれ
ば、動き補償、動き予測、ＤＣＴ，ＩＤＣＴ，量子化、
逆量子化の各処理を行うＳＩＭＤ演算手段１０１と、可
変長符号化を行うＶＬＣ処理手段１０２を備えることに
より、多様な符号化方式に対応できると共に、画像処理
を行うためのクロックサイクル数を削減することができ
るという効果が得られる。
ば、動き補償、動き予測、ＤＣＴ，ＩＤＣＴ，量子化、
逆量子化の各処理を行うＳＩＭＤ演算手段１０１と、可
変長符号化を行うＶＬＣ処理手段１０２を備えることに
より、多様な符号化方式に対応できると共に、画像処理
を行うためのクロックサイクル数を削減することができ
るという効果が得られる。
【００３５】実施の形態２．この実施の形態２による画
像処理装置の構成は、実施の形態１の図１の命令メモリ
１０４に、命令を外部からダウンロードするＲＡＭ（Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いたも
のである。その他の動作については実施の形態１と同様
である。
像処理装置の構成は、実施の形態１の図１の命令メモリ
１０４に、命令を外部からダウンロードするＲＡＭ（Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いたも
のである。その他の動作については実施の形態１と同様
である。
【００３６】以上のように、この実施の形態２によれ
ば、命令を外部からダウンロードするＲＡＭを使用する
ことにより、１つのＬＳＩで多様な符号化方式に対応で
きる画像処理装置を実現できるという効果が得られる。
ば、命令を外部からダウンロードするＲＡＭを使用する
ことにより、１つのＬＳＩで多様な符号化方式に対応で
きる画像処理装置を実現できるという効果が得られる。
【００３７】実施の形態３．この実施の形態３による画
像処理装置の構成は、実施の形態１の図１の命令メモリ
１０４に、低価格で面積の小さいＲＯＭ（Ｒｅａｄ Ｏ
ｎｌｙ Ｍｅｍｏｒｙ）を用いたものである。その他の
動作については実施の形態１と同様である。
像処理装置の構成は、実施の形態１の図１の命令メモリ
１０４に、低価格で面積の小さいＲＯＭ（Ｒｅａｄ Ｏ
ｎｌｙ Ｍｅｍｏｒｙ）を用いたものである。その他の
動作については実施の形態１と同様である。
【００３８】以上のように、実施の形態３によれば、Ｒ
ＯＭを使用することにより、ＬＳＩの面積を小さくで
き、低価格化な画像処理装置を実現できるという効果が
得られる。
ＯＭを使用することにより、ＬＳＩの面積を小さくで
き、低価格化な画像処理装置を実現できるという効果が
得られる。
【００３９】以上の各実施の形態では、符号化処理に関
するものであるが、復号処理でも良く本願を制限するも
のではない。
するものであるが、復号処理でも良く本願を制限するも
のではない。
【００４０】また、上記実施の形態１では、ＳＩＭＤ型
演算手段１０１の動作として、ＤＣＴの場合を例示した
が、動き予測、ＩＤＣＴ，量子化、逆量子化、フィルタ
生成においても、加減算器３５１，乗算器３５２，差分
器３５３，累算器３５４，シフト器、丸め器３５５，ク
リッピング器３５６により各処理を実現でき、本願を制
限するものではない。
演算手段１０１の動作として、ＤＣＴの場合を例示した
が、動き予測、ＩＤＣＴ，量子化、逆量子化、フィルタ
生成においても、加減算器３５１，乗算器３５２，差分
器３５３，累算器３５４，シフト器、丸め器３５５，ク
リッピング器３５６により各処理を実現でき、本願を制
限するものではない。
【００４１】
【発明の効果】以上のように、この発明によれば、外部
からプログラマブルに制御可能なパイプライン演算器に
より、動き補償、動き予測、ＤＣＴ，ＩＤＣＴ，量子
化、逆量子化の各演算を行うＳＩＭＤ型演算手段と、符
号化方式に応じて可変長符号化処理、可変長復号処理を
行うＶＬＣ処理手段と、外部とのデータ転送を処理する
外部データインタフェースと、処理用の命令を保持する
命令メモリと、命令メモリに保持された命令をデコード
し、ＳＩＭＤ型演算手段、ＶＬＣ処理手段及び外部デー
タインタフェースをプログラマブルに制御するプロセッ
サとを備えたことにより、多様な符号化方式に対応でき
ると共に、画像処理を行うためのクロックサイクル数を
削減することができるという効果がある。
からプログラマブルに制御可能なパイプライン演算器に
より、動き補償、動き予測、ＤＣＴ，ＩＤＣＴ，量子
化、逆量子化の各演算を行うＳＩＭＤ型演算手段と、符
号化方式に応じて可変長符号化処理、可変長復号処理を
行うＶＬＣ処理手段と、外部とのデータ転送を処理する
外部データインタフェースと、処理用の命令を保持する
命令メモリと、命令メモリに保持された命令をデコード
し、ＳＩＭＤ型演算手段、ＶＬＣ処理手段及び外部デー
タインタフェースをプログラマブルに制御するプロセッ
サとを備えたことにより、多様な符号化方式に対応でき
ると共に、画像処理を行うためのクロックサイクル数を
削減することができるという効果がある。
【００４２】この発明によれば、命令メモリにＲＡＭを
使用することにより、１つのＬＳＩで多様な符号化方式
に対応できる画像処理装置を実現できるという効果があ
る。
使用することにより、１つのＬＳＩで多様な符号化方式
に対応できる画像処理装置を実現できるという効果があ
る。
【００４３】この発明によれば、命令メモリにＲＯＭを
使用することにより、ＬＳＩの面積を小さくでき、低価
格化な画像処理装置を実現できるという効果がある。
使用することにより、ＬＳＩの面積を小さくでき、低価
格化な画像処理装置を実現できるという効果がある。
【図１】 この発明の実施の形態１による画像処理装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】 この発明の実施の形態１による画像処理装置
の処理を示すフローチャートである。
の処理を示すフローチャートである。
【図３】 この発明の実施の形態１による画像処理装置
のＳＩＭＤ型演算手段の構成を示す図である。
のＳＩＭＤ型演算手段の構成を示す図である。
【図４】 この発明の実施の形態１による画像処理装置
のＳＩＭＤ型演算手段により行列の積を行う場合の行列
要素を示す図である。
のＳＩＭＤ型演算手段により行列の積を行う場合の行列
要素を示す図である。
【図５】 この発明の実施の形態１による画像処理装置
のＳＩＭＤ型演算手段により行列の積を行う場合のパイ
プライン動作を示す図である。
のＳＩＭＤ型演算手段により行列の積を行う場合のパイ
プライン動作を示す図である。
【図６】 マクロブロック当たりのクロックサイクル数
を、汎用プロセッサのみの場合とＶＬＣ処理手段を用い
た場合とで比較した図である。
を、汎用プロセッサのみの場合とＶＬＣ処理手段を用い
た場合とで比較した図である。
【図７】 マクロブロック当たりのクロックサイクル数
を、汎用プロセッサのみの場合とＳＩＭＤ型演算手段を
用いた場合とで比較した図である。
を、汎用プロセッサのみの場合とＳＩＭＤ型演算手段を
用いた場合とで比較した図である。
【図８】 この発明の実施の形態１による画像処理装置
のマクロブロック当たりのクロックサイクル数を示す図
である。
のマクロブロック当たりのクロックサイクル数を示す図
である。
【図９】 従来の画像処理装置の構成を示すブロック図
である。
である。
１０１ ＳＩＭＤ型演算手段、１０２ ＶＬＣ処理手
段、１０３ 外部データインタフェース、１０４ 命令
メモリ、１０５ プロセッサ、１５１ ビデオデータバ
ス、１５２，１５３ 入出力制御信号、１５４ 内部デ
ータバス、２０１ビデオ入力装置、２０２ ビデオ出力
装置、２０３ 外部メモリ、３０１ａ−１，３０１ａ−
２，３０１ｂ−１，３０１ｂ−２，３０１ｃ−１，３０
１ｃ−２，３０１ｄ−１，３０１ｄ−２ メモリ、３１
１ａ，３１１ｂ，３１１ｃ，３１１ｄ パイプライン演
算器、３５１ 加減算器、３５２ 乗算器、３５３ 差
分器、３５４ 累算器、３５５ シフト器、丸め器、３
６１ａ〜３６１ｇ レジスタ。
段、１０３ 外部データインタフェース、１０４ 命令
メモリ、１０５ プロセッサ、１５１ ビデオデータバ
ス、１５２，１５３ 入出力制御信号、１５４ 内部デ
ータバス、２０１ビデオ入力装置、２０２ ビデオ出力
装置、２０３ 外部メモリ、３０１ａ−１，３０１ａ−
２，３０１ｂ−１，３０１ｂ−２，３０１ｃ−１，３０
１ｃ−２，３０１ｄ−１，３０１ｄ−２ メモリ、３１
１ａ，３１１ｂ，３１１ｃ，３１１ｄ パイプライン演
算器、３５１ 加減算器、３５２ 乗算器、３５３ 差
分器、３５４ 累算器、３５５ シフト器、丸め器、３
６１ａ〜３６１ｇ レジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 弘一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5C059 KK14 MA05 MA23 MC11 ME01 NN01 RB02 SS26 UA29 UA38 UA39 5J064 AA02 BA09 BB03 BB06 BC01 BC02 BC08 BC09 BC16 BC29 BD03
Claims (3)
- 【請求項１】 外部からプログラマブルに制御可能なパ
イプライン演算器により、動き補償、動き予測、ＤＣＴ
（Ｄｉｓｃｒｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒ
ｍ），ＩＤＣＴ（Ｉｎｖｅｒｓｅ Ｄｉｓｃｒｅｔｅ
ＣｏｓｉｎｅＴｒａｎｓｆｏｒｍ），量子化、逆量子化
の各演算を行うＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕ
ｃｔｉｏｎ ｓｔｒｅａｍ Ｍｕｌｔｉｐｌｅ Ｄａｔ
ａｓｔｒｅａｍ）型演算手段と、 符号化方式に応じて可変長符号化処理、可変長復号処理
を行うＶＬＣ（Ｖａｒｉａｂｌｅ Ｌｅｎｇｔｈ Ｃｏ
ｄｅ）処理手段と、 外部とのデータ転送を処理する外部データインタフェー
スと、 処理用の命令を保持する命令メモリと、 上記命令メモリに保持された命令をデコードし、上記Ｓ
ＩＭＤ型演算手段、上記ＶＬＣ処理手段及び上記外部デ
ータインタフェースをプログラマブルに制御するプロセ
ッサとを備えたことを特徴とする画像処理装置。 - 【請求項２】 命令メモリにＲＡＭ（Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）を使用することを特徴とす
る請求項１記載の画像処理装置。 - 【請求項３】 命令メモリにＲＯＭ（Ｒｅａｄ Ｏｎｌ
ｙ Ｍｅｍｏｒｙ）を使用することを特徴とする請求項
１記載の画像処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000118434A JP2001309386A (ja) | 2000-04-19 | 2000-04-19 | 画像処理装置 |
| US09/820,315 US20010033617A1 (en) | 2000-04-19 | 2001-03-29 | Image processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000118434A JP2001309386A (ja) | 2000-04-19 | 2000-04-19 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001309386A true JP2001309386A (ja) | 2001-11-02 |
Family
ID=18629570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000118434A Pending JP2001309386A (ja) | 2000-04-19 | 2000-04-19 | 画像処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20010033617A1 (ja) |
| JP (1) | JP2001309386A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005081541A1 (ja) * | 2004-02-25 | 2005-09-01 | Sony Corporation | 画像情報符号化装置および画像情報符号化方法 |
| JPWO2005025230A1 (ja) * | 2003-08-28 | 2006-11-16 | 株式会社日立超エル・エス・アイ・システムズ | 画像処理装置 |
| KR100863515B1 (ko) | 2006-10-13 | 2008-10-15 | 연세대학교 산학협력단 | 비디오 신호의 디코딩 방법 및 장치 |
| JP2009060224A (ja) * | 2007-08-30 | 2009-03-19 | Canon Inc | 符号化処理装置 |
| US8145000B2 (en) | 2007-10-29 | 2012-03-27 | Kabushiki Kaisha Toshiba | Image data compressing method and image data compressing apparatus |
| JP2013084311A (ja) * | 2013-02-01 | 2013-05-09 | Panasonic Corp | 画像音声信号処理装置及びそれを用いた電子機器 |
| US10230991B2 (en) | 2003-08-21 | 2019-03-12 | Socionext Inc. | Signal-processing apparatus including a second processor that, after receiving an instruction from a first processor, independantly controls a second data processing unit without further instrcuction from the first processor |
| USRE48845E1 (en) | 2002-04-01 | 2021-12-07 | Broadcom Corporation | Video decoding system supporting multiple standards |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2309759A1 (en) * | 2002-03-18 | 2011-04-13 | STMicroelectronics Limited | Compression circuitry for generating an encoded bitstream from a plurality of video frames |
| JP2004362086A (ja) * | 2003-06-03 | 2004-12-24 | Matsushita Electric Ind Co Ltd | 情報処理装置および機械語プログラム変換装置 |
| ES1058644Y (es) * | 2004-10-08 | 2005-05-01 | Fagor S Coop | Valvula electronica de regulacion de un caudal de gas para coccion. |
| JP2008299610A (ja) * | 2007-05-31 | 2008-12-11 | Toshiba Corp | マルチプロセッサ |
| CN104683817B (zh) * | 2015-02-11 | 2017-12-15 | 广州柯维新数码科技有限公司 | 基于avs的并行变换和反变换方法 |
| CN108024117A (zh) * | 2017-11-29 | 2018-05-11 | 广东技术师范学院 | 一种对视频流进行环路滤波处理的方法及*** |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926208A (en) * | 1992-02-19 | 1999-07-20 | Noonen; Michael | Video compression and decompression arrangement having reconfigurable camera and low-bandwidth transmission capability |
| US5581773A (en) * | 1992-05-12 | 1996-12-03 | Glover; Michael A. | Massively parallel SIMD processor which selectively transfers individual contiguously disposed serial memory elements |
| JP3546437B2 (ja) * | 1993-03-31 | 2004-07-28 | ソニー株式会社 | 適応形ビデオ信号演算処理装置 |
| FR2724243B1 (fr) * | 1994-09-06 | 1997-08-14 | Sgs Thomson Microelectronics | Systeme de traitement multitaches |
| US6192073B1 (en) * | 1996-08-19 | 2001-02-20 | Samsung Electronics Co., Ltd. | Methods and apparatus for processing video data |
| TW364269B (en) * | 1998-01-02 | 1999-07-11 | Winbond Electronic Corp | Discreet cosine transform/inverse discreet cosine transform circuit |
| US6434196B1 (en) * | 1998-04-03 | 2002-08-13 | Sarnoff Corporation | Method and apparatus for encoding video information |
-
2000
- 2000-04-19 JP JP2000118434A patent/JP2001309386A/ja active Pending
-
2001
- 2001-03-29 US US09/820,315 patent/US20010033617A1/en not_active Abandoned
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE48845E1 (en) | 2002-04-01 | 2021-12-07 | Broadcom Corporation | Video decoding system supporting multiple standards |
| US10230991B2 (en) | 2003-08-21 | 2019-03-12 | Socionext Inc. | Signal-processing apparatus including a second processor that, after receiving an instruction from a first processor, independantly controls a second data processing unit without further instrcuction from the first processor |
| US11563985B2 (en) | 2003-08-21 | 2023-01-24 | Socionext Inc. | Signal-processing apparatus including a second processor that, after receiving an instruction from a first processor, independantly controls a second data processing unit without further instruction from the first processor |
| JPWO2005025230A1 (ja) * | 2003-08-28 | 2006-11-16 | 株式会社日立超エル・エス・アイ・システムズ | 画像処理装置 |
| JP4516020B2 (ja) * | 2003-08-28 | 2010-08-04 | 株式会社日立超エル・エス・アイ・システムズ | 画像処理装置 |
| WO2005081541A1 (ja) * | 2004-02-25 | 2005-09-01 | Sony Corporation | 画像情報符号化装置および画像情報符号化方法 |
| KR100863515B1 (ko) | 2006-10-13 | 2008-10-15 | 연세대학교 산학협력단 | 비디오 신호의 디코딩 방법 및 장치 |
| JP2009060224A (ja) * | 2007-08-30 | 2009-03-19 | Canon Inc | 符号化処理装置 |
| US8145000B2 (en) | 2007-10-29 | 2012-03-27 | Kabushiki Kaisha Toshiba | Image data compressing method and image data compressing apparatus |
| JP2013084311A (ja) * | 2013-02-01 | 2013-05-09 | Panasonic Corp | 画像音声信号処理装置及びそれを用いた電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010033617A1 (en) | 2001-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3142772B2 (ja) | プロセッサ及び転送方法 | |
| US8213511B2 (en) | Video encoder software architecture for VLIW cores incorporating inter prediction and intra prediction | |
| JP2001309386A (ja) | 画像処理装置 | |
| JP4699685B2 (ja) | 信号処理装置及びそれを用いた電子機器 | |
| JP2001142678A (ja) | 処理コアの操作方法および乗算実行方法 | |
| JPH08275160A (ja) | 離散余弦変換方法 | |
| JPH05268590A (ja) | 動画像符号化復号化回路 | |
| JP2001147804A (ja) | パッケージデータのシフト方法および処理コア | |
| US20240037700A1 (en) | Apparatus and method for efficient motion estimation | |
| JP2006157925A (ja) | パイプラインデブロッキングフィルタ | |
| JPH08275149A (ja) | データ符号化方法 | |
| KR100564010B1 (ko) | 화상 처리 장치 | |
| JP2001147799A (ja) | データ移動方法および条件付転送論理ならびにデータの配列換え方法およびデータのコピー方法 | |
| US6671708B1 (en) | Processor and image processing device | |
| WO2000043868A1 (en) | Data processor and device for arithmetic operation | |
| US20050080784A1 (en) | Data processing system | |
| JP4868776B2 (ja) | 画像処理装置 | |
| JPH1196138A (ja) | 逆コサイン変換方法及び逆コサイン変換器 | |
| US6732131B1 (en) | Discrete cosine transformation apparatus, inverse discrete cosine transformation apparatus, and orthogonal transformation apparatus | |
| JPH08275159A (ja) | デジタル・ビデオ符号器プロセッサ | |
| US6668087B1 (en) | Filter arithmetic device | |
| JPH1155668A (ja) | 画像符号化装置 | |
| TWI382768B (zh) | 具有執行重疊濾波以及核心轉換的運算方法及其裝置 | |
| US20090201989A1 (en) | Systems and Methods to Optimize Entropy Decoding | |
| JPH08307868A (ja) | 動画像復号装置 |