JPH07120735B2 - 半導体チップ - Google Patents
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- JPH07120735B2 JPH07120735B2 JP63209765A JP20976588A JPH07120735B2 JP H07120735 B2 JPH07120735 B2 JP H07120735B2 JP 63209765 A JP63209765 A JP 63209765A JP 20976588 A JP20976588 A JP 20976588A JP H07120735 B2 JPH07120735 B2 JP H07120735B2
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- Thin Film Transistor (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に係り、特に超高速、超高集積の電
子回路を実現するための半導体チップの放熱／冷却構造
に関する。
子回路を実現するための半導体チップの放熱／冷却構造
に関する。
［発明の概要］ 高熱伝導性絶縁層を含む熱流回路によりチップ内の基板
に形成された半導体素子の発生する熱を除去するように
した半導体チップである。
に形成された半導体素子の発生する熱を除去するように
した半導体チップである。
［従来の技術］ 半導体集積回路は、超高速、超高密度の要求に従って、
年と共に集積化が進行しているが、すでに現在におい
て、高速動作のため消費電力を要する集積回路の集積度
は、放熱限界で制限されつつある。
年と共に集積化が進行しているが、すでに現在におい
て、高速動作のため消費電力を要する集積回路の集積度
は、放熱限界で制限されつつある。
現在使われている半導体集積回路で、例えば論理回路の
一例では、１チップ当り略1500ゲート程度の集積度であ
るが、１ゲート当り略1mW程度の消費電力であるため１
チップ当り略1Wの発熱があり、この発熱量は通常の空冷
の放熱の限界に近く、今後単なる微細化技術だけによる
集積化は難しい。
一例では、１チップ当り略1500ゲート程度の集積度であ
るが、１ゲート当り略1mW程度の消費電力であるため１
チップ当り略1Wの発熱があり、この発熱量は通常の空冷
の放熱の限界に近く、今後単なる微細化技術だけによる
集積化は難しい。
［発明が解決しようとする課題］ しかし、半導体集積回路の高性能化、高速化の要求に伴
って、１チップ当りの消費電力は急激に増加している。
消費される電力のほとんどは熱となり、この発生した熱
はチップ全体の温度を上昇させ、素子特性の劣化や信頼
性の低下を引き起こす。しかしながら、熱が発生してい
る部分は、非常に微小な動作領域であり、かつ動作速度
が非常に高速であるので、局所的、過渡的な温度の変化
が問題になる。従って従来までの静的、大領域を扱う放
熱回路では全く不十分であり、動作時の素子の過渡状態
を考えた動的、微小領域までを考慮した高速熱流回路が
必要である。
って、１チップ当りの消費電力は急激に増加している。
消費される電力のほとんどは熱となり、この発生した熱
はチップ全体の温度を上昇させ、素子特性の劣化や信頼
性の低下を引き起こす。しかしながら、熱が発生してい
る部分は、非常に微小な動作領域であり、かつ動作速度
が非常に高速であるので、局所的、過渡的な温度の変化
が問題になる。従って従来までの静的、大領域を扱う放
熱回路では全く不十分であり、動作時の素子の過渡状態
を考えた動的、微小領域までを考慮した高速熱流回路が
必要である。
まず、従来の半導体素子の放熱における問題点を図示す
る。
る。
第６図乃至第10図にSiを用いたMOS FET素子の従来の例
を示す。
を示す。
第６図には、従来のMOS FET素子の典型的な構造が示し
てある。構造が対称であるため１個のMOS FET素子の1/4
の部分を示してある。同図で、１は基板で、例えばp-Si
から成る。２はチャンネル、３はゲート電極で、このゲ
ート電極は例えば多結晶Siから成る。４はゲート絶縁膜
で、例えばシリコン酸化膜SiO2である。５はソース又は
ドレインで、例えばn+Siから成る。６は配線で、例えば
Alで作られている。７は絶縁層で例えばSiO2から成る。
８は絶縁層で、例えばSiO2である。この典型的な例で
は、ゲート長は、1.3μｍでゲート幅は５μｍである。
駆動パルス電流は、クロック周波数5MHz、パルス幅100n
secの標準的なものを使用する。
てある。構造が対称であるため１個のMOS FET素子の1/4
の部分を示してある。同図で、１は基板で、例えばp-Si
から成る。２はチャンネル、３はゲート電極で、このゲ
ート電極は例えば多結晶Siから成る。４はゲート絶縁膜
で、例えばシリコン酸化膜SiO2である。５はソース又は
ドレインで、例えばn+Siから成る。６は配線で、例えば
Alで作られている。７は絶縁層で例えばSiO2から成る。
８は絶縁層で、例えばSiO2である。この典型的な例で
は、ゲート長は、1.3μｍでゲート幅は５μｍである。
駆動パルス電流は、クロック周波数5MHz、パルス幅100n
secの標準的なものを使用する。
ゲート下のチャンネルは厚さ約8nmであるが、上記パル
ス電流によって、発熱レートは2.9mWでジュール熱がチ
ャンネル近傍に発生する。素子全体は、初期温度20℃
で、絶縁層８の表面は自然対流（熱伝達係数10-3W/cm2
・℃）で放熱している。
ス電流によって、発熱レートは2.9mWでジュール熱がチ
ャンネル近傍に発生する。素子全体は、初期温度20℃
で、絶縁層８の表面は自然対流（熱伝達係数10-3W/cm2
・℃）で放熱している。
第７図に上記MOS FET素子のチャンネル周辺における温
度の時間変化を示す。パルス電流のON,OFFの変化に対応
してチャンネル周辺の温度がμｍオーダーの局所的領域
で、nsecオーダーの過渡的な変化をしている。
度の時間変化を示す。パルス電流のON,OFFの変化に対応
してチャンネル周辺の温度がμｍオーダーの局所的領域
で、nsecオーダーの過渡的な変化をしている。
第８図に、100nsec後、つまりパルス電流を切った直後
の第10図に示したX-Y平面図の温度分布を示す。
の第10図に示したX-Y平面図の温度分布を示す。
この時のチャンネル２の温度上昇は約４℃であるが、ゲ
ート絶縁膜４において深さ方向（Ｙ方向）に約100℃／
μｍという非常に大きな温度勾配が生じており、加えて
温度変化が数nsecで応答している点を考慮すると、この
結果発生する局所的過渡的な熱ストレスは非常に大きい
ものである。
ート絶縁膜４において深さ方向（Ｙ方向）に約100℃／
μｍという非常に大きな温度勾配が生じており、加えて
温度変化が数nsecで応答している点を考慮すると、この
結果発生する局所的過渡的な熱ストレスは非常に大きい
ものである。
第９図に、110nsec後、つまりパルス電流を切って10nse
c後のX-Y平面図の温度分布を同様に示す。
c後のX-Y平面図の温度分布を同様に示す。
パルス電流が切れた後は、チャンネル近傍の温度は急激
に下がっている。このように、従来のMOS FET素子の構
造では、チャンネル近傍に、局所的、過渡的に大きな温
度変化があり、これを除去するためには、新しい熱流回
路の構造が必要である。
に下がっている。このように、従来のMOS FET素子の構
造では、チャンネル近傍に、局所的、過渡的に大きな温
度変化があり、これを除去するためには、新しい熱流回
路の構造が必要である。
第11図乃至第15図にSOI（Silicon on Insulator）構造
のMOS FET素子の従来の例を示す。
のMOS FET素子の従来の例を示す。
第11図に示すSOI構造のMOS FET素子において、９がSOI
用の絶縁層で、例えば厚さ２μｍのSiO2層である。10が
SOI用の半導体活性層で、例えばp-Siで、厚さ0.3μｍ、
面積５×７μm2の典型的な例が示してある。他の構造は
第６図のMOS FET素子と類似している。第11図の素子に
は、第６図〜第10図の例と同様のパルス電流を流す。
用の絶縁層で、例えば厚さ２μｍのSiO2層である。10が
SOI用の半導体活性層で、例えばp-Siで、厚さ0.3μｍ、
面積５×７μm2の典型的な例が示してある。他の構造は
第６図のMOS FET素子と類似している。第11図の素子に
は、第６図〜第10図の例と同様のパルス電流を流す。
第12図に、上記素子におけるシリコン活性層10とチャン
ネル２の周辺における温度の時間変化を示す。やはり、
パルス電流のON,OFFの変化に対応して、チャンネル周辺
の温度が局所的、過渡的に激しく変動する。
ネル２の周辺における温度の時間変化を示す。やはり、
パルス電流のON,OFFの変化に対応して、チャンネル周辺
の温度が局所的、過渡的に激しく変動する。
第13図に100nsec後、つまりパルス電流を切った直後の
第15図に示す部分の温度分布を示す。このSOI構造MOS F
ET素子では、上記のSi基板上のMOS FET素子よりもチャ
ンネル２周辺の温度がずっと高くなってしまう。これ
は、絶縁膜（SiO2）９の熱伝導率がSiよりも２桁程度小
さいために基板への放熱が防げられシリコン活性層10に
熱が蓄積してしまう。
第15図に示す部分の温度分布を示す。このSOI構造MOS F
ET素子では、上記のSi基板上のMOS FET素子よりもチャ
ンネル２周辺の温度がずっと高くなってしまう。これ
は、絶縁膜（SiO2）９の熱伝導率がSiよりも２桁程度小
さいために基板への放熱が防げられシリコン活性層10に
熱が蓄積してしまう。
パルス印加後100nsecにおけるチャンネル２の温度は約3
0℃で上記のSi基板上MOS FET素子よりも約６℃高い。ま
た、ゲート絶縁膜９の幅には、Ｙ方向に約170℃／μｍ
の温度勾配ができており、上記のSi基板上MOS FET素子
の場合よりも更に大きい熱ストレスが発生している。
0℃で上記のSi基板上MOS FET素子よりも約６℃高い。ま
た、ゲート絶縁膜９の幅には、Ｙ方向に約170℃／μｍ
の温度勾配ができており、上記のSi基板上MOS FET素子
の場合よりも更に大きい熱ストレスが発生している。
第14図に、150nsec後、つまりパルス電流を切って50nse
c後の、やはり第15図に示すX-Y平面部分の温度分布を示
す。上記の第10図に比較すると、熱が残ってしまう。
c後の、やはり第15図に示すX-Y平面部分の温度分布を示
す。上記の第10図に比較すると、熱が残ってしまう。
従って、SOI構造の場合には、絶縁層９に妨げられてSi
基板へチャンネル２から熱が逃げないので、この熱を除
去するため、さらに新しい熱流回路の構造が必要であ
る。
基板へチャンネル２から熱が逃げないので、この熱を除
去するため、さらに新しい熱流回路の構造が必要であ
る。
［発明の目的］ 本発明の目的は１個以上の半導体素子を内蔵する半導体
チップ全体にわたって過渡的かつ局所的な熱の除去を可
能にすることにある。
チップ全体にわたって過渡的かつ局所的な熱の除去を可
能にすることにある。
［課題を解決するための手段］ 本発明の半導体チップは上記目的を達成するため、基板
に形成された１個以上の半導体素子と、該素子上に形成
された絶縁層から成るチップにおいて、該絶縁層に少な
くとも上記半導体素子近傍に至るように設けられたスル
ーホールに高熱伝導性絶縁膜を形成し、該半導体素子が
発生する熱を上記高熱伝導性絶縁膜を含む熱流回路によ
り除去するように構成することを要旨とする。
に形成された１個以上の半導体素子と、該素子上に形成
された絶縁層から成るチップにおいて、該絶縁層に少な
くとも上記半導体素子近傍に至るように設けられたスル
ーホールに高熱伝導性絶縁膜を形成し、該半導体素子が
発生する熱を上記高熱伝導性絶縁膜を含む熱流回路によ
り除去するように構成することを要旨とする。
［作用］ チップ内で半導体素子の発熱で、過渡的、局所的に温度
上昇があっても、上記スルーホールに形成した高熱伝導
性絶縁膜を含む熱流回路により速やかに除去する。
上昇があっても、上記スルーホールに形成した高熱伝導
性絶縁膜を含む熱流回路により速やかに除去する。
［実施例］ 以下、図面に示す実施例を参照して本発明を説明する
と、第１図はチップ全体にわたる局所、過渡的熱流回
路、として平面型熱流回路の一実施例を示す。同図にお
いて基板14に発熱素子15が形成され、その上をカバーす
るように高熱伝導性絶縁層16が設けられている。基板14
は、Si,GaAs,InP,Al2O3など発熱素子15を形成するのに
適したものであれば何でもよい。この場合、発熱素子15
は、MOS型トランジスタ、パイポーラ型トランジスタ、
半導体レーザ、発光ダイオードなどの半導体素子の何で
あってもよく、要するに局所的、過渡的発熱源の性質を
もったもの何でも良い。
と、第１図はチップ全体にわたる局所、過渡的熱流回
路、として平面型熱流回路の一実施例を示す。同図にお
いて基板14に発熱素子15が形成され、その上をカバーす
るように高熱伝導性絶縁層16が設けられている。基板14
は、Si,GaAs,InP,Al2O3など発熱素子15を形成するのに
適したものであれば何でもよい。この場合、発熱素子15
は、MOS型トランジスタ、パイポーラ型トランジスタ、
半導体レーザ、発光ダイオードなどの半導体素子の何で
あってもよく、要するに局所的、過渡的発熱源の性質を
もったもの何でも良い。
高熱伝導性絶縁層16は、金属なみの熱伝導率をもち、か
つ絶縁体であれば何でも良いが、例えばAlN,BNなどが良
い。上記絶縁層16を含む平面型熱流回路によって、発熱
素子15の周辺で発生した局所的、過渡的に変動する熱は
平均化され、熱ストレスがなくなると同時に図示してい
ないが層16の上に設けられた放熱回路又は冷却回路によ
って熱がチップ全体に拡がる前に効率よく外部へ放出さ
れる。
つ絶縁体であれば何でも良いが、例えばAlN,BNなどが良
い。上記絶縁層16を含む平面型熱流回路によって、発熱
素子15の周辺で発生した局所的、過渡的に変動する熱は
平均化され、熱ストレスがなくなると同時に図示してい
ないが層16の上に設けられた放熱回路又は冷却回路によ
って熱がチップ全体に拡がる前に効率よく外部へ放出さ
れる。
なお、上記の手法は発熱素子又は半導体チップが３次元
的多層構造のものでも適用できる。
的多層構造のものでも適用できる。
第２図は、金属配線併合熱流回路とよぶ実施例であり、
14,15は第２図と同様の基板、発熱素子である。発熱素
子15の周辺で発生した局所的、過渡的に変動する熱は、
金属配線17によって吸い出される。18は絶縁層で、これ
も高熱伝導性絶縁層で形成するのが望ましいが、通常は
SiO2などの絶縁層で作られている。従ってこの場合金属
配線17で発熱素子15から熱を吸い上げ、高熱伝導性絶縁
層16で平均化され、さらに図示していないのが層16の上
に設けられた放熱回路又は冷却回路によって熱が効率よ
く外部へ放出される。
14,15は第２図と同様の基板、発熱素子である。発熱素
子15の周辺で発生した局所的、過渡的に変動する熱は、
金属配線17によって吸い出される。18は絶縁層で、これ
も高熱伝導性絶縁層で形成するのが望ましいが、通常は
SiO2などの絶縁層で作られている。従ってこの場合金属
配線17で発熱素子15から熱を吸い上げ、高熱伝導性絶縁
層16で平均化され、さらに図示していないのが層16の上
に設けられた放熱回路又は冷却回路によって熱が効率よ
く外部へ放出される。
第３図は、スルーホール型熱流回路とよぶ実施例であ
る。基板14に、目的に応じた発熱する半導体素子が形成
される。基板14は、Si,GaAs,InP,Al2O3,SiO2など、発熱
素子15を形成するのに適したものであれば何でもよい。
この場合、発熱素子15は、MOS型トランジスタ、バイポ
ーラ型トランジスタ、半導体レーザ、発光ダイオードな
ど何であってもよく、要するに局所的、過渡的発熱源の
性質をもったもの何でも良い。
る。基板14に、目的に応じた発熱する半導体素子が形成
される。基板14は、Si,GaAs,InP,Al2O3,SiO2など、発熱
素子15を形成するのに適したものであれば何でもよい。
この場合、発熱素子15は、MOS型トランジスタ、バイポ
ーラ型トランジスタ、半導体レーザ、発光ダイオードな
ど何であってもよく、要するに局所的、過渡的発熱源の
性質をもったもの何でも良い。
第１図の実施例では、平面型に熱流回路をすぐに形成で
きたが、通常、多層配線、メサ構造などがあって発熱素
子の周辺は凹凸で直ちに平面的な高熱伝導膜を形成でき
るものではない。
きたが、通常、多層配線、メサ構造などがあって発熱素
子の周辺は凹凸で直ちに平面的な高熱伝導膜を形成でき
るものではない。
従って、本実施例では、第３図に示すように絶縁層18に
スルーホールを発熱素子近くまで開け、高熱伝導性膜19
を形成する。高熱伝導性膜19は、発熱素子15の電気的特
性を阻害しなければ金属でもよい。通常、膜19は高熱伝
導性膜で形成する方が設計しやすく、また発熱素子15に
直接触れる構造でもよい。高熱伝導性絶縁膜19とは、例
えばAlN,BNなどである。
スルーホールを発熱素子近くまで開け、高熱伝導性膜19
を形成する。高熱伝導性膜19は、発熱素子15の電気的特
性を阻害しなければ金属でもよい。通常、膜19は高熱伝
導性膜で形成する方が設計しやすく、また発熱素子15に
直接触れる構造でもよい。高熱伝導性絶縁膜19とは、例
えばAlN,BNなどである。
第３図の例では、さらに基板側にスルーホールが開けら
れ、高熱伝導性膜20が形成されており、基板側からも熱
を取る工夫がなされているが、スルーホール型熱流回路
19又は20は各々一方のみであっても効果がある。
れ、高熱伝導性膜20が形成されており、基板側からも熱
を取る工夫がなされているが、スルーホール型熱流回路
19又は20は各々一方のみであっても効果がある。
高熱伝導性膜20は、発熱素子15の電気特性を阻害しなけ
れば金属でもよい。通常膜20は高熱伝導性絶縁膜で形成
する方が設計しやすく、また発熱素子15に直接触れる構
造でもよい。高熱伝導性絶縁膜20とは、例えばAlN,BNな
どである。
れば金属でもよい。通常膜20は高熱伝導性絶縁膜で形成
する方が設計しやすく、また発熱素子15に直接触れる構
造でもよい。高熱伝導性絶縁膜20とは、例えばAlN,BNな
どである。
図示はしていないが、層19,20の次に設けられた放熱回
路又は冷却回路によって熱が効率よくチップ全体に拡が
る前に外へ放出される。
路又は冷却回路によって熱が効率よくチップ全体に拡が
る前に外へ放出される。
第４図は、空冷フィンによる放熱回路の実施例である。
チップ21は、前述した熱流回路が施されたものであり、
チップ内の発熱素子としてはすでに述べたようにMOS型
トランジスタ、バイポーラ型トランジスタ、半導体レー
ザ、発光ダイオードなどの半導体素子であって、高速動
作のため、局所的、過渡的に発熱している。このチップ
21を放熱フィン24と接続するためにチップの表と裏の両
方から熱を取り去るように工夫されている。チップの一
方側は、熱伝導性の優れた接着法によって高熱伝導板22
（通常絶縁体がよく例えばAlN,BNなどである。金属で良
ければ、Al,Cu板などである）に取付けられ、放熱フィ
ン22に熱が伝えられる。チップの他方側は、高熱伝導膜
23（例えば、AlN,BN膜など）でカバーされ、高熱伝導板
26との隙間を埋めてあり、放熱フィン27に熱が伝えられ
る。
チップ内の発熱素子としてはすでに述べたようにMOS型
トランジスタ、バイポーラ型トランジスタ、半導体レー
ザ、発光ダイオードなどの半導体素子であって、高速動
作のため、局所的、過渡的に発熱している。このチップ
21を放熱フィン24と接続するためにチップの表と裏の両
方から熱を取り去るように工夫されている。チップの一
方側は、熱伝導性の優れた接着法によって高熱伝導板22
（通常絶縁体がよく例えばAlN,BNなどである。金属で良
ければ、Al,Cu板などである）に取付けられ、放熱フィ
ン22に熱が伝えられる。チップの他方側は、高熱伝導膜
23（例えば、AlN,BN膜など）でカバーされ、高熱伝導板
26との隙間を埋めてあり、放熱フィン27に熱が伝えられ
る。
25は取付けボードである。このようにして、チップ内に
発生した局所的、過渡的発熱は、チップの横方向に拡が
る前に外へ取り出されるので、高速動作が安定に行え
る。
発生した局所的、過渡的発熱は、チップの横方向に拡が
る前に外へ取り出されるので、高速動作が安定に行え
る。
第５図は、冷却による放熱又は冷却回路の実施例であ
る。第４図の実施例と同様に21はチップ、22は高熱伝導
板、23は高熱伝導膜、24,27は放熱フィン、25は取付け
ボードである。本実施例では、冷却し、液体28は、29の
液体循環管に沿って流れる。この場合冷却用液体28は、
冷却に適したものならば何でもよいが、例えばフレオ
ン、水などが適当である。
る。第４図の実施例と同様に21はチップ、22は高熱伝導
板、23は高熱伝導膜、24,27は放熱フィン、25は取付け
ボードである。本実施例では、冷却し、液体28は、29の
液体循環管に沿って流れる。この場合冷却用液体28は、
冷却に適したものならば何でもよいが、例えばフレオ
ン、水などが適当である。
このようにして空冷に比較してはるかに大量の熱をチッ
プから効率よく取り去ることができ、さらに安定な高速
動作が得られる。
プから効率よく取り去ることができ、さらに安定な高速
動作が得られる。
［発明の効果］ 以上説明した所から明らかなように本発明によれば、過
渡的に応答し、微小域からの熱を除去できる熱流回路を
半導体チップ内に設けることによって電子回路の集積度
が向上し、かつ高速動作が安定化され、実用上の効果は
多大である。
渡的に応答し、微小域からの熱を除去できる熱流回路を
半導体チップ内に設けることによって電子回路の集積度
が向上し、かつ高速動作が安定化され、実用上の効果は
多大である。
第１図乃至第５図は夫々本発明の一実施例を示す概略
図、第６図乃至第10図は夫々従来のMOS FET素子の問題
点を説明するための図、第11図乃至第15図は夫々従来の
SOI構造のMOS FET素子の問題点を説明するための図であ
る。 １……基板、２……チャンネル、３……ゲート電極、４
……ゲート絶縁膜、５……ドレイン又はソース、６……
配線、７……絶縁層、８……絶縁層、９……絶縁層（SO
I用）、10……半導体層（SOI用）、14……基板、15……
発熱素子、16……高熱伝導性絶縁層、17……配線用金属
層、18……絶縁層、19……高熱伝導性膜、20……高熱伝
導性膜、21……チップ、22……高熱伝導板、23……高熱
伝導膜、24……放熱フィン、25……ボード、26……高熱
伝導板、27……放熱フィン、28……冷却用液体、29……
液体循環管。
図、第６図乃至第10図は夫々従来のMOS FET素子の問題
点を説明するための図、第11図乃至第15図は夫々従来の
SOI構造のMOS FET素子の問題点を説明するための図であ
る。 １……基板、２……チャンネル、３……ゲート電極、４
……ゲート絶縁膜、５……ドレイン又はソース、６……
配線、７……絶縁層、８……絶縁層、９……絶縁層（SO
I用）、10……半導体層（SOI用）、14……基板、15……
発熱素子、16……高熱伝導性絶縁層、17……配線用金属
層、18……絶縁層、19……高熱伝導性膜、20……高熱伝
導性膜、21……チップ、22……高熱伝導板、23……高熱
伝導膜、24……放熱フィン、25……ボード、26……高熱
伝導板、27……放熱フィン、28……冷却用液体、29……
液体循環管。
Claims (6)
- 【請求項１】基板に形成された１個以上の半導体素子
と、該素子上に形成された絶縁層から成るチップにおい
て、該絶縁層に少なくとも上記半導体素子近傍に至るよ
うに設けられたスルーホールに高熱伝導性絶縁膜を形成
し、該半導体素子が発生する熱を上記高熱伝導性絶縁膜
を含む熱流回路により除去するように構成したことを特
徴とする半導体チップ。 - 【請求項２】上記基板に少なくとも上記半導体素子近傍
に至るように設けられたスルーホールに、高熱伝導性絶
縁膜を形成した請求項（１）記載の半導体チップ。 - 【請求項３】前記高熱伝導性絶縁膜がAlN又はBNである
請求項（１）に記載の半導体チップ。 - 【請求項４】前記高熱伝導性絶縁膜上に、放熱又は冷却
回路を設けた請求項（１）に記載の半導体チップ。 - 【請求項５】前記チップの一方側に取付けた高熱伝導性
板上にフィンを設けると共に上記チップの他方側に高熱
伝導性膜を介して高熱伝導性板を設け、この高熱伝導性
板上フィンを設けた請求項（１）に記載の半導体チッ
プ。 - 【請求項６】上記フィンを冷却用液体によって冷却する
ように構成した請求項（５）に記載の半導体チップ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209765A JPH07120735B2 (ja) | 1988-08-23 | 1988-08-23 | 半導体チップ |
| GB8918867A GB2222721B (en) | 1988-08-23 | 1989-08-18 | Cooling semiconductor devices |
| FR8911128A FR2636777B1 (fr) | 1988-08-23 | 1989-08-22 | Dispositif semiconducteur a circuit de decharge de chaleur |
| DE19893927866 DE3927866A1 (de) | 1988-08-23 | 1989-08-23 | Halbleiterbauelement |
| GB9117667A GB2246472A (en) | 1988-08-23 | 1991-08-15 | Cooling semiconductor devices |
| GB9117666A GB2246471B (en) | 1988-08-23 | 1991-08-15 | Cooling semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209765A JPH07120735B2 (ja) | 1988-08-23 | 1988-08-23 | 半導体チップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258255A JPH0258255A (ja) | 1990-02-27 |
| JPH07120735B2 true JPH07120735B2 (ja) | 1995-12-20 |
Family
ID=16578250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63209765A Expired - Fee Related JPH07120735B2 (ja) | 1988-08-23 | 1988-08-23 | 半導体チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120735B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9299914B2 (en) | 2011-04-01 | 2016-03-29 | Renesas Electronics Corporation | Semiconductor device, manufacturing method of the same, and mobile phone |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4828956A (ja) * | 1971-08-20 | 1973-04-17 | ||
| JPS5895848A (ja) * | 1981-12-02 | 1983-06-07 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-08-23 JP JP63209765A patent/JPH07120735B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4828956A (ja) * | 1971-08-20 | 1973-04-17 | ||
| JPS5895848A (ja) * | 1981-12-02 | 1983-06-07 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0258255A (ja) | 1990-02-27 |
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