KR20100130721A - Ｄｔｉ를 이용한 열 우회로가 구비된 ｓｏｉ 웨이퍼 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 작동시에 발생되는 열을 효과적으로 분산시켜 반도체 소자의 온도 상승에 의해 초래되는 반도체 소자의 불량을 방지함으로써 반도체 소자의 성능 및 신뢰성을 향상시킬 수 있도록 하는 DTI를 이용한 열 우회로가 구비된 SOI 웨이퍼 및 그 형성 방법에 관한 것이다.
이를 실현하기 위한 본 발명의 DTI를 이용한 열 우회로가 구비된 SOI 웨이퍼는, 실리콘기판; 상기 실리콘기판의 상면에 형성되는 매립산화물로 이루어진 절연층; 상기 절연층의 상면에 형성되는 단결정 실리콘층; 상기 실리콘층 상에 단위 소자가 형성되는 복수의 활성영역 사이의 DTI가 형성될 소자분리영역에 위치한 상기 실리콘층과 상기 절연층을 관통하여 상기 실리콘기판에 바닥면이 형성되는 트렌치;및 상기 트렌치 내부에 충진되는 열전도 물질;로 이루어져, 상기 단위 소자의 작동시 발생되는 열이 상기 DTI의 열전도 물질을 통해 상기 실리콘기판으로 전달되도록 이루어진 것을 특징으로 한다.
SOI, DTI, 열저항, 열전달 물질, 열 우회로.
Description
본 발명은 DTI를 이용한 열 우회로가 구비된 SOI 웨이퍼 및 그 형성 방법에 관한 것으로서, 더욱 상세하게는 반도체 소자의 작동시에 발생되는 열을 효과적으로 분산시켜 반도체 소자의 온도 상승에 의해 초래되는 반도체 소자의 불량을 방지함으로써 반도체 소자의 성능 및 신뢰성을 향상시킬 수 있도록 하는 DTI를 이용한 열 우회로가 구비된 SOI 웨이퍼 및 그 형성 방법에 관한 것이다.
최근, 절연층(insulator layer) 위에 단결정 실리콘층(single crystal silicon layer)을 형성하고, 상기 단결정 실리콘층에 반도체 단위 소자를 집적하는 SOI(Silicon on insulator) 기술이 주목받고 있다.
이러한 SOI 기술은 상층부의 단위 소자가 형성된 실리콘층이 매립산화물(BOX; Buried Oxide)로 구성된 절연층에 의해 하부의 실리콘기판과 완전히 분리된 구조를 갖는다.
이러한 SOI 기술은 미세한 디자인 룰(design rule)을 가지는 고집적화된 반 도체 소자의 작동시 정션 커패시턴스(junction capacitance)를 감소시킬 수 있고, 섈로우 소스/드레인을 구현할 수 있으며, 쇼트 채널 효과(short channel effect)의 억제가 용이하여 소자의 스케일링(scaling)에 유리한 장점이 있다.
도 1은 종래 SOI 웨이퍼의 구조를 나타낸 단면도, 도 2는 종래 열저항 감소를 위한 SOI 웨이퍼의 구조를 나타낸 단면도이다.
도 1을 참조하면, 종래의 SOI 웨이퍼(1)는 실리콘기판(10)의 상면에 절연층(20, BOX)과 실리콘층(30)이 순차로 적층된 구조에서, 상기 실리콘층(30) 내의 소자분리영역에는 저면이 절연층(20)에 접하도록 소자분리막(40)이 형성되고, 상기 소자분리막(40) 사이의 실리콘층(30) 상에는 게이트 산화막(52)을 개재하여 게이트 전극(54)이 형성되며, 상기 게이트 전극(54)의 양 측벽에는 스페이서(56)가 형성되고, 상기 게이트 전극(54) 양 에지측의 실리콘층(30) 내에는 저면이 절연층(20)에 접하는 LDD(Lightly Doped Drain) 구조의 소스 영역(31)과 드레인 영역(32)이 형성되어, 절연층(20)과 소자분리막(40)에 의해 둘러싸여 밀폐된 활성 영역이 트랜지스터의 채널 영역으로 사용되도록 소자 설계가 이루어져 있다.
상기와 같은 구조로 이루어진 종래의 SOI 웨이퍼(1)의 경우 트랜지스터 등 단위 소자(50)의 구동시에 자가 발열로 인해 많은 열이 발생하게 되며, 단위 소자의 열저항이 증가될 경우에는 트랜지스터의 문턱전압(Vth)이 낮아지거나 SRAM의 다이나믹(dynamic) 특성이 불안정해져 데이터 에러(data error)가 발생되는 등 소자의 특성이 저하되는 문제가 있다.
따라서, SOI 웨이퍼(1)에서는 단위 소자(50)가 형성된 실리콘층(30)에 집적 된 열을 외부로 분산시킬 수 있는 구조를 필요로 하게 된다.
도 2를 참조하면, 종래에는 상기와 같은 열 분산의 문제를 해결하기 위한 방안으로서, 열저항을 감소시키기 위하여 단위 소자(50a)의 크기를 증가시켜서 단위 소자(50a)와 실리콘층(30a) 간의 접촉 표면적을 증가시키는 방법, 또는 개개의 단위 소자(50a)의 열저항은 그대로 두고 히트 싱크(heat sink,60)와 같은 열 흡수원을 부착시켜 실리콘층(30a)에 집적된 열이 외부로 분산되도록 하는 방법이 사용되었다.
그러나, 단위 소자(50a)의 크기를 크게 제작하는 방법은 반도체 칩의 크기가 점차 미세화되어 가는 현재의 추세에 적합하지 않으며, 히트 싱크(60)를 부착시키는 방법은 반도체 칩의 구조가 복잡해지고 제작비용을 상승시키는 문제점이 있다.
또한, 종래의 SOI 웨이퍼(1a)는 절연층(20)의 열저항이 실리콘층(30a)의 열저항보다 크기 때문에 실리콘층(30a)으로부터 절연층(20)으로 열전달이 원활하게 이루어지지 않으며, 도 1에 도시된 소자분리막(40)을 도 2에 도시된 바와 같이 깊은 트렌치 격리구조인 DTI(Deep Trench Isolation, 40a) 구조로 형성할 경우에는 단위 소자(50a)가 형성된 실리콘층(30a)에 집적된 열이 상대적으로 열저항이 낮은 양 측방의 DTI(40a,40b)를 통해 전달될 수 있지만 측방의 실리콘층(30b)에 형성되는 단위 소자(미도시됨)에 영향을 미쳐서 열 동조현상을 발생시킬 수 있는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, SOI 구조로 이루어진 반도체 소자의 작동시에 발생되는 열을 효과적으로 분산시킬 수 있는 열 우회로를 형성함으로써 반도체 소자의 온도 상승에 의해 초래되는 반도체 소자의 불량을 방지할 수 있도록 하는 DTI를 이용한 열 우회로가 구비된 SOI 웨이퍼 및 그 형성 방법을 제공함에 그 목적이 있다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 DTI를 이용한 열 우회로가 구비된 SOI 웨이퍼는, 실리콘기판; 상기 실리콘기판의 상면에 형성되는 매립산화물로 이루어진 절연층; 상기 절연층의 상면에 형성되는 단결정 실리콘층; 상기 실리콘층 상에 단위 소자가 형성되는 복수의 활성영역 사이의 DTI가 형성될 소자분리영역에 위치한 상기 실리콘층과 상기 절연층을 관통하여 상기 실리콘기판에 바닥면이 형성되는 트렌치;및 상기 트렌치 내부에 충진되는 열전도 물질;로 이루어져, 상기 단위 소자의 작동시 발생되는 열이 상기 DTI의 열전도 물질을 통해 상기 실리콘기판으로 전달되도록 이루어진 것을 특징으로 한다.
상기 트렌치의 내측면에는 상기 실리콘층과 상기 실리콘기판을 전기적으로 격리하는 절연물질로 이루어진 라이너층이 추가로 형성된 것을 특징으로 한다.
상기 열전도 물질은 실리콘, 폴리실리콘, 알루미늄, 구리, 텅스텐, 내화금속 및 티타늄으로 구성되는 그룹에서 선택되는 것을 특징으로 한다.
본 발명에 따른 DTI를 이용한 열 우회로가 구비된 SOI 웨이퍼 형성 방법은, 실리콘기판의 상면에 매립산화물로 이루어진 절연층을 형성하고, 상기 절연층의 상면에 단결정 실리콘층을 형성하는 단계; 상기 실리콘층의 상면에 DTI가 형성될 소자분리영역의 상부가 개방되도록 마스크를 형성하여 상기 소자분리영역의 실리콘층과 절연층 및 실리콘기판을 식각하여 상기 실리콘기판에 트렌치의 바닥면이 위치되도록 트렌치를 형성하는 단계; 상기 트렌치의 내부를 포함한 상기 실리콘층의 상면에 열전도 물질을 도포하는 단계;및 상기 실리콘층의 상면과 상기 트렌치 내부에 충진된 열전도 물질의 상면이 수평을 이루도록 상기 열전도 물질의 상부를 제거하여 평탄화하는 단계;를 포함하는 것을 특징으로 한다.
상기 트렌치를 형성하는 단계와 상기 열전도 물질을 도포하는 단계 사이에는, 상기 트렌치의 내측면과 상기 실리콘층의 상면에 절연물질로 이루어진 라이너층을 형성하는 단계;를 추가로 포함하는 것을 특징으로 한다.
본 발명에 따른 DTI를 이용한 열 우회로가 구비된 SOI 웨이퍼 및 그 형성 방법에 의하면, SOI 웨이퍼의 제작시 실리콘층의 소자분리영역에 형성되는 DTI를 하측으로 절연층을 관통하여 실리콘 기판의 일부에 접촉되도록 형성하고, DTI의 내부에는 열전도 물질로 충진된 열 우회로를 형성함으로써 단위 소자의 구동시 발생되어 실리콘층에 전달된 열이 열 우회로를 통하여 실리콘기판으로 전달되어 분산될 수 있는 장점이 있다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3d는 본 발명에 따른 DTI를 이용한 열 우회로가 구비된 SOI 웨이퍼의 형성 단계를 나타낸 단면도이다.
이하에서는 본 발명에 따른 SOI 웨이퍼(100)의 구조 및 형성단계를 공정 순서에 따라서 함께 설명하기로 한다.
우선, 도 3a에 도시된 바와 같이 실리콘기판(100)의 상면에 매립산화물(BOX)로 이루어진 절연층(120)을 형성하고, 상기 절연층(120)의 상면에는 단결정 실리콘층(130)을 순차로 형성한다.
다음으로, 도 3b에 도시된 바와 같이 반도체 단위 소자가 형성될 활성영역인 제1 활성영역(131)과 제2 활성영역(132)에 위치된 실리콘층(130)의 상면에 마스크(미도시됨)를 형성하여 DTI(Deep trench isolation)가 형성될 소자분리영역의 상부가 개방되도록 한다.
다음으로는 식각을 진행하되, 바람직하게는 반응성 이온식각(RIE; Reactive Ion Etching)을 이용하여 소자분리영역에 위치한 실리콘층(130)과 절연층(120) 및 실리콘기판(110)의 일부를 식각함으로써 깊은 트렌치(140)를 형성한다.
그 후, 도 3c에 도시된 바와 같이 트렌치(140)의 내측면과 실리콘층(130)의 상면에 라이너층(150)을 형성한다.
상기 라이너층(150)은 확산장벽으로서의 역할을 함과 동시에 실리콘층(130) 과 실리콘기판(110)을 절연시키는 역할을 한다.
다음으로, 상기 라이너층(150)이 형성된 트렌치(140)의 내부와 실리콘층(130)의 상면에는 열전도 물질(160)을 도포한다.
상기 열전도 물질(160)로는 실리콘, 폴리실리콘, 알루미늄, 구리, 텅스텐, 내화금속 및 티타늄으로 구성되는 그룹에서 선택될 수 있다.
다음으로, 도 3d에 도시된 바와 같이 실리콘층(130)의 상부에 도포된 열전도 물질(160)을 제거하여 평탄화함으로써 실리콘층(130)의 상면과 트렌치(140) 내부에 충진된 열전도 물질(160)로 이루어진 DTI(170)의 상면이 수평을 이루도록 형성한다.
도 4는 본 발명에 따른 DTI를 이용한 열 우회로가 구비된 SOI 웨이퍼에서 소자의 열이 분산되는 경로를 설명하기 위한 도면이다.
상기 단계들을 순차로 거쳐서 제작된 SOI 웨이퍼(100)는 공지의 DTI 형성 공정을 응용하여 트렌치(140)의 바닥면이 실리콘기판(110)에 포함되도록 식각하고, 트렌치(140) 내부에는 열전도 물질(160)이 충진된 DTI(170), 즉 열 우회로를 형성하게 된다.
도 4에 화살표로 표시된 바와 같이 단위 소자(50b,50c)의 동작시 발생되어 실리콘층(130)에 집적되는 열은 하측의 절연층(120)으로 전달됨과 아울러 측방의 DTI(170)로 전달되며, 열저항이 낮은 DTI(170)로 전달된 열은 상하 방향으로 전달되어 하측으로는 실리콘기판(110)을 통해 열이 효과적으로 분산될 수 있다.
또한, 상기 DTI(170)를 통하여 열전달이 원활하게 이루어짐으로써 종래기술 에서 언급된 바와 같이 실리콘층(130)에서 측방으로 전달되는 열에 의해 인접한 단위 소자에 열 동조현상이 초래되는 문제를 방지할 수 있게 된다.
이에 따라, 단위 소자(50b,50c)가 형성되는 실리콘층(130)에 집적되는 열을 효과적으로 분산시킴으로써 단위 소자 자체의 열저항을 감소시킬 수 있게 되므로 반도체 소자의 동작 특성을 안정화시킬 수 있게 된다.
본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
도 1은 종래 SOI 웨이퍼의 구조를 나타낸 단면도,
도 2는 종래 열저항 감소를 위한 SOI 웨이퍼의 구조를 나타낸 단면도,
도 3a 내지 도 3d는 본 발명에 따른 DTI를 이용한 열 우회로가 구비된 SOI 웨이퍼의 형성 단계를 나타낸 단면도,
도 4는 본 발명에 따른 DTI를 이용한 열 우회로가 구비된 SOI 웨이퍼에서 소자의 열이 분산되는 경로를 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
1,1a,100 : SOI 웨이퍼 10,110 : 실리콘기판
20,120 : 절연층(BOX층) 30,30a,30b,130 : 실리콘층
31 : 소스 영역 32 : 드레인 영역
40 : 소자분리막 40a,40b,170 : DTI
50,50a,50b,50c : 단위 소자 52 : 게이트 산화막
54 : 게이트 전극 56 : 스페이서
60 : 히트 싱크 131 : 제1 활성영역
132 : 제2 활성영역 140 : 트렌치
150 : 라이너층 160 : 열전도물질
Claims (5)
- 실리콘기판;상기 실리콘기판의 상면에 형성되는 매립산화물로 이루어진 절연층;상기 절연층의 상면에 형성되는 단결정 실리콘층;상기 실리콘층 상에 단위 소자가 형성되는 복수의 활성영역 사이의 DTI가 형성될 소자분리영역에 위치한 상기 실리콘층과 상기 절연층을 관통하여 상기 실리콘기판에 바닥면이 형성되는 트렌치;및상기 트렌치 내부에 충진되는 열전도 물질;로 이루어져, 상기 단위 소자의 작동시 발생되는 열이 상기 DTI의 열전도 물질을 통해 상기 실리콘기판으로 전달되도록 이루어진 것을 특징으로 하는 DTI를 이용한 열 우회로가 구비된 SOI 웨이퍼.
- 제1항에 있어서,상기 트렌치의 내측면에는 상기 실리콘층과 상기 실리콘기판을 전기적으로 격리하는 절연물질로 이루어진 라이너층이 추가로 형성된 것을 특징으로 하는 DTI를 이용한 열 우회로가 구비된 SOI 웨이퍼.
- 제2항에 있어서,상기 열전도 물질은 실리콘, 폴리실리콘, 알루미늄, 구리, 텅스텐, 내화금속 및 티타늄으로 구성되는 그룹에서 선택되는 것을 특징으로 하는 DTI를 이용한 열 우회로가 구비된 SOI 웨이퍼.
- 실리콘기판의 상면에 매립산화물로 이루어진 절연층을 형성하고, 상기 절연층의 상면에 단결정 실리콘층을 형성하는 단계;상기 실리콘층의 상면에 DTI가 형성될 소자분리영역의 상부가 개방되도록 마스크를 형성하여 상기 소자분리영역의 실리콘층과 절연층 및 실리콘기판을 식각하여 상기 실리콘기판에 트렌치의 바닥면이 위치되도록 트렌치를 형성하는 단계;상기 트렌치의 내부를 포함한 상기 실리콘층의 상면에 열전도 물질을 도포하는 단계;및상기 실리콘층의 상면과 상기 트렌치 내부에 충진된 열전도 물질의 상면이 수평을 이루도록 상기 열전도 물질의 상부를 제거하여 평탄화하는 단계;를 포함하는 것을 특징으로 하는 DTI를 이용한 열 우회로가 구비된 SOI 웨이퍼 형성 방법.
- 제4항에 있어서,상기 트렌치를 형성하는 단계와 상기 열전도 물질을 도포하는 단계 사이에는, 상기 트렌치의 내측면과 상기 실리콘층의 상면에 절연물질로 이루어진 라이너층을 형성하는 단계;를 추가로 포함하는 것을 특징으로 하는 DTI를 이용한 열 우회로가 구비된 SOI 웨이퍼 형성 방법.
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| KR1020090049386A KR20100130721A (ko) | 2009-06-04 | 2009-06-04 | Ｄｔｉ를 이용한 열 우회로가 구비된 ｓｏｉ 웨이퍼 및 그 형성 방법 |
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| KR1020090049386A KR20100130721A (ko) | 2009-06-04 | 2009-06-04 | Ｄｔｉ를 이용한 열 우회로가 구비된 ｓｏｉ 웨이퍼 및 그 형성 방법 |
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| KR1020090049386A KR20100130721A (ko) | 2009-06-04 | 2009-06-04 | Ｄｔｉ를 이용한 열 우회로가 구비된 ｓｏｉ 웨이퍼 및 그 형성 방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101312593B1 (ko) * | 2012-04-09 | 2013-09-30 | (주)에이피텍 | 실리콘 웨이퍼의 트렌치 형성방법 |
| CN116053261A (zh) * | 2023-01-28 | 2023-05-02 | 微龛(广州)半导体有限公司 | 高精度的薄膜电阻装置及其制备方法 |
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2009
- 2009-06-04 KR KR1020090049386A patent/KR20100130721A/ko not_active Application Discontinuation
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