JPH02226808A - 過電流保護機能付きパワーｍｏｓｆｅｔ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、過電流保護機能を備えたパワーＭＯＳＦＥＴ
　（ＭＯＳ形電界効果トランジスタ）に関する。

Ｂ、従来の技術 過電流保護機能付きパワーＭＯＳＦＥＴとしては、例え
ば、第１２図に示すように本出願人によって提案された
特願昭６２−２２３０１８号に示すものがある。

第１２図において、１００は過電流保護機能付きのパワ
ーＭＯＳＦＥＴ、ＲＬは負荷である。

過電流保護機能付きパワーＭＯＳＦＥＴは、負荷ＲＬを
スイッチングするメインＭＯＳＦＥＴ　Ｍｌ（以下、Ｍ
ＯＳトランジスタＭｌ）と、このメインＭＯＳトランジ
スタＭ１に並列に接続されるカレントミラーＭＯＳＦＥ
Ｔ　Ｍ２（以下、ＭＯＳトランジスタＭ２）とを備え、
カレントミラーＭｏＳトランジスタＭ２は単一もしくは
数個のパワーＭＯＳＦＥＴセルを並列に接続し、メイン
ＭＯＳトランジスタＭ１は同一のパワーＭＯＳＦＥＴセ
ルを数十個並列に接続したものからそれぞれ構成される
。

また、第１２図において、ＲＢは電流検出用抵抗、Ｒｉ
は入力抵抗、Ｔ１はメインＭＯＳトランジスタＭ１のゲ
ート電圧ＶＧｔを制限するバイポーラ・トランジスタで
ある。電流検出抵抗ＲｓはカレントミラーＭｏＳトラン
ジスタＭ２のソースに直列に接続され、入力抵抗Ｒｉは
、ＭＯＳトランジスタＭｌ、Ｍ２の共通のゲート入力端
子ＧとメインＭＯＳトランジスタＭ１のゲート間に直列
に接続されている。バイポーラ・トランジスタＴ１のコ
レクタは入力抵抗Ｒｉを介して、ゲート入力端子Ｇに接
続されているカレントミラーＭＯＳトランジスタＭ２の
ゲートに接続され、そのエミッタはメインＭＯＳトラン
ジスタＭ１のソースに接続されると共に、ベースはカレ
ントミラーＭＯＳトランジスタＭ２のソースに接続され
ている。

次に、このように構成された従来の過電流保護機能付き
パワーＭＯＳＦＥＴの動作について説明する。

メインＭＯＳトランジスタＭ１に負荷ＲＬを通して電源
電圧ＶＢが印加されている状態において、例えば負荷Ｒ
しが短絡されるなどの異常が発生すると、メインＭｏＳ
トランジスタＭ１のドレイン・ソース間にかかる電圧Ｖ
ＤＳが増加し、これに流れる電流Ｉも増大する。この時
、過電流保護機能を有しないパワーＭＯＳＦＥＴにあっ
ては、過電流によって温度が上昇し破壊されてしまう。

そこで、第１２に示す構成のパワーＭＯＳＦＥＴは、次
のようにして過電流から保護している６過電流が流れる
と、カレントミラーＭＯＳ上ラスタＭ２を通して電流検
出抵抗Ｒ８に流れる電流ｉも増大する。このため、バイ
ポーラ・トランジスタＴ１のベース・エミッタ間電圧Ｖ
ａＥ＝ｉ−Ｒ５が大きくなり、ついにはベース・エミッ
タ間電圧の閾値ＶＢＥＯＮ　（＝０．６Ｖ）　ニなる。

すると、バイポーラ・トランジスタＴ１にベース電流ｉ
Ｂが流れ、トランジスタＴ１が導通してコレクタ電流ｉ
（Ｈが流れる。そして、ベース電流ｉＢが増大するに伴
いコレクタ電流ｉｃも増大し、メインＭＯＳトランジス
タＭ１のゲート電圧ｖＧ工が減少する。これを式で示す
と以下のようになる。

Ｒｓ（ｉ−ｉｎ）＝ＶａＥｏｑ　＝０．６Ｖ　　・・・
・・・（１）ｉ（Ｈ＝ｈｐＢ−ｉＢ　　　　　　　　　
　　−”・（２）Ｖｑ、＝Ｖｃ、−Ｒｉ−ｉｃ　　　　
　　　−・”　（３）上記（１）、（２）、（３）式か
らｉｃ及びｉＢを除去すると、 となる。但し、ｈＰＢはバイポーラ・トランジスタＴ１
のエミッタ接地電流増幅率である。また、（４）式が成
立するための条件を次の（５）式に書き表わすことがで
きる。

Ｒ５−１＞ＶＢＥＯＮ　　　　　　　　　　−・”　（
５）上記（４）式及び（５）式から次のことがわかる。

電流ｉが増加してＲ８−１がＶ　ＢＥＯＮを越えるとバ
イポーラ・トランジスタＴ１がターンオンする。

電流ｉがさらに増加すると、Ｉｃ、ＩＢが大きくなり、
その結果、ゲート電圧ＶＧＬがメインＭＯＳトランジス
タＭ１の閾値電圧ＶＴＨより小さくなるとメインＭＯＳ
トランジスタＭ１がターンオフする。

このため電流Ｉが減少してパワーＭＯ８，ＦＥＴを過電
流から保護することができる。

ところで、電流検出抵抗Ｒ８には、パワーＭＯＳＦＥＴ
と同一のシリコン基板上の所定領域に不純物を拡散して
形成する拡散抵抗と、シリコン基板上の絶縁膜上に堆積
したポリシリコン膜に形成するポリシリコン抵抗とがあ
る。

第１３図は、ポリシリコン抵抗の温度特性図を示すもの
で、　　ｒＪｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐ
ｈｙｃｉｃｓ。

Ｖｏｌ、４６．Ｎｏ、１２．Ｄｅｃ、１９７５．　　Ｔ
ｈｅ　ａｌａｃｔｒｉｃａｌｐｒｏｐｅｒｔｉｅｓ　ｏ
ｆ　ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ　５ｉｌｉｃｏｎ
　ｆｉｌｎ＋ｓ”−Ｐ、　５２４９Ｊに開示されている
。なお縦軸には、１６０℃での比抵抗に対する各温度の
比抵抗の比を対数表示した単位を用いている。

この第１３図は、温度が高くなるとポリシリコン抵抗の
抵抗値が減少すること、即ち、温度依存性があることを
表わしている。これは、温度上昇に伴いポリシリコン膜
の結晶粒界のポテンシャル・バリアを超える熱放出電子
の数が増加するからである。

このようなポリシリコン抵抗を電流検出抵抗として用い
る場合、その抵抗値は温度の上昇につれ減少するから、
上記（５）式のＲ８が小さくなる。

これに伴い（５）式の条件を満足させようとすると、電
流ｉを増大しなければならないが、この電流ｉでバイポ
ーラ・トランジスタＴ１のターンオンを条件を確保しよ
うとしても、それ以前にメインＭＯＳトランジスタＭ１
に過電流が流れてしまうおそれがある。また、バイポー
ラ・トランジスタＴ１がターンオンしにくくなりパワー
ＭＯＳＦＥＴの過電流保護機能はほとんど発揮できない
。

また第１４図は、拡散抵抗の温度特性図を示すもので、
「電気通信学会大学講座、コロナ社、昭和３９年２月１
０日初版発行、“半導体電子工学”、Ｐ、３１」に開示
されている。

この第１４図は次のことを示している。

温度が低くなると不純物からキャリアが供給されにくく
なるために導電率が減少する。また、温度が上昇すると
ほとんどの不純物がイオン化しキャリアが増加しないた
めに導電率が飽和する領域がある。そして、温度がさら
に上昇すると、真性半導体からのキャリアが発生し導電
率が再び増加する。但し、飽和領域ではキャリアの移動
度の温度依存性によって、温度が上昇するに伴い導電率
が多少減少する傾向を示す。

即ち、拡散抵抗の抵抗値はほとんどの温度範囲で温度の
上昇につれて減少する。但し、ある温度範囲内のみで抵
抗値がほとんど一定または温度上昇によって多少増大す
る。この温度範囲は不純物密度や結晶欠陥密度などによ
って決定されるものである。

このような拡散抵抗を電流検出抵抗として用いる場合、
その不純物密度や欠陥密度を制御して、ＭＯＳＦＥＴの
動作が保証される温度範囲内で拡散抵抗の抵抗値が温度
とともに大きくなるようにすれば、ＭＯＳＦＥＴの過電
流保護機能を有効に発揮し得る。しかし、拡散抵抗は、
温度が下がると抵抗値が減少するため、これを考慮して
過電流保護機能が失われないように設計する必要がある
。

Ｃ１発明が解決しようとする課題 上述のような従来の過電流保護機能付きパワーＭＯＳＦ
ＥＴでは、カレントミラーＭＯＳトランジスタＭ２を通
って流れる電流ｉをポリシリコン抵抗又は拡散抵抗から
なる電流検出抵抗Ｒｓにより電圧に変換し、その電圧が
所定の閾値電圧を超えた時にバイポーラ・トランジスタ
Ｔ１をオンしてメインＭｏＳトランジスタＭ１のゲート
電圧を下げ、メインＭｏＳトランジスタＭ１をターンオ
フさせるようになっているため、雰囲気温度の上昇によ
って電流検出抵抗の抵抗値が減少すると。

バイポーラ・トランジスタＴ１をターンオンさせるため
の（５）式の条件が成立せず過電流保護機能が失われて
しまう。

また、電流検出抵抗の抵抗値が温度上昇によって減少し
ないように設計した拡散抵抗を用いれば上述の問題は解
消し得るが、その反面、拡散抵抗をシリコン基板上に形
成する際、不純物密度や欠陥密度穴どを高精度に制御す
る必要があり、これに伴い回路設計の自由度が限定され
、回路設計も困難となる問題がある。さらにまた、電流
検出抵抗には常に電流が流れるため、電力消費が大きく
、発熱する問題があった。

本発明の技術的課題は、温度変化に左右されず、回路設
計が容易でかつ設計の自由度を大きくするとともに低消
費電力で過電流保護を確実に行なうようにすることにあ
る。

００課題を解決するための手段 一実施例を示す第１図により本発明を説明すると、本発
明に係る過電流保護機能付きパワーＭ○５ＦＥＴは、ゲ
ート入力端子Ｇに入力されるゲート入力信号に応じてオ
ン・オフして負荷をスイッチングするメインＭＯＳＦＥ
Ｔ　Ｍｌと、メインＭＯＳＦＥＴ　Ｍｌを流れる電流に
比例する電流が流れるようにそのメインＭＯＳＦＥＴＭ
１と接続されると共に、ゲート入力端子Ｇに入力される
ゲート入力信号に応じてオン・オフするカレントミラー
ＭＯＳＦＥＴ　Ｍ２とを有する。

また、カレントミラーＭＯＳＦＥＴ　　Ｍ２を通して直
接流れる電流の大きさに応じてオン制御される少なくと
も第１および第２のスイッチング素子Ｔ　ｒ、、Ｔ　ｒ
、を有するゲート電圧制限用スイッチング手段１０２も
有する。第１のスイッチング素子Ｔｒ、はオン時にカレ
ントミラーＭＯＳＦＥＴ　　Ｍ２を流れる電流に応じて
その第２のスイッチング素子Ｔｒ工を制御するようにそ
のカレントミラーＭＯＳＦＥＴ　Ｍ２と第２のスイッチ
ング素子Ｔｒ、に接続され、第２のスイッチング素子Ｔ
ｒ工はオン時にカレントミラーＭＯＳＦＥＴ　Ｍ２を流
れる電流に応じてメインＭＯＳＦＥＴ　Ｍｌのゲート電
圧を制限するようにメインＭＯＳＦＥＴ　Ｍｌのゲート
に接続される。

Ｅ６作用 負荷電流の増大によりメインＭＯＳＦＥＴＭ１のドレイ
ン・ソース間電圧ＶＢＢが増大して、ゲート電圧制限用
スイッチング手段１０２の制御端子１０２ａと共通端子
１０２ｂ間の電圧が第１および第２のスイッチング素子
Ｔ　ｒ、Ｔ　ｒ工の閾値電圧以上になると、カレントミ
ラーＭＯＳＦＥＴ　　Ｍ２及び第１および第２のスイッ
チング素子Ｔ　ｒ、、Ｔ　ｒ、を通して電流１０が流れ
ると共に。

この電流ｉゆに比例してカレントミラー電流１１が第２
のスイッチング素子Ｔｒｉを通して流れる。

今、第１および第２のスイッチング素子Ｔｒ、。

Ｔｒ、を同一の基板上に同一のプロセスで近接して作成
すれば、これらスイッチング素子の電流増幅率ｈｐＢｔ
内部ベース抵抗、閾値電圧などの各種の特性が互いに等
しいので、電流１０と電流１２は。

但し、ｎは第２のスイッチング素子の個数となる。その
結果、電流増幅率ｈ　ｐｓ）　１とすれば、電流増幅率
ｈＦＢのバラツキに関係なく電流ｉ工を電流ｉ、に相応
して流すことができる。その結果、メインＭＯＳＦＥＴ
　Ｍｌのゲート電圧ＶＧｍを負荷電流の関数として制御
でき、負荷電流の増大にともない電流１１が増大すると
ゲート電圧ＶＧ□が閾値以下に低下してメインＭＯＳＦ
ＥＴＭ１がオフする。

従って１本発明にあっては、パワーＭＯＳＦＥＴを雰囲
気温度やゲート電圧制限用スイッチング手段の特性のバ
ラツキに左右されることなく過電流から確実にかつ高い
信頼性で保護できる。そして、電流検出抵抗が不要にな
ることによって、回路設計の自由度を大きくし、かつ回
路設計を容易にする。

以上では実施例の図により本発明を説明したが、これに
より本発明が実施例に限定されるものではない。

Ｆ、実施例 以下１本発明の実施例を図面に基づいて説明する。

去ＪＬＬＬ 第１図は１本発明による過電流保護機能付きパワーＭＯ
ＳＦＥＴの第１の実施例を示す回路図であり、第１２図
と同一の部分には同一符号を付して説明する。

図において、−点鎖線で囲んだ部分の符号１０１は過電
流保護機能付きパワーＭＯＳＦＥＴであり、ドレイン端
子Ｄ、ソース端子Ｓ及びゲート入力端子Ｇｔｉｌ−備え
ている。ドレイン端子りは負荷ＲＬを介して電源電圧Ｖ
ａに接続され、ソース端子Ｓは接地されている。

過電流保護機能付きパワーＭＯＳＦＥＴＩＯＩは、ドレ
イン・ソースをドレイン端子り及びソース端子Ｓ間に接
続した負荷スイッチング用のメインＭＯＳトランジスタ
Ｍ１と、カレント・ミラーＭｏＳトランジスタＭ２と、
メインＭＯＳトランジスタＭ１のゲート電圧ＶＧユを制
限するカレントミラー回路１０２とを備えている。

メインＭＯＳトランジスタＭ１のゲートは入力抵抗Ｒ１
＆介してゲート入力端子Ｇに接続され、カレントミラー
ＭｏＳトランジスタＭ２のゲートはゲート抵抗Ｒ１を介
してゲート入力端子Ｇに接続されている。

カレントミラー回路１０２は、同一のプロセスで、かつ
同一の半導体基板上に互いに近接して形成した２個以上
のバイポーラ・トランジスタＴｒ。

〜Ｔｒ口を備えている。これらは、バイポーラ・トラン
ジスタＴｒ、とバイポーラ・トランジスタＴｒ。

〜Ｔｒｎの２グループに分けられる。第１グループのバ
イポーラ嘩トランジスタＴｒ、のコレクタは、カレント
ミラー回路１０２の制御端子１０２ａに接続され、その
エミッタは共通端子１０２ｂに接続されている。また、
バイポーラ・トランジスタＴｒｏのコレクタとベース間
は直接接続されている。

第２グループのバイポーラ・トランジスタＴｒ。

〜Ｔｒｎの各コレクタは、カレントミラー回路１０２の
カレントミラ一端子１０２ｃに共通に並列に接続され、
さらに各エミッタは共通端子１０２ｂに並列に接続され
ると共に、各ベースは第１グループのバイポーラ・トラ
ンジスタＴｒ、のベースに接続されている。そして、カ
レントミラー回路１０２の制御端子１０２ａはカレント
ミラーＭＯＳトランジスタＭ２のソースに、共通端子１
０２ｂはメインＭＯＳトランジスタＭｌのソースに、ま
た、カレントミラ一端子１０２ｃはメインＭｏＳトラン
ジスタＭ１のゲートにそれぞれ接続されている。

なお、カレントミラー回路１０２の第２グループを複数
のバイポーラ・トランジスタＴｒ、〜Ｔｒｎで構成する
理由は、カレントミラー電流ｉ□を十分に流すためであ
る。

ここで、カレントミラー回路１０２を構成するバイポー
ラ・トランジスタＴｒ、、、　Ｔｒ工〜Ｔｒｎは同じプ
ロセスで同じ半導体基板上に近接して形成されているた
め、これらトランジスタのベース・エミッタ間接合特性
、電流増幅率ｈＦＥ及び内部ベース抵抗などが互いに等
しい。従って、これらバイポーラ・トランジスタＴｒ、
、Ｔｒ、〜Ｔｒｎのベース・エミッタ間の閾値電圧Ｖ　
ＢＢＯＮも等しい。

次に、このように構成したパワーＭＯＳＦＥＴの動作を
説明する。

（パワーＭＯＳＦＥＴの通常動作時） ゲート入力端子Ｇに入力されたゲート電圧Ｖａが閾値電
圧ＶＴＨよりも大きくメインＭｏＳトランジスタＭ１が
導通している状態では、そのオン抵抗が小さいため、そ
のドレイン・ソース間電圧Ｖｏｓが小さく、これに伴う
バイポーラ・トランジスタＴｒ、、Ｔｒ、〜Ｔｒｎのベ
ース・エミッタ間電圧ＶＢＥ　（＜ＶＯ２）は、その閾
値電圧Ｖ　ＢＢＯＮ（＝０．６Ｖ）より小さくベース電
流ｉｎは流れない、従って、バイポーラ・トランジスタ
Ｔｒ、。

Ｔｒ、〜Ｔｒｎはターンオフしている。このため、カレ
ントミラー回路１０２の入力電流ｉ１、カレントミラー
電流ｉ、は共に０であり、ゲート電圧ＶＧはＶａ”Ｖａ
ａ＝Ｖｃｚとなり、メインＭＯＳトランジスタＭｌ、カ
レントミラーＭＯＳトランジスタＭ２は導通状態を保つ
。

一方、ゲート電圧ＶａがメインＭｏＳトランジスタＭ１
及びカレントミラーＭＯＳトランジスタＭ２の閾値電圧
ＶＴ）Ｉより小さくなると、メインＭＯＳトランジスタ
Ｍ１及びカレントミラーＭＯＳトランジスタＭ２がター
ンオフし、この時もバイポーラ・トランジスタＴｒ、、
ＴｒＬ”Ｔｒｎはターンオフしており、入力電流１０．
カレントミラー電流ｉ工は共にＯである。

（負荷ＲＬが短絡するなどの異常発生時）パワーＭＯＳ
ＦＥＴＩＯＩのオン時に例えば負荷ＲＬが短絡して負荷
電流ＩＬが増大すると、メインＭＯＳトランジスタＭ１
のドレイン・ソース間電圧ＶＤ８も増大する。これに伴
いバイポーラ・トランジスタＴ　ｒ、、　Ｔ　ｒ、〜Ｔ
ｒ口のベース・エミッタ間電圧ＶａＳが増加し、ついに
は、ベース・エミッタ間の電圧閾値Ｖ　ＢＨＯＮより大
きくなる。すると、バイポーラ・トランジスタＴｒ、、
Ｔｒ、〜Ｔｒｎにベース電流ｉｎが流れてすべて同時に
オンしコ１ノクタ電流ＩＣも流れ始める。このとき、カ
レントミラーＭｏＳトランジスタＭ２に電流ｉ、＝（ｈ
ｐｓ＋ｎ＋１）ｉｏが流れる。

このとき、各バイポーラ・トランジスタＴｒｏ。

Ｔｒ、〜Ｔｒｎのベース電流ｉｓは等しく、そして、各
トランジスタのコレクタ電流ｉＣは。

１ｃ＝ｈｐａ−ｉｎ　　　　・・・・・・・・・・・・
・・・・・・・・・・・・（６）ただし、ｈＦＥは各バ
イポーラ・トランジスタＴｒｏ、　Ｔｒ１〜Ｔｒｎの電
流増幅率である。

どなる。一方、入力電流１８は。

１ｏ＝ｉｃ＋（ｎ＋１）ｉａ・・・・・・・・・・・・
・・・・・・・・・（７）であり、かつカレントミラー
電流ｉ４は。

ｉ工＝ｎ−１ｃ　・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・（８）であるから、
上記（’６）、（７）、（８）式からｉｃ。

ｉＢを除去すると、 は、ｈｐｓ＞＞１であればｉ、とｉ工の比例定数が電流
増幅率ｈＦＥに関係せず。

ｉ□＝ｎ−１゜ となることがわかる。

一方、メインＭＯＳトランジスタＭ１を流れる電流Ｉと
、カレントミラーＭＯＳトランジスタＭ２を流れる電流
ｉもまた比例する点について説明する。

メインＭｏＳトランジスタＭ１及びカレントミラーＭｏ
ＳトランジスタＭ２がそれぞれｎ□、０２個の同一のパ
ワーＭＯＳＦＥＴセルによって構成されているとすると
、メインＭＯＳトランジスタＭ１を流れる電流工と、カ
レントミラーＭＯＳトランジスタＭ２を流れる電流ｉと
の比はｎ□：１２となる。即ち電流ｉは、 となる。即ち、バイポーラ・トランジスタＴｒ０、Ｔｒ
１〜Ｔｒｎがターンオンすると、カレントミラー電流ｉ
ｉは入力電流ｉ−こ比例する。また、（９）式から、こ
のカレントミラー回路１０２においてる。これによりＭ
ＯＳトランジスタＭ２がカレントミラーとしての機能を
果たすことになる。

また、この時のゲート電圧ＶＧｘは次式によって与えら
れる。

ＶＧｘ　＝　ＶＱ　Ｒ１”　１　ｚ ・・・（１０） 以上から明らかなように、負荷電流ＩＬの増大により、
バイポーラ・トランジスタＴｒｏ、　Ｔｒユ〜Ｔｒｎが
ターンオンしさらに負荷電流ＩＬが増加すると、カレン
トミラーＭＯＳトランジスタＭ２を流れる電流１０もそ
れに比例して増加する。

このとき、入力抵抗Ｒｉの電圧降下によってカレントミ
ラーＭｏＳトランジスタＭ２のゲート電圧はその閾値以
上に保持されオンし続ける。一方、メインＭＯＳトラン
ジスタＭ１は、バイポーラ・トランジスタＴｒ、〜Ｔｒ
ｎのコレクタ電流ＩＣの増加に伴って低下し閾値以下に
なる。その結果、メインＭｏＳトランジスタＭ１がオフ
し、パワーＭＯＳＦＥＴＩＯＩを負荷短絡などによる過
電流から保護する。

第２図は、上述したパワーＭＯＳＦＥＴのデバイス構造
の一部、すなわち、カレントミラーＭＯＳトランジスタ
Ｍ２、バイポーラ・トランジスタＴ　Ｉ”、　、　Ｔ　
ｒいゲート抵抗Ｒ１及び入力抵抗Ｒｉの概略構造図であ
る。

過電流保護機能付きパワーＭＯＳＦＥＴＩＯＩは、Ｎ形
高濃度基板１ａとＮ形低濃度基板１ｂからなるＮ型半導
体基板１を備え、このＮ形半導体基板１の裏面にドレイ
ン端子りが設けられている。

Ｎ形半導体基板１のＮ形低濃度基板１ｂ上には二重拡散
法によって縦型のＭＯＳＦＥＴ、即ちカレントミラーＭ
ＯＳトランジスタＭ２が形成されている。このカレント
ミラーＭＯＳトランジスタＭ２は、Ｎ形低濃度基板１ｂ
中に形成したＰウェル領域２ａ、２ｂと、このＰウェル
領域２ａ、２ｂ内に形成したＮ０領域３ａ、３ｂと、Ｎ
″″領域３ａ、３ｂ間に位置するようゲート酸化膜４を
介して配置したゲート電極５と、このゲート電極５を覆
う層間絶縁膜６と、Ｐウェル領域２ａ及びＮ“領域３ａ
にコンタクトするソース電極７とから構成される０図示
を省略したがメインＭＯＳトランジスタＭ１もこのよう
な縦形ＭＯＳＦＥＴで基板１上に形成される。

また、バイポーラ・トランジスタＴｒ、、ＴｒＬ。

ゲート抵抗Ｒ１及び入力抵抗Ｒｉは、Ｎ形半導体基板ｌ
上に形成された絶縁用５ｉＯａ［８上のポリシリコン膜
９Ａ、９Ｂ、９Ｃ，９Ｄ内に形成されている。そして、
これら各素子が配線Ｑで第１図のように結線されている
。

第３図は、第１図に相当する過電流保護機能付きパワー
ＭＯＳトランジスタ１０１を半導体基板上に形成した場
合のデバイスの一例を示す平面図であり、第１図と同一
符号は同一部分を表わしている。

この第３図に示すデバイスは、メインＭＯＳトランジス
タＭ１と、カレントミラーＭｏＳトランジスタＭ２と、
バイポーラ・トランジスタＴｒゆ。

Ｔｒ、、と、ゲート抵抗Ｒ１と、入力抵抗Ｒｉとを有す
る。ここで、メインＭｏＳトランジスタＭ１は、Ｎ形半
導体基板に設けたＰウェルＭｌｌと、ＰウェルＭｌｌ中
に設けたＮ４ソ一ス領域Ｍ１２と、ソース領域Ｍ１２中
に設けたＰ０領域Ｍ１３とから成る８つのセル５Ｍｌ−
１〜５Ｍ１−８を備え、隣接する各セル間にゲートＭ１
４が設けられている。カレントミラーＭＯＳトランジス
タＭ２は、メインＭｏＳトランジスタＭ１と同様に、Ｐ
ウェルＭ２１、Ｎ３ソース領域Ｍ２２、Ｐ０領域Ｍ２３
およびゲートＭ２４から成る１つのセルで構成されてい
る。これらの各要素は配置ａΩで第１図に示す＠路に結
線される。

第４図および第５図は、第３図に示すバイポーラトラン
ジスタＴ　ｒａ　、　Ｔ　ｒ、の平面図、および第４図
のＶ−Ｖ線断面図である。

第４図および第５図において、絶縁性基板５０１上に半
導体薄膜としての多結晶シリコン層１０２が所要の厚さ
に堆積され、かつ所定の形状にパターニングされている
。そしてこの多結晶シリコンＮ１０２の所定領域上にマ
スク材１１０が形成されている。このマスク材１１０直
下の多結晶シリコン！１０２には、低濃度のＮ形コレク
タ領域１０５ａとＰ形ベース領域１０４ａとが接して形
成されている。

マスク材１１０直下八外の多結晶シリコン層１０２には
、Ｎ形コレクタ領域１０５ａと接してＮ０形コレクタ引
出し領Ｆ４．１０５ｂが形成されるとともに、Ｐ形ベー
ス領域１０４ａと接してＮ０形エミツタ領域１０３が形
成されている。

そしてこのＮ０形エミツタ領域１０３とＮ形コレクタ領
域１０５ａとに挟まれたＰ形ベース領域１０４ａは、極
めて狭い（数千人）ベース幅Ｗとされる。なおこのベー
ス＠Ｗは、マスク材１１０をマスクとしてＰ形ベース領
域１０４ａを形成するＰ形不純物とＮ形コレクタ領域１
０５ａを形成するＮ形不純物とを二重拡散して多結晶シ
リコンＪＬＷ１０２に導入し、２種類の不純物の横方向
拡散長の差によって規定される。

さらに、マスク材１１０直下以外の多結晶シリコン層１
０２には、Ｐ形ベース領域１０４ａと接してＰ０形ベー
ス引呂し領域１０４ｂが形成されている。そしてこのＰ
９形ベース引出し領域１０４ｂとＮゝ形エミッタ領域１
０３とは、マスク材１１０直下以外の領域においては層
間絶縁膜１０７によって分離される。マスク材１１０直
下においては、Ｐ形ベース引出し領域１０４ｂとＮ１形
エミツタ領域１０３がＰ形ベース領域１０４ａにそのベ
ース幅方向でラップするようにそれぞれ接続される。す
なわち、Ｐ形ベース引出し領域１０４ｂとＮ０形エミツ
タ領域１０３とはベース領域１０４ａ内でのみ接続され
る。

また、Ｎ２形エミツタ領域１０３、Ｐ２形ベース引出し
領域１０４ｂ、およびＮ８形コＩノクタ引呂し領域１０
５ｂはそれぞれ、多結晶シリコン層１０２上に堆積した
層間絶縁膜１０７に開孔したコンタクトホールを介して
エミッタ電極１０６Ｅ。

ベース電極１０６Ｂ、およびコＩノクタ電極１０６Ｃに
接続されている。

このように構成されるバイポーラトランジスタＴ　ｒ、
　、　Ｔ　ｒ□は、マスク材１１０直下以外では、ベー
ス電極１０６Ｂと接続されるＰゝ形べ−ス引出し領域１
０４ｂとＮ０形エミツタ領域１０３とが互いに分離され
、マスク材１１０直下では、Ｎ０形エミツタ領域１０３
とＰ９形ベース引出し領域１０４ｂとがＰ形ベース領域
１０４ａを介しベース１ｌｌＷよりも短い接触長で互い
に接するため、エミッターベース間にはＰＮ接合による
寄生ダイオードが形成されない、従って、すべてのベー
ス電流ｉＢがトランジスタ動作に寄与するようになり、
寄生ダイオードの形成による電流増幅率ｈｐＥの低下を
防ぐことができる。また、エミッターベース間に寄生ダ
イオードが形成されないので、この寄生ダイオードの接
合容量によるエミッターベース間の寄生容量がなく、そ
の結果、トランジスタの動作速度を速くすることができ
、遮断周波数ｆＴを高くすることもできる。

このような本実施例の過電流保護機能付きパワーＭＯＳ
ＦＥＴにあっては、カレントミラーＭＯＳトランジスタ
Ｍ２を通して流れる電流１０を電流検出抵抗を用いずに
直接バイポーラ・トランジスタＴ　ｒ、、　Ｔ　ｒユ〜
Ｔｒｎのベースに流し、その電流でメインＭＯＳトラン
ジスタＭ１のゲート電圧を制御するように構成したもの
で、温度変化に左右されることのない過電流保護機能を
確実に発揮できる。また、電流検出抵抗がないため、そ
の温度特性を考慮した回路設計が不要になり、設計の自
由度が大きくなりかつ回路設計も容易になる。

さらに、カレントミラーＭＯＳトランジスタＭ２のゲー
トとゲート入力端子Ｇとの間にゲート抵抗Ｒ１を介装し
たので、カレントミラーＭＯＳトランジスタＭ２のゲー
ト入力信号が遅延してメインＭＯＳトランジスタＭ１よ
りも先にターンオンすることがなく、メインＭＯＳトラ
ンジスタＭ１を確実にターンオンできる。

さらにまた、電流検出抵抗を省略できるので回路構成が
簡単になり、回路をより小さくできると共に、より小面
積、高集積化が可能になる。また、電流検出抵抗を用い
た場合には常時電流が流れることになるが、本実施例の
ような構成にすることにより、電１ｉａは、ベース・エ
ミッタ電圧ＶＢＥが閾値電圧Ｖ　ＢＢＯＮより大きくな
った時以外は流れないので、電力の消費を少なくできる
。

第６図は、第３図の変形例であり、ポリシリコン膜９Ｃ
，９Ｄ内に作成したバイポーラ・トランジスタＴｒ、及
びＴｒ工を基板バルク内に作成したものである。すなわ
ち、Ｎ形低濃度半導体基板ｌｂ内にＰウェル領域１０を
形成し、そこにＮ領域１１ａ、ｌｌｂ、Ｐ領域１２ａ、
１２ｂ、Ｎ”領域１３ａ、１３ｂを順次に形成してバイ
ポーラ・トランジスタＴｒゆ及びＴｒｌを作成したもの
である。なお、入力抵抗Ｒｉとゲート抵抗Ｒ１は図示し
ない半導体基板領域に設けられるものである。

第７図は、本発明によるカレントミラー回路１０２の他
の実施例を示す回路図であり、第１図と同一の部分には
同一符号を付し異なる部分を重点に述べている。

即ちこの実施例においては、図からも明らかなように第
１及び第２グループのバイポーラ・トランジスタＴｒ、
及びＴｒ、〜Ｔｒｎの固定バイアス用に各バイポーラ・
トランジスタのベースと制御端子１０２ａ間に同一のバ
イポーラ・トランジスタ２０のコレクタとエミッタをそ
れぞれ接続したものである。

この実施例に示すカレントミラー回路においても第１図
に示すカレントミラー回路と同様にベース・エミッタ電
圧Ｖｅｅがその閾値電圧Ｖ　ＢＥＯＮより大きくなるま
で動作しない。この時の入力電流１０とカレントミラー
電流ｉ□は、ｉ、＝ｉ□＝０となる。また、ｖ８εがＶ
　ＢＥＯＮより大きくなると、カレントミラー電流１２
は入力電流１０に比例して流れる。これによってメイン
ＭＯＳトランジスタＭ１のゲート電圧ＶＧｚを下げ、該
メインＭＯＳトランジスタＭ１をオフして、パワーＭＯ
ＳＦＥＴを過電流から保護することができる。また、バ
イポーラトランジスタ２０のベース・エミッタ間の閾値
電圧Ｖ　Ｂ１１１’　をバイポーラ・トランジスタＴｒ
いＴｒ、〜Ｔｒｎの閾値電圧ＶＢＥより大きく設定して
おけば、複数個のバイポーラ・トランジスタＴｒ、〜Ｔ
ｒｎの閾値電圧にバラツキがあっても全て同時にオンさ
せることができる効果がある。

第８図は１本発明によるカレントミラー回路１０２のさ
らに他の実施例を示す回路であり、第１図と同一部分に
は同一符号を付し異なる部分を重点的に述べる。

即ち、この実施例においては、第２グループのバイポー
ラ・トランジスＴｒユからＴｒｎのコレクタを同一のバ
イポーラ・トランジスタ２１を介してカレントミラ一端
子１０２ｃに接続し、このバイポーラ・トランジスタ２
１のベースを制御端子１０２ａに接続する。そして、第
２グループの各バイポーラ・トランジスタＴｒ工〜Ｔｒ
ｎのコレクタと各バイポーラ・トランジスタＴｒ、、　
Ｔｒ、〜Ｔｒｎのベース間を直結する。

このように構成されたカレントミラー回路１０２におい
ても、第１図のカレントミラー回路と同様にベース・エ
ミッタ電圧ＶＢＢがその閾値電圧Ｖ　ＢＥＯＮ以下の時
は動作しない。このときの入力電流ｉ。及びカレントミ
ラー電流１１は０である。

また、ベース・エミッタ電圧ＶＢＥがＶ　ＢＥＯＮより
大きくなると、カレントミラー電流ｉ工は入力電流ｉ、
に比例して流れる。この時の面電流の比は、次式で表わ
される。

ｉ、　　　ｈｐｓ”＋　　（ｎ＋１）ｈｐｓ＋　　（ｎ
＋１）・・・　（１１） 上記第７図はもとより第８図の実施例においても、（１
１）式かられかるように、上述したと同様にバイポーラ
・トランジスタの電流増幅率ｂｐｓが大きければ、その
比例定数はｈＦＥに依存しなくなり、ｈＦＥのばらつき
の影響を受けない。また、この第８図の実施例において
も、バイポーラ・トランジスタ２１のベース・エミッタ
間電圧ＶＢεをバイポーラ・トランジスタＴｒ、〜Ｔｒ
ｎの閾値電圧Ｖｓｓより大きくすることにより、バイポ
ーラ・トランジスタＴｒ、〜Ｔｒｎをすべて同時にオン
できる。

去」１１１ 第９図は、本発明による過電流保護機能付きパワーＭＯ
ＳＦＥＴＩＯＩの第２の実施例を示す回路図であり、第
１図と同一の部分には同一符号を付し異なる部分を重点
に述べる。

即ち、第９図からも明らかなように、メインＭＯＳトラ
ンジスタＭ１のゲートをカレントミラーＭＯＳトランジ
スタＭ２のゲートに直結し、そして、両ＭＯＳトランジ
スタＭｌ、Ｍ２のゲートは入力抵抗Ｒｉを介してゲート
端子Ｇに接続したものである。

この実施例の過電流に対する動作は、上記第１の実施例
と同一であるが、メインＭＯＳトランジスタＭ１のゲー
トとカレントミラーＭＯＳトランジスタＭ２ゲートとが
直接接続されているため、過電流によってカレントミラ
ー回路１０２が動作しメインＭＯＳトランジスタＭ１の
ゲート電圧ＶＧｚが下がってターンオフすると、カレン
トミラーＭＯＳトランジスタＭ２のゲート電圧ＶＧｉも
下がり、そのカレントミラーＭＯＳトランジスタＭ２も
ターンオフし過電流保護回路が動作しなくなる。そのた
め、ゲート電圧ＶａいＶ（ａａが再び上昇してメインＭ
ＯＳトランジスタＭｌ、カレントミラーＭｏＳトランジ
スタＭ２がターンオンすると再び電流が流れるとともに
過電流保護回路が再度動作し始める。従って、第９図に
示す実施例では、過電流に対して電流を一定に制限でき
る効果がある。

スｍ叫 第１０図は、本発明による過電流保護機能付きパワーＭ
ＯＳＦＥＴ１０２の第３の実施例を示す回路図であり、
第り図と同一の部分には同一符号を付してその説明を省
略し、第１・図と異なる部分を重点に述べる。

この実施例が第１図と異なる点は、メインＭＯＳトラン
ジスタＭ１のゲートとカレントミラーＭｏＳトランジス
タＭ２のゲートを直結し、この両ＭｏＳトランジスタＭ
ｌ、Ｍ２のゲートを、電流飽和特性のような非線形特性
を有する非線形素子２５を介してゲート入力端子Ｇに接
続した点である。

非線形素子２５は、接合形ＦＥＴ、ノーマリオン形ＭＯ
ＳＦＥＴ、ＴＰＴ　（薄膜トランジスタ）などから成り
、その電流１１−電圧Ｖ３（ＶＧ−ＶＧ□）は第１１図
に示すように定めである。

このようなパワーＭＯＳＦＥＴにおいては、カレントミ
ラー回路１０２が動作した時のカレントミラー電流ｉ、
を非線形素子２５を通る電流１つの飽和値より大きくな
るように設計する。このようにすれば、カレントミラー
回路１０２が動作した時の電流ｉ、が非線形素子２５に
よって制限され、その結果、ゲート電圧ＶＧ□が急激に
減少し、パワーＭＯＳＦＥＴを過電流から確実に保護す
ることができる。

なお、上記第１図、第７図〜第１０図に示すカレントミ
ラー回路では、第２グループのバイポーラ・トランジス
タを符号Ｔｒ□〜Ｔｒｎで示すｎ個のバイポラータ・ト
ランジスタで構成した場合について述べたが、１個のバ
イポーラ・トランジスタでもよい、但し、ポリシリコン
バイポーラ・トランジスタを用いてカレントミラー回路
を構成すると、１個のバイポーラ・トランジスタで十分
に電流ｉ工を流すことができない場合がある。この場合
には、実施例のように複数のバイポーラ・トランジスタ
を用いることが望ましい。

なお１以上ではＮチャネルローサイドスイッチについて
説明したが、Ｎチャネルハイサイドスイッチにも同様に
本発明を適用できる。さらには、全ての極性と’ｍｉを
反転すればＰチャネルローサイド、ハイサイドスイッチ
にも同様に本発明を適用できる。

Ｇ０発明の詳細 な説明したように本発明によれば、カレントミラーＭＯ
ＳＦＥＴを通して流れる電流を、バイポーラ・トランジ
スタなどにより構成されたゲート電圧制限用スイッチン
グ手段に直接流し、該ゲート電圧制限用スイッチング手
段を電流除動することによってメインＭＯＳＦＥＴのゲ
ート電圧を制御するよう構成したので、雰囲気温度の変
化に左右されることなくパワーＭ　ＯＳ　Ｆ　Ｅ　Ｔを
過電流から確実に保護することができると共に、電流検
出抵抗が不要になることによって、回路設計の自由度が
大きくなり、かつ回路設計を容易になるほか、低消費電
力化できるという効果がある。また、ゲート電圧制限用
スイッチング手段が第１および第２のスイッチング素子
を有しており、これらスイッチング素子のバラツキの影
響を受けることなく、メインＭＯＳＦＥＴのゲート電圧
を負荷電流の関数として制御でき、より信頼性の高いＭ
ＯＳＦＥＴが提供できる。

【図面の簡単な説明】 第１図は本発明による過電流保護機能付きパワーＭＯＳ
ＦＥＴの第１の実施例を示す回路図、第２図は第１図に
相当するパワーＭＯＳＦＥＴのデバイス構造の一部を示
す構成図、第３図は第１図に相当するパワーＭＯＳＦＥ
Ｔのデバイスの一例を示す平面図、第４図は第３図に示
すパワーＭＯＳＦＥＴに用いられるバイポーラ・トラン
ジスタの拡大平面図、第Ｓ図は第４図のＶ−Ｖ＠断面図
、第６図は第２図の変形例を示すパワーＭＯＳＦＥＴデ
バイスの構成図、第７図は本発明におけるカレントミラ
ー回路の他の実施例を示す回路図、第８図は同じく本発
明におけるカレントミラー回路のさらに他の実施を示す
回路図、第９図は本発明による過電流保護機能付きパワ
ーＭＯＳＦＥＴの第２の実施例を示す回路図、第１０図
は本発明による過電流保護機能付きパワーＭＯＳＦＥＴ
の第３の実施例を示す回路図、第１１図は第３の実施例
における非線形素子の電流−電圧特性図、第１２図は従
来の過電流保護機能付きパワーＭＯＳＦＥＴの回路図、
第１３図はポリシリコン抵抗の温度特性図、第１４図は
拡散抵抗の温度特性図である。 １０１：過電流保護機能付きパワーＭＯＳＦＥＴ１０２
：カレントミラー回路 １０２ａ　：制御端子　　　１０２ｂ　：共通端子１０
２ｃ：カレントミラ一端子 Ｍｌ：メインＭＯＳＦＥＴ Ｍ２：カレントミラーＭＯＳＦＥＴ Ｔ　ｒａｔ　Ｔｒ１〜Ｔｒｎ：バイポーラ・トランジス
タＲ１：入力抵抗　　　　　Ｒ１：ゲート抵抗ＲＬ：負
荷抵抗　　　　２５：非線形素子特許出頭人　　日産自
動車株式会社 代理人弁理士　　　永　井　冬　紀 Ｍｌ：メインＭＯｓＦＥＴ Ｍ２：カレントミラーＭＯＳＦＥＴ 第３ 図 ＳＭ＋−８ ５Ｍ１′″７ ＭＩ−６ 第十図 ０６Ｃ 第５図 第７図 第８図 ２５：非線形素子 第１２図 Ｂ 第１１図 電圧 Ｖｚ　＝　ｖａ　−ＶＧＩ 第１３図 菓１４図

Claims (1)

1. 【特許請求の範囲】 ゲート入力端子に入力されるゲート入力信号に応じてオ
   ン・オフして負荷をスイッチングするメインＭＯＳＦＥ
   Ｔと、 前記メインＭＯＳＦＥＴを流れる電流に比例する電流が
   流れるようにそのメインＭＯＳＦＥＴと接続されると共
   に、前記ゲート入力端子に入力されるゲート入力信号に
   応じてオン・オフするカレントミラーＭＯＳＦＥＴと、 前記カレントミラーＭＯＳＦＥＴを通して直接流れる電
   流の大きさに応じてオン制御される少なくとも第１およ
   び第２のスイッチング素子を有し、第１のスイッチング
   素子はオン時に前記カレントミラーＭＯＳＦＥＴを流れ
   る電流に応じて第２のスイッチング素子を制御するよう
   にそのカレントミラーＭＯＳＦＥＴと前記第２のスイッ
   チング素子に接続され、第２のスイッチング素子はオン
   時に前記カレントミラーＭＯＳＦＥＴを流れる電流に応
   じて前記メインＭＯＳＦＥＴのゲート電圧を制限するよ
   うに前記メインＭＯＳＦＥＴのゲートに接続されている
   ゲート電圧制限用スイッチング手段とを具備することを
   特徴とする過電流保護機能付きパワーＭＯＳＦＥＴ。