JPH07111331A - 薄膜半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 簡単な工程でＴＦＴのオフリーク電流を低減
して画素保持特性の優れた液晶ディスプレイを実現す
る。フリーク電流を低減させる。 【構成】 第１の層間絶縁膜を通してイオン注入する事
によって、Ｎｃｈ薄膜トランジスタのみを選択的にＬＤ
Ｄ構造とする。 【効果】 画素スイッチングＴＦＴのオフリーク電流お
よびオフリーク電流のはね上がりが低減する。その結
果、フリッカや表示ムラが少なく、さらに画素保持特性
の優れた液晶ディスプレイが実現される。フォト工程は
増加しない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】画素スイッチングＮｃｈ薄膜トラ
ンジスタと、該画素スイッチング薄膜トランジスタを駆
動するためにＮｃｈ薄膜トランジスタおよびＰｃｈ薄膜
トランジスタにより構成された駆動回路が同一基板上に
集積された薄膜半導体装置において、前記画素スイッチ
ングＮｃｈ薄膜トランジスタのオフリーク電流を低減
し、画素の保持特性を向上させ、表示ムラやフリッカや
解像度が優れていると同時に、大きい駆動周波数を有す
るアクティブマトリックス型液晶表示装置を実現する為
の、薄膜半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】薄膜トランジスタは、アクティブマトリ
ックス型液晶表示装置（以下では液晶ディスプレイと呼
ぶ）において画素のスイッチング素子やドライバー回
路、或いは密着型イメージセンサー、さらにはＳＲＡＭ
（Ｓｔａｔｉｃ ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏ
ｒｉｅｓ）等へ応用されている。

【０００３】液晶ディスプレイについて説明する。駆動
回路を構成する薄膜トランジスタに関しては、十分に大
きなオン電流が要求される。一方、画素スイッチング薄
膜トランジスタに関しては、画素の保持特性を向上さ
せ、表示ムラやフリッカや解像度の優れたアクティブマ
トリックス型液晶表示装置を実現する為に十分に低いオ
フリーク電流が要求される。さらに、ゲート電極に逆バ
イアス電圧が印加した場合のオフリーク電流の増加（以
下ではオフリーク電流のはね上がりと呼ぶ。）を極力抑
えなければならない（フラットパネルディスプレイ９
１，ｐｐ８０−８７，日経ＢＰ社）。

【０００４】十分なオン電流が得られるという点から多
結晶シリコン薄膜を用いた薄膜トランジスタ（以下では
ｐｏｌｙ−ＳｉＴＦＴと略記する）について説明する。
ｐｏｌｙ−Ｓｉ薄膜には、結晶粒と結晶粒との境界領域
に、欠陥準位が高密度で分布する結晶粒界が存在する。
この欠陥準位の存在とドレイン端に印加される逆バイア
ス電界との相乗効果により、ｐｏｌｙ−ＳｉＴＦＴのオ
フリーク電流のはね上がりは非常に大きい（Ｊｐｎ．
Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．３１（１９９２）
ｐｐ．２０６−２０９）。前記ドレイン端の電界緩和の
ためにＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造を形成することが有効であることがしられてい
るが、異方性エッチング等の技術を用い、ゲート電極端
部に側壁を形成するという困難な工程が必要となるた
め、ＴＦＴ工程ではこれまでに採用されていない。

【０００５】従来の液晶ディスプレイに於いては、画素
スイッチング薄膜トランジスタは前記ＬＤＤ構造ではな
いのでそのオフリーク電流のはね上がりは非常に大き
い。図６にその特性を示す。横軸はゲート電圧を示し、
縦軸はドレイン電流を示している。ゲート電圧０Ｖから
−２０Ｖがオフ領域である。逆バイアス電圧が大きくな
るにしたがってオフリーク電流は急激に増大する。

【０００６】このように従来の液晶ディスプレイに於い
ては、画素スイッチング薄膜トランジスタのオフリーク
電流のはね上がりが非常に大きかったので、画素保持特
性が不十分であった。そのためにフリッカが大きく、表
示ムラの大きい液晶ディスプレイであった。さらに、も
っと大きなサイズのパネルやハイビジョン用のパネルを
作製する場合に問題となる。また、コモン振り等の新し
い駆動方法を採用した場合には、さらに大きな逆バイア
ス電圧が印加されるため、オフリーク電流に対する要求
はさらにきびしくなる（セミナーテキスト、ＴＦＴカラ
ー液晶の開発技術と特性解析・応用設計、平成３年１１
月２１日・２２日、日本工業技術センター、ｐｐ９−２
４）。

【０００７】

【発明が解決しようとする課題】本発明の目的は、上記
の従来の技術の問題点を解決し、従来と同一のフォト工
程数あるいは従来よりもすくないフォト工程数により非
常に簡単な方法で、画素スイッチング薄膜トランジスタ
のみを選択的にＬＤＤ構造とすることにより、オフリー
ク電流のはね上がりを抑えることと、十分なオン電流を
確保することである。そして、画素保持特性を改善して
優れた表示特性を有する液晶ディスプレイを簡単に制作
する方法を提供することが大きな目的である。

【０００８】

【課題を解決するための手段】本発明は、マトリックス
状に配置された画素と、該画素を選択するために画素ご
とに設置された画素スイッチングＮｃｈ薄膜トランジス
タと、Ｎｃｈ薄膜トランジスタおよびＰｃｈ薄膜トラン
ジスタにより構成された画素駆動回路とが、同一の絶縁
性透明基板上に集積された薄膜半導体装置の製造方法に
おいて、（１） 第１層の薄膜半導体層、ゲート絶縁膜
およびゲート電極を形成した後、Ｐｃｈレジストマスク
を形成して、ボロン等の不純物をイオン注入し、自己整
合的にＰｃｈ薄膜トランジスタを形成する工程、（２）
前記Ｐｃｈレジストマスクを剥離した後、１０００Å
から３０００Åの膜厚の第１の層間絶縁膜を積層する工
程、（３） Ｎｃｈレジストマスクを形成して、リンあ
るいはヒ素等の不純物をイオン注入し、ソースおよびド
レイン部とＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）領域を同時に形成する工程、（４） 前記Ｎｃ
ｈレジストマスクを剥離した後、第２の層間絶縁膜を積
層する工程、を少なくとも有する事を特徴とする。

【０００９】マトリックス状に配置された画素と、該画
素を選択するために画素ごとに設置された画素スイッチ
ングＮｃｈ薄膜トランジスタと、Ｎｃｈ薄膜トランジス
タおよびＰｃｈ薄膜トランジスタにより構成された画素
駆動回路とが、同一の絶縁性透明基板上に集積された薄
膜半導体装置の製造方法において、（１） 第１層の薄
膜半導体層、ゲート絶縁膜およびゲート電極を形成した
後、Ｐｃｈレジストマスクを形成して、ボロン等の不純
物をイオン注入し、自己整合的にＰｃｈ薄膜トランジス
タを形成する工程、（２） 前記Ｐｃｈレジストマスク
を剥離した後、１０００Åから３０００Åの膜厚の第１
の層間絶縁膜を積層する工程、（３） リンあるいはヒ
素等の不純物をイオン注入し、ソースおよびドレイン部
とＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
領域を同時に形成する工程、（４） 第２の層間絶縁膜
を積層する工程、を少なくとも有する事を特徴とする。

【００１０】さらに、前記ボロンのイオン注入量Ｎｐ
は、リンあるいはヒ素のイオン注入量Ｎｎよりも多い事
を特徴とする。

【００１１】

【実施例】

（実施例１）まず、第１の発明について、図１（ａ）か
ら説明をはじめる。絶縁性非晶質材料１−１上に、非単
結晶半導体薄膜１−２を成膜する。前記絶縁性非晶質材
料としては、石英基板、ガラス基板、窒化膜あるいはＳ
ｉＯ₂膜等が用いられる。石英基板を用いる場合はプロ
セス温度は１２００℃程度まで許容されるが、ガラス基
板を用いる場合は、６００℃以下の低温プロセスに制限
される。以下では、石英基板を用い、前記非単結晶半導
体薄膜として固相成長Ｓｉ薄膜を用いた場合を実施例と
して説明する。もちろん、固相成長Ｓｉ薄膜ばかりでな
く、減圧ＣＶＤ法やプラズマＣＶＤ法あるいはスパッタ
法等で成膜された多結晶Ｓｉ薄膜やＳＯＩ（Ｓｉｌｉｃ
ｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）を用いても本発明を
実現することができる。

【００１２】プラズマＣＶＤ装置を用い、図１（ａ）に
示すように石英基板１−１上に、ＳｉＨ₄とＨ₂の混合ガ
スを、１３．５６ＭＨｚの高周波グロー放電により分解
させて非晶質Ｓｉ膜１−２を堆積させる。前記混合ガス
のＳｉＨ₄分圧は１０〜２０％、デポ中の内圧は０．５
〜１．５ｔｏｒｒ程度である。基板温度は２５０℃以
下、１８０℃程度が適している。赤外吸収測定より結合
水素量を求めたところ約８ａｔｏｍｉｃ％であった。前
記非晶質Ｓｉ膜１−２の堆積前のチェンバーをフレオン
洗浄し、続いて堆積させられた非晶質Ｓｉ膜は２×１０
¹⁸ｃｍ^-3の弗素を含んでいる。従って、本発明において
は、前記フレオン洗浄後、ダミーの堆積を行ってから、
実際の堆積を行う。あるいは、フレオン洗浄を廃止し、
ビーズ処理等の別の方法でチェンバーの洗浄を行う。

【００１３】続いて、該非晶質Ｓｉ膜を、４００℃〜５
００℃で熱処理して水素を放出させる。この工程は、水
素の爆発的な脱離を防ぐことを目的としている。

【００１４】次に、前記非晶質薄膜１−２を固相成長さ
せる。固相成長方法は、石英管による炉アニールが便利
である。アニール雰囲気としては、窒素ガス、水素ガ
ス、アルゴンガス、ヘリウムガスなどを用いる。１×１
０^-6から１×１０^-10Ｔｏｒｒの高真空雰囲気でアニー
ルを行ってもよい。固相成長アニール温度は５００℃〜
７００℃とする。この様な低温アニールでは選択的に、
結晶成長の活性化エネルギーの小さな結晶方位を持つ結
晶粒のみが成長し、しかもゆっくりと大きく成長する。
発明者の実験において、アニール温度６００℃、アニー
ル時間１６時間で固相成長させることにより２μｍ以上
の大粒径シリコン薄膜が得られている。図１（ｂ）にお
いて、１−３は固相成長シリコン薄膜を示している。

【００１５】以上は、固相成長法によるシリコン薄膜の
作製方法について説明したが、そのほかに、ＬＰＣＶＤ
法あるいはスパッタ法や蒸着法等の方法でシリコン薄膜
を作製してもよい。

【００１６】次に、前記固相成長シリコン薄膜をフォト
リソグラフィ法によって図１（ｃ）に示されているよう
に島状にパターニングする。

【００１７】次に図１（ｄ）に示されているように、ゲ
ート酸化膜１−４を形成する。該ゲート酸化膜の形成方
法としてはＬＰＣＶＤ法、あるいは光励起ＣＶＤ法、あ
るいはプラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、あ
るいは高真空蒸着法、あるいはプラズマ酸化法、あるい
は高圧酸化法などのような５００℃以下の低温方法があ
る。該低温方法で成膜されたゲート酸化膜は、熱処理す
ることによってより緻密で界面準位の少ない優れた膜と
なる。非晶質絶縁基板１−１として石英基板を用いる場
合は、熱酸化法によることができる。該熱酸化法にはｄ
ｒｙ酸化法とｗｅｔ酸化法とがある。約８００℃以上で
酸化膜が生成される。石英基板を用いるにはたとえば１
０００℃以上のなるべく高い温度でｄｒｙ酸化させるの
が適している。ゲート酸化膜の膜厚は、５００Åから１
５００Å程度が適している。

【００１８】ゲート酸化膜形成後、必要に応じてボロン
をチャネルイオン注入し、チャネルドープしてもよい。
これは、Ｎｃｈ薄膜トランジスタのスレッシュホルド電
圧がマイナス側にシフトすることを防ぐことを目的とし
ている。前記非晶質シリコン膜のデポ膜厚が５００〜１
５００Å程度の場合は、ボロンのドーズ量は１×１０¹²
〜５×１０¹²ｃｍ^-2程度が適している。前記非晶質シリ
コン膜の膜厚が５００Å以下の薄い場合にはボロンドー
ズ量を少なくし、目安としては１×１０¹²ｃｍ^-2以下に
する。また、前記膜厚が１５００Å以上の厚い場合には
ボロンドーズ量を多くし、目安としては５×１０¹²ｃｍ
^-2以上にする。

【００１９】チャネルイオン注入のかわりに、１−２の
シリコン膜の堆積時にボロンを添加してもよい。これ
は、シリコン膜堆積時にチャンバー中にシランガスと共
にジボランガス（Ｂ₂Ｈ₆）を流して反応させることによ
って得られる。

【００２０】次に図１（ｅ）に示されているように、ゲ
ート電極１−５の形成方法の説明に移る。ここでは低抵
抗の多結晶シリコン膜を用いた場合を例として説明す
る。まず、拡散法を用いた成膜方法について説明する。
ＬＰＣＶＤ法等の方法で多結晶シリコン膜を堆積させ
て、その後９００〜１０００℃のＰＯＣｌ₃拡散法によ
りＰを前記多結晶シリコン膜に添加する。この時、該多
結晶シリコン膜上には薄い酸化膜が皮膜されているの
で、フッ酸を含む水溶液で該酸化膜を除去する。イオン
注入法によりＰを添加する方法もある。その他にドープ
ト多結晶シリコン膜を堆積させることによりゲート電極
１−５を形成する方法もある。これは、ＳｉＨ₄ガスと
ＰＨ₃ガスの混合ガスを分解させることにより成膜する
方法である。ＬＰＣＶＤ法では５００〜７００℃での熱
分解、ＰＥＣＶＤ法ではグロー放電分解によって不純物
添加多結晶シリコン膜が成膜される。ＰＥＣＶＤ法では
３００℃程度でドープト非晶質シリコン膜を成膜する事
ができる。前述したような固相成長法により、このドー
プト非晶質シリコン膜を高品質な多結晶シリコン膜に成
長させることも有効な方法である。

【００２１】上記のような方法で１×１０¹⁹ｃｍ^-3以上
のＰが添加された多結晶シリコン膜を５００〜２０００
Å程度堆積させる。この場合、ゲート電極のシート抵抗
は２０〜３０Ω／□程度である。

【００２２】ゲート電極のシート抵抗をさらに低減する
ために、不純物添加多結晶シリコン膜とシリサイド膜を
積層した２層ゲート電極を用いる方法もある。シリサイ
ド膜としては、コバルトシリサイド（ＣｏＳｉ₂）、ま
たはニッケルシリサイド（ＮｉＳｉ）、またはチタンシ
リサイド（ＴｉＳｉ₂）、またはモリブデンシリサイド
（ＭｏＳｉ₂）、またはタングステンシリサイド（ＷＳ
ｉ₂）等がある。シリサイド膜としてＭｏＳｉ₂膜を用い
た場合、１５００Å堆積させると、シート抵抗は７〜８
Ω／□程度となる。約３分の１のゲート線低抵抗化とな
る。

【００２３】次に、まずＰｃｈ薄膜トランジスタの形成
について説明する。図２（ａ）に示されるようにＮｃｈ
薄膜トランジスタ上にＰｃｈフォトレジストマスク１−
６を形成する。

【００２４】続いて図２（ｂ）に示したようにソース領
域及びドレイン領域を形成するためのイオン注入を行な
う。イオン注入法により、前記第１の半導体層にアクセ
プター型の不純物をイオン注入し、前記ゲート電極１−
５に対して自己整合的にソース領域およびドレイン領域
を形成する。図２（ｂ）において、１−７は高濃度にイ
オン注入されたソース領域、および１−８はドレイン領
域を示している。

【００２５】前記アクセプター型の不純物としては、ボ
ロン（Ｂ）等を用いる。不純物添加方法としては、イオ
ン注入法の他に、レーザードーピング法あるいはプラズ
マドーピング法などの方法がある。１−９で示される矢
印は不純物のイオンビームを表している。前記絶縁性非
晶質材料１−１として石英基板を用いた場合には熱拡散
法を使うことができる。不純物ドーズ量は、１×１０¹⁴
から１×１０¹⁷ｃｍ^-2程度とする。不純物濃度に換算す
ると、ソース領域１−７およびドレイン領域１−８で約
１×１０¹⁹から１×１０²²ｃｍ^-3程度である。また、注
入された不純物の濃度分布の最高値が、前記多結晶シリ
コン薄膜１−３とゲート絶縁膜１−４との界面近傍に存
在するようにイオンの加速エネルギーを設定する。例え
ばゲート酸化膜の膜厚が１２００Åの場合は、イオンの
加速エネルギーを３０〜４０ｋｅＶが適している。

【００２６】前記Ｐｃｈフォトレジストマスク１−６を
剥離した後、図２（ｃ）に示されるように第１層間絶縁
膜１−１０を積層する。該第１層間絶縁膜としては、Ｓ
ｉＯ₂膜が適している。膜厚は１０００〜３０００Å程
度堆積させる。

【００２７】ゲート電極１−５の端部ではゲート電極の
厚さ分だけ第１層間絶縁膜の膜厚が厚くなる。例えばゲ
ート電極厚さを５０００Å、ゲート絶縁膜１−４の厚さ
を１２００Å、第１層間絶縁膜の厚さを２０００Åとす
ると、第１層間絶縁膜の厚さの変動は、ゲート電極端部
では８２００Åであるのに対して、ゲート電極端から１
μｍ程度離れると薄くなり、３２００Åとなる。あとで
説明するが、このことを利用してＮｃｈ薄膜トランジス
タをＬＤＤ構造とするのである。

【００２８】続いて、画素スイッチング薄膜トランジス
タを構成するＮｃｈ薄膜トランジスタの形成方法につい
て説明する。図２（ｄ）に示されるように、Ｎｃｈフォ
トレジストマスク２−１１を形成する。該Ｎｃｈフォト
レジストマスク１−１１はＰｃｈ薄膜トランジスタを覆
っている。

【００２９】続いて、図２（ｅ）に示すように、イオン
注入法によりドナー型の不純物イオンを注入する。前記
ドナー型の不純物としては、リン（Ｐ）あるいはひ素
（Ａｓ）等を用いる。１−１５は、イオンビームを示し
ている。

【００３０】不純物添加方法としては、イオン注入法の
他に、レーザードーピング法あるいはプラズマドーピン
グ法などの方法がある。前記絶縁性非晶質材料１−１と
して石英基板を用いた場合には熱拡散法を使うことがで
きる。

【００３１】イオン注入法を用いた場合、イオンの加速
エネルギーが重要なパラメーターとなる。さきに述べた
ように、ゲート電極の端部から約１μｍの領域では、第
１の層間絶縁膜の膜厚は厚く８２００Åから３２００Å
の範囲で変化するが、ゲート電極の端部から約１μｍ以
上離れたところでは３２００Åでほぼ一定となる。注入
された不純物の濃度分布の最高値が、第１の層間絶縁膜
の膜厚が３２００Åでほぼ一定となる領域で多結晶シリ
コン薄膜１−３の表面に存在するようにイオンの加速エ
ネルギーを設定する。従って、リンをイオン注入するば
あいは、ＬＳＳ理論（参考文献 電子通信学会’７３/
３ Ｖｏｌ．５６−Ｃ Ｎｏ．３ １７９ページ）によ
り、２８０ｋｅＶから３３０ｋｅＶのイオンの加速エネ
ルギーに設定することが適している。ゲート電極の端部
から約１μｍの領域では、第１の層間絶縁膜の膜厚は厚
く８２００Åから３２００Åの範囲で変化すること、さ
らに、注入されたイオンは、深さに対して正規分布する
事からゲート電極端部から１μｍの範囲の不純物濃度
は、１μｍ以上離れた領域の不純物濃度よりも２桁程度
小さくなる。従って、図２（ｅ）に示されるように、自
動的に低濃度のＬＤＤ領域１−１２と、高濃度のソース
領域１−１３およびドレイン領域１−１４が形成され
る。

【００３２】続いて、Ｎｃｈフォトレジストマスク１−
１１を剥離した後、図３（ａ）に示すように第２の層間
絶縁膜１−１６を成膜する。酸化膜の成膜方法として
は、ＬＰＣＶＤ法、ＡＰＣＶＤ法 プラズマＣＶＤ法、
ＥＣＲプラズマＣＶＤ法、光励起ＣＶＤ法等の方法があ
る。さらにソースガスとして有機シリコン化合物ＴＥＯ
Ｓ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ−Ｓｉｌｉｃ
ａｔｅ）やオゾンを用いる方法がある。ＴＥＯＳを用い
ると優れた段差被覆性が実現される。また、ＰＳＧ（Ｐ
ｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）やＢＳＧ
（Ｂｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）をリフロー
させるとさらに優れた段差被覆性を実現する事ができ
る。膜厚に関しては、数千Åから数μｍ程度が普通であ
る。窒化膜の形成方法としては、ＬＰＣＶＤ法あるいは
プラズマＣＶＤ法などが簡単である。反応には、アンモ
ニアガス（ＮＨ₃）とシランガスと窒素ガスとの混合ガ
ス、あるいはシランガスと窒素ガスとの混合ガスなどを
用いる。

【００３３】続いて、前記層間絶縁膜の緻密化と前記ソ
ース領域及びドレイン領域の活性化と結晶性の回復を目
的として活性化アニールを行う。活性化アニールの条件
としては、Ｎ₂ガス雰囲気中で８００〜１０００℃程度
に低温化し、アニール時間を２０分〜１時間程度とす
る。９００〜１０００℃では２０分程度のアニールで不
純物はかなり活性化される。８００〜９００℃では２０
分から１時間のアニールをする。一方、はじめに５００
〜８００℃で１〜２０時間程度のアニールにより結晶性
を充分に回復させた後、９００〜１０００℃の高温で活
性化させるという２段階活性化アニール法も効果があ
る。また、赤外線ランプやハロゲンランプを用いたＲＴ
Ａ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ）法も効果がある。さらには、レーザービーム等を用
いたレーザー活性化法を利用することも効果がある。

【００３４】次に、水素プラズマ法、あるいは水素イオ
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると、結晶粒界に存在
するダングリングボンドや、ゲート酸化膜界面などに存
在する欠陥や、ソース、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。この様な水素化
工程は、第２の層間絶縁膜１−１６を積層する前におこ
なってもよい。または、後に述べる、ソース電極とドレ
イン電極を形成してから前記水素化工程を行ってもよ
い。

【００３５】次に図３（ｂ）に示すように、第１の層間
絶縁膜１−１０と第２の層間絶縁膜１−１６とゲート酸
化膜１−４にコンタクトホールをフォトエッチングによ
り形成する。そして同図に示すようにソース電極１−１
７およびドレイン電極１−１８を形成する。該ソース電
極及びドレイン電極は、アルミニュウムあるいはクロム
などの金属材料で形成する。この様にして薄膜トランジ
スタが形成される。

【００３６】（実施例２）Ｐｃｈ薄膜トランジスタおよ
びＮｃｈ薄膜トランジスタのソース、ドレイン領域の不
純物濃度を規定する事により、フォト工程をさらに１工
程減らす事ができるのでそれを第２の発明として以下に
説明する。

【００３７】第１の層間絶縁膜の形成工程までは第１の
発明の工程と共通なのでここでの説明は省略する。そこ
で、図２（ｂ）からの続きの図で説明する。

【００３８】図４（ａ）に示したように第１の層間絶縁
膜１−１０を成膜した後、図４（ｂ）に示すように、リ
ンあるいはヒ素のイオン注入を行い、Ｎｃｈ薄膜トラン
ジスタを形成する。この時、リンあるいはヒ素のドーズ
量Ｎｎは、ボロンのドーズ量Ｎｐよりも少なくする事が
重要である。この様にそれぞれのドーズ量を設定する事
により、Ｐｃｈ薄膜トランジスタのソース、ドレイン部
は、Ｐ型半導体の性質を保つ。従って、Ｎｃｈフォト工
程を行う必要がなくなる。

【００３９】図４（ｂ）は図２（ｅ）と同様である。前
にも説明したように、第１の層間絶縁膜を通してイオン
注入するので、Ｎｃｈ薄膜トランジスタは自動的にＬＤ
Ｄ構造と成る。

【００４０】この後の工程は、図３（ａ）で説明した工
程と同様の工程で薄膜トランジスタを作製する。

【００４１】

【発明の効果】以上実施例で説明したように、きわめて
簡単な方法によって画素スイッチング薄膜トランジスタ
を構成する電導型の薄膜トランジスタのみをＬＤＤ構造
で形成することが可能になった。本発明によって画素ス
イッチング薄膜トランジスタのオフリーク電流が低減で
きる。その特性を図５に示す。先に説明した図６に対応
したものである。ゲート電圧−２０Ｖでもオフリーク電
流は非常に小さく、はね上がりが著しく抑えられてい
る。その結果、液晶ディスプレイのフリッカや表示ムラ
等が著しく向上され、パネル特性向上に対して非常に大
きな効果が期待される。しかも、従来工程と同数のフォ
ト工程数により本発明は実現される。従って、製造コス
トは従来と変わらない。

【００４２】画素スイッチング薄膜トランジスタのみを
選択的にＬＤＤ構造とするので駆動回路に対しては何等
悪影響は及ぼさない。また、ソース、ドレイン電極のコ
ンタクト抵抗の増加もまったくない。従って、オン電流
が十分得られるので、高速動作が可能となる。また、高
精細化やハイビジョンＴＶ（ＨＤＴＶ）の要求特性も満
たす。

【００４３】画素スイッチング薄膜トランジスタのオフ
リーク電流は低減され、さらにオフリーク電流のはね上
がりは著しく低下する。その結果、画素保持特性が向上
し、フリッカや表示ムラの極めて少ない良好な液晶ディ
スプレイを実現することが可能となる。一方、表示特性
を向上させるために、コモン振りという駆動方法があ
る。この駆動方法によると画素スイッチング薄膜トラン
ジスタには、さらに大きな逆バイアス電圧が印加される
こととなる。本発明によるとオフリーク電流のはね上が
りは著しく低下するので、コモン振り等の駆動方法にも
十分耐える。従って、さらなる表示特性の向上が期待さ
れる。

【００４４】これまでは、ゲート酸化膜のみを通してイ
オン注入を行っていたので、注入されたイオンの横方向
拡散によって、ソース、ドレイン端とゲートとのオーバ
ーラップ領域が出来てしまったので、どうしてもオフリ
ーク電流を低減する事が出来なかった。しかし、本発明
では、比較的薄い第１の層間絶縁膜を成膜してから、イ
オン注入をするので、自動的にＬＤＤ構造が得られる。
このように、極めて簡単な方法によって、ＬＤＤ構造を
形成できる。従来、異方性エッチングにより、ゲート電
極の端部に側壁を形成してＬＤＤ構造を形成していた。
しかし、本発明によれば、従来技術のような困難で制御
性の悪い工程を省くことができる。

【００４５】また、Ｎｃｈのソース、ドレイン部のイオ
ンドーズ量をＰｃｈのそれよりも少なくする事に依っ
て、フォト工程をさらに１工程少なくする事が出来る。

【００４６】本発明にシリサイド膜を用いた２層走査線
を応用すると、走査線のシート抵抗を、従来の多結晶シ
リコンの場合の２５Ω／□から３分の１の８Ω／□程度
に低減することが出来る。この場合にも簡単にＬＤＤ構
造を形成することができる。この結果、オフリーク電流
が極めて少なく、さらに走査線の抵抗値の低いアクティ
ブマトリックス基板を容易に作製することができる。

【００４７】走査線には左右両側からゲート信号が送ら
れているので、走査線に断線が生じても、走査線抵抗が
十分に小さいので信号遅延が小さく、液晶ディスプレイ
の画面表示にはなんら影響ない。従って、ソース線と走
査線の短絡が生じていても、その短絡点の両側の走査線
を切断する事によって短絡欠陥を救済することが出来
る。このように、歩留まり向上に対して大きな効果があ
る。

【００４８】走査線抵抗が小さくなるので、走査線の時
定数τが低減する。従って、画面の中央と端での画素ト
ランジスタの立ち上がり特性が均一になる。その結果、
フリッカ或いは表示ムラを低減する事が出来る。しか
も、走査線のライン容量を低減させなくてもよいので、
画素の保持特性が低下する事はない。このように、本発
明により、画素保持特性を低下させる事なく、フリッカ
或いは表示ムラの極めて少ない液晶ディスプレイを実現
する事が出来る。

【００４９】ハイビジョン用ＴＦＴに関しては、投影型
のディスプレイとして構成するために、ライトバルブ等
が要求される事から４インチ程度の大きなＴＦＴパネル
を作成しなければならない。この様に長い走査線を有す
るパネルを作製する場合に、本発明の効果は一段と大き
くなる。

【００５０】走査線が低抵抗化されるので、付加的な画
素保持容量線を廃止する事が可能になる。従って、開口
率が向上し、その結果、非常に明るい液晶ディスプレイ
を実現する事が可能となる。

【００５１】オフセットゲート構造を有しているので、
画素の保持特性が改善される。さらに、消費電流の低減
に対しても大きな効果が期待される。

【００５２】固相成長法を用いることによって、非晶質
絶縁基板上に結晶性の優れたシリコン薄膜を作製するこ
とが可能になったのでＳＯＩ技術の発展に大きく寄与す
るものである。ゲート線の低抵抗化は、固相成長等の方
法で改善された薄膜トランジスタの特性を最大限に引き
出し、非常に優れた液晶ディスプレイを実現する上で大
きな効果がある。

【００５３】本発明を、光電変換素子とその走査回路を
同一チップ内に集積した密着型イメージセンサーに応用
した場合には、読み取り速度の高速化、高解像度化、さ
らに階調をとる場合に非常に大きな効果をうみだす。高
解像度化が達成されるとカラー読み取り用密着型イメー
ジセンサーへの応用も容易となる。もちろん電源電圧の
低減、消費電流の低減、信頼性の向上に対してもその効
果は大きい。また低温プロセスによって作製することが
できるので、密着型イメージセンサーチップの長尺化が
可能となり、一本のチップでＡ４サイズあるいはＡ３サ
イズの様な大型ファクシミリ用の読み取り装置を実現で
きる。従って、センサーチップの二本継ぎのような手数
がかかり信頼性の悪い技術を回避することができ、実装
歩留りも向上される。

【００５４】石英基板やガラス基板だけではなく、サフ
ァイア基板あるいはＭｇＯ・Ａｌ₂Ｏ₃，ＢＰ，ＣａＦ₂
等の結晶性絶縁基板も用いることができる。

【００５５】以上薄膜トランジスタを例として説明した
が、バイポーラトランジスタあるいはヘテロ接合バイポ
ーラトランジスタなど薄膜を利用した素子に対しても、
本発明を応用することができる。また、三次元デバイス
のようなＳＯＩ技術を利用した素子に対しても、本発明
を応用することができる。

【００５６】固相成長法を例にとって本発明について説
明したが、本発明は固相成長法ばかりではなく、ＬＰＣ
ＶＤ法やその他の方法、例えばＥＢ蒸着法やスパッタ法
やＭＢＥ法で成膜したｐｏｌｙ−Ｓｉ薄膜を利用して薄
膜半導体装置を作成する場合にも応用することができ
る。また、一般的なＭＯＳ型半導体装置にも応用するこ
とができる。

【図面の簡単な説明】

【図１】 （ａ）から（ｅ）は、本発明における第１の
発明の薄膜半導体装置の製造方法を示す工程断面図であ
る。

【図２】 （ａ）から（ｅ）は、本発明における第１の
発明の薄膜半導体装置の製造方法を示す工程断面図であ
る。ただし、図２（ａ）は、図１（ｅ）から続いてい
る。

【図３】 （ａ）から（ｂ）は、本発明における第１の
発明の薄膜半導体装置の製造方法を示す工程断面図であ
る。ただし、図３（ａ）は、図２（ｄ）から続いてい
る。

【図４】 （ａ）から（ｂ）は、本発明における第２の
発明の薄膜半導体装置の製造方法を示す工程断面図であ
る。ただし、図４（ａ）は、図２（ｂ）から続いてい
る。

【図５】 本発明による画素スイッチング薄膜トランジ
スタに用いられるＮｃｈ薄膜トランジスタの特性を示す
図である。

【図６】 従来の画素スイッチング薄膜トランジスタに
用いられるＮｃｈ薄膜トランジスタの特性を示す図であ
る。

【符号の説明】

１− ３ 多結晶シリコン薄膜 １− ５ ゲート電極 １−１０ 第１の層間絶縁膜 １−１２ ＬＤＤ領域 １−１３ ソース領域 １−１４ ドレイン領域 １−１６ 第２の層間絶縁膜

Claims (3)

【特許請求の範囲】
1. 【請求項１】 マトリックス状に配置された画素と、該
   画素を選択するために画素ごとに設置された画素スイッ
   チングＮｃｈ薄膜トランジスタと、Ｎｃｈ薄膜トランジ
   スタおよびＰｃｈ薄膜トランジスタにより構成された画
   素駆動回路とが、同一の絶縁性透明基板上に集積された
   薄膜半導体装置の製造方法において、（１） 第１層の
   薄膜半導体層、ゲート絶縁膜およびゲート電極を形成し
   た後、Ｐｃｈレジストマスクを形成して、ボロン等の不
   純物をイオン注入し、自己整合的にＰｃｈ薄膜トランジ
   スタを形成する工程、（２） 前記Ｐｃｈレジストマス
   クを剥離した後、１０００Åから３０００Åの膜厚の第
   １の層間絶縁膜を積層する工程、（３） Ｎｃｈレジス
   トマスクを形成して、リンあるいはヒ素等の不純物をイ
   オン注入し、ソースおよびドレイン部とＬＤＤ（Ｌｉｇ
   ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を同時に形成
   する工程、（４） 前記Ｎｃｈレジストマスクを剥離し
   た後、第２の層間絶縁膜を積層する工程、を少なくとも
   有する事を特徴とする薄膜半導体装置の製造方法。
2. 【請求項２】 マトリックス状に配置された画素と、該
   画素を選択するために画素ごとに設置された画素スイッ
   チングＮｃｈ薄膜トランジスタと、Ｎｃｈ薄膜トランジ
   スタおよびＰｃｈ薄膜トランジスタにより構成された画
   素駆動回路とが、同一の絶縁性透明基板上に集積された
   薄膜半導体装置の製造方法において、（１） 第１層の
   薄膜半導体層、ゲート絶縁膜およびゲート電極を形成し
   た後、Ｐｃｈレジストマスクを形成して、ボロン等の不
   純物をイオン注入し、自己整合的にＰｃｈ薄膜トランジ
   スタを形成する工程、（２） 前記Ｐｃｈレジストマス
   クを剥離した後、１０００Åから３０００Åの膜厚の第
   １の層間絶縁膜を積層する工程、（３） リンあるいは
   ヒ素等の不純物をイオン注入し、ソースおよびドレイン
   部とＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
   ｎ）領域を同時に形成する工程、（４） 第２の層間絶
   縁膜を積層する工程、を少なくとも有する事を特徴とす
   る薄膜半導体装置の製造方法。
3. 【請求項３】 請求項２記載のボロンのイオン注入量Ｎ
   ｐは、リンあるいはヒ素のイオン注入量Ｎｎよりも多い
   事を特徴とする薄膜半導体装置の製造方法。