JPH06301056A - 薄膜半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 簡単な工程でＴＦＴのオフリーク電流を低減
して画素保持特性の優れた液晶ディスプレイを実現す
る。フリーク電流を低減させる。 【構成】 ゲート電極端部からＬ^offの領域はゲート絶縁
膜を残し、イオン注入する事によってＮｃｈ薄膜トラン
ジスタのみを選択的にＬＤＤ構造とする。 【効果】 画素スイッチングＴＦＴのオフリーク電流お
よびオフリーク電流のはね上がりが低減する。その結
果、フリッカや表示ムラが少なく、さらに画素保持特性
の優れた液晶ディスプレイが実現される。フォト工程は
増加しない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】基板上に平行に配置された複数の
走査線と、該走査線と直交して配置された複数の信号線
を有し、該信号線と前記走査線の各交点部分に対応し
て、ソース領域が前記信号線に、ドレイン領域が画素電
極に接続され、さらに前記走査線と一体となったゲート
電極を具備した画素スイッチング薄膜トランジスタと、
該画素スイッチング薄膜トランジスタを駆動するために
Ｎｃｈ薄膜トランジスタおよびＰｃｈ薄膜トランジスタ
により構成された駆動回路が同一基板上に集積されたア
クティブマトリックス型液晶表示装置に於いて、前記画
素スイッチング薄膜トランジスタのオフリーク電流を低
減し、画素の保持特性を向上させ、表示ムラやフリッカ
や解像度の優れたアクティブマトリックス型液晶表示装
置を実現する為の、薄膜半導体装置の製造方法に関する
ものである。

【０００２】

【従来の技術】薄膜トランジスタは、アクティブマトリ
ックス型液晶表示装置（以下では液晶ディスプレイと呼
ぶ）において画素のスイッチング素子やドライバー回
路、或いは密着型イメージセンサー、さらにはＳＲＡＭ
（Ｓｔａｔｉｃ ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏ
ｒｉｅｓ）等へ応用されている。

【０００３】液晶ディスプレイについて説明する。駆動
回路を構成する薄膜トランジスタに関しては、十分に大
きなオン電流が要求される。一方、画素スイッチング薄
膜トランジスタに関しては、画素の保持特性を向上さ
せ、表示ムラやフリッカや解像度の優れたアクティブマ
トリックス型液晶表示装置を実現する為に十分に低いオ
フリーク電流が要求される。さらに、ゲート電極に逆バ
イアス電圧が印加した場合のオフリーク電流の増加（以
下ではオフリーク電流のはね上がりと呼ぶ。）を極力抑
えなければならない（フラットパネルディスプレイ９
１，ｐｐ８０−８７，日経ＢＰ社）。

【０００４】十分なオン電流が得られるという点から多
結晶シリコン薄膜を用いた薄膜トランジスタ（以下では
ｐｏｌｙ−ＳｉＴＦＴと略記する）について説明する。
ｐｏｌｙ−Ｓｉ薄膜には、結晶粒と結晶粒との境界領域
に、欠陥準位が高密度で分布する結晶粒界が存在する。
この欠陥準位の存在とドレイン端に印加される逆バイア
ス電界との相乗効果により、ｐｏｌｙ−ＳｉＴＦＴのオ
フリーク電流のはね上がりは非常に大きい（Ｊｐｎ．
Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．３１（１９９２）
ｐｐ．２０６−２０９）。前記ドレイン端の電界緩和の
ためにＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造を形成することが有効であることがしられてい
るが、異方性エッチング等の技術を用い、ゲート電極端
部に側壁を形成するという困難な工程が必要となるた
め、ＴＦＴ工程ではこれまでに採用されていない。

【０００５】従来の液晶ディスプレイに於いては、画素
スイッチング薄膜トランジスタは前記ＬＤＤ構造ではな
いのでそのオフリーク電流のはね上がりは非常に大き
い。図６にその特性を示す。横軸はゲート電圧を示し、
縦軸はドレイン電流を示している。ゲート電圧０Ｖから
−２０Ｖがオフ領域である。逆バイアス電圧が大きくな
るにしたがってオフリーク電流は急激に増大する。

【０００６】このように従来の液晶ディスプレイに於い
ては、画素スイッチング薄膜トランジスタのオフリーク
電流のはね上がりが非常に大きかったので、画素保持特
性が不十分であった。そのためにフリッカが大きく、表
示ムラの大きい液晶ディスプレイであった。さらに、も
っと大きなサイズのパネルやハイビジョン用のパネルを
作製する場合に問題となる。また、コモン振り等の新し
い駆動方法を採用した場合には、さらに大きな逆バイア
ス電圧が印加されるため、オフリーク電流に対する要求
はさらにきびしくなる（セミナーテキスト、ＴＦＴカラ
ー液晶の開発技術と特性解析・応用設計、平成３年１１
月２１日・２２日、日本工業技術センター、ｐｐ９−２
４）。

【０００７】

【発明が解決しようとする課題】本発明の目的は、上記
の従来の技術の問題点を解決し、従来と同一のフォト工
程数により非常に簡単な方法で、画素スイッチング薄膜
トランジスタのみを選択的にＬＤＤ構造とすることによ
り、オフリーク電流のはね上がりを抑えることである。
そして、画素保持特性を改善して優れた表示特性を有す
る液晶ディスプレイを簡単に制作する方法を提供するこ
とが大きな目的である。

【０００８】

【課題を解決するための手段】本発明は、マトリックス
状に配置された画素と、該画素を選択するために画素ご
とに設置された画素スイッチング薄膜トランジスタと、
Ｎｃｈ薄膜トランジスタおよびＰｃｈ薄膜トランジスタ
により構成構成された画素駆動回路とが、同一の絶縁性
透明基板上に集積された薄膜半導体装置の製造方法にお
いて、前記画素スイッチング薄膜トランジスタと同じ伝
導型の薄膜トランジスタは、１回のイオン注入工程によ
って形成されたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を有し、前記画素スイッチング薄膜ト
ランジスタと違う伝導型の薄膜トランジスタは、通常の
自己整合型の構造で有ることを特徴とする。

【０００９】さらに、画素スイッチング薄膜トランジス
タをＮｃｈ薄膜トランジスタで構成する場合は、（１）
第１層の薄膜半導体層、ゲート絶縁膜およびゲート電
極を形成した後、レジストマスクを形成して、ボロン等
の不純物をイオン注入し、自己整合的にＰｃｈ薄膜トラ
ンジスタを形成する工程、（２） 前記レジストマスク
を剥離した後、前記Ｐｃｈ薄膜トランジスタ以外のゲー
ト絶縁膜において、フォト工程により第２のレジストマ
スクを形成して、ゲート電極端から１〜５μm太くゲー
ト絶縁膜を残し、ソース、ドレイン領域の上部のゲート
絶縁膜はエッチング除去する工程、（３） 前記第２の
レジストマスクを剥離した後、リンあるいはヒ素等の不
純物をイオン注入する工程、を有することを特徴とす
る。

【００１０】さらに、画素スイッチング薄膜トランジス
タをＰｃｈ薄膜トランジスタで構成する場合は、（１）
第１層の薄膜半導体層、ゲート絶縁膜およびゲート電
極を形成した後、レジストマスクを形成して、リンある
いはヒ素等の不純物をイオン注入し、自己整合的にＮｃ
ｈ薄膜トランジスタを形成する工程、（２） 前記レジ
ストマスクを剥離した後、前記Ｎｃｈ薄膜トランジスタ
以外のゲート絶縁膜において、フォト工程により第２の
レジストマスクを形成して、ゲート電極端から１〜５μ
m太くゲート絶縁膜を残し、ソース、ドレイン領域の上
部のゲート絶縁膜はエッチング除去する工程、（３）
前記第２のレジストマスクを剥離した後、ボロン等をイ
オン注入する工程、を少なくとも有することを特徴とす
る。

【００１１】

【実施例】まずはじめに本発明による薄膜半導体装置の
構造を図１に示す。図１は構造断面図である。まず図１
において１−１４は画素スイッチング薄膜トランジスタ
を示し、１−１５は前記画素スイッチング薄膜トランジ
スタと違う電導型の薄膜トランジスタを示している。１
−１は絶縁性透明基板、１−２は薄膜トランジスタの能
動領域を構成する半導体薄膜、１−３はゲート絶縁膜、
１−４はゲート電極である。画素スイッチング薄膜トラ
ンジスタのゲート絶縁膜は、ゲート電極の端からＬ_off
の距離だけゲート電極よりも太らせ、さらに他の部分は
エッチング除去する。そして、不純物イオンをイオン注
入することによってソース領域１−５およびドレイン領
域１−６を形成する。この時、ゲート電極の端から距離
Ｌ_offだけ離れた領域への不純物イオンはゲート絶縁膜
を通してイオン注入されるので、この領域は前記ソース
およびドレイン領域よりも不純物濃度が小さくなり、自
動的にＬＤＤ領域となる。Ｌ_offが１〜２μm程度の時、
オフリーク電流のはね上がりは急激に低減するが、２μ
m以上になるとオン電流が低下し始める。従って、オフ
リーク電流とオン電流との兼ね合いによりＬ_offの長さ
を決めなければならない。実験によるとＬ_offは１〜５
μm程度が適していると考えられる。図中１−７は該Ｌ
ＤＤ領域を示す。一方、画素スイッチング薄膜トランジ
スタと違う電導型の薄膜トランジスタにおいては、ゲー
ト絶縁膜を通して全面にイオン注入されるので、ＬＤＤ
構造とはならない。１−９はソース領域、１−１０はド
レイン領域を示す。１−１１は層間絶縁膜、１−１２は
ソース電極、１−１３はドレイン電極を示す。

【００１２】以下では、画素スイッチング薄膜トランジ
スタとしてＮｃｈ薄膜トランジスタを用いてクティブマ
トリックス基板を作製する場合を例として、本発明の製
造方法を説明する。もちろん、画素スイッチング薄膜ト
ランジスタとしてＰｃｈ薄膜トランジスタを用いてもよ
い。基本的には、イオン注入によるイオン種の違いだけ
なので、ここでの説明は省略する。

【００１３】まず、図２（ａ）から本発明の説明をはじ
める。絶縁性非晶質材料２−１上に、非単結晶半導体薄
膜２−２を成膜する。前記絶縁性非晶質材料としては、
石英基板、ガラス基板、窒化膜あるいはＳｉＯ₂膜等が
用いられる。石英基板を用いる場合はプロセス温度は１
２００℃程度まで許容されるが、ガラス基板を用いる場
合は、６００℃以下の低温プロセスに制限される。以下
では、石英基板を用い、前記非単結晶半導体薄膜として
固相成長Ｓｉ薄膜を用いた場合を実施例として説明す
る。もちろん、固相成長Ｓｉ薄膜ばかりでなく、減圧Ｃ
ＶＤ法やプラズマＣＶＤ法あるいはスパッタ法等で成膜
された多結晶Ｓｉ薄膜やＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ
Ｉｎｓｕｌａｔｏｒ）を用いても本発明を実現するこ
とができる。

【００１４】プラズマＣＶＤ装置を用い、図２（ａ）に
示すように石英基板２−１上に、ＳｉＨ₄とＨ₂の混合ガ
スを、１３．５６ＭＨｚの高周波グロ−放電により分解
させて非晶質Ｓｉ膜２−２を堆積させる。前記混合ガス
のＳｉＨ₄分圧は１０〜２０％、デポ中の内圧は０．５
〜１．５ｔｏｒｒ程度である。基板温度は２５０℃以
下、１８０℃程度が適している。赤外吸収測定より結合
水素量を求めたところ約８ａｔｏｍｉｃ％であった。前
記非晶質Ｓｉ膜２−２の堆積前のチェンバ−をフレオン
洗浄し、続いて堆積させられた非晶質Ｓｉ膜は２×１０
¹⁸ｃｍ^-3の弗素を含んでいる。従って、本発明において
は、前記フレオン洗浄後、ダミーの堆積を行ってから、
実際の堆積を行う。あるいは、フレオン洗浄を廃止し、
ビ−ズ処理等の別の方法でチェンバ−の洗浄を行う。

【００１５】続いて、該非晶質Ｓｉ膜を、４００℃〜５
００℃で熱処理して水素を放出させる。この工程は、水
素の爆発的な脱離を防ぐことを目的としている。

【００１６】次に、前記非晶質薄膜２−２を固相成長さ
せる。固相成長方法は、石英管による炉アニ−ルが便利
である。アニ−ル雰囲気としては、窒素ガス、水素ガ
ス、アルゴンガス、ヘリウムガスなどを用いる。１×１
０^-6から１×１０^-10Ｔｏｒｒの高真空雰囲気でアニ−
ルを行ってもよい。固相成長アニ−ル温度は５００℃〜
７００℃とする。この様な低温アニ−ルでは選択的に、
結晶成長の活性化エネルギ−の小さな結晶方位を持つ結
晶粒のみが成長し、しかもゆっくりと大きく成長する。
発明者の実験において、アニ−ル温度６００℃、アニ−
ル時間１６時間で固相成長させることにより２μｍ以上
の大粒径シリコン薄膜が得られている。図２（ｂ）にお
いて、２−３は固相成長シリコン薄膜を示している。

【００１７】以上は、固相成長法によるシリコン薄膜の
作製方法について説明したが、そのほかに、ＬＰＣＶＤ
法あるいはスパッタ法や蒸着法等の方法でシリコン薄膜
を作製してもよい。

【００１８】次に、前記固相成長シリコン薄膜をフォト
リソグラフィ法によって図２（ｃ）に示されているよう
に島状にパタ−ニングする。

【００１９】次に図２（ｄ）に示されているように、ゲ
−ト酸化膜２−４を形成する。該ゲ−ト酸化膜の形成方
法としてはＬＰＣＶＤ法、あるいは光励起ＣＶＤ法、あ
るいはプラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、あ
るいは高真空蒸着法、あるいはプラズマ酸化法、あるい
は高圧酸化法などのような５００℃以下の低温方法があ
る。該低温方法で成膜されたゲ−ト酸化膜は、熱処理す
ることによってより緻密で界面準位の少ない優れた膜と
なる。非晶質絶縁基板２−１として石英基板を用いる場
合は、熱酸化法によることができる。該熱酸化法にはｄ
ｒｙ酸化法とｗｅｔ酸化法とがある。約８００℃以上で
酸化膜が生成される。石英基板を用いるにはたとえば１
０００℃以上のなるべく高い温度でｄｒｙ酸化させるの
が適している。ゲート酸化膜の膜厚は、５００Åから１
５００Å程度が適している。

【００２０】ゲート酸化膜形成後、必要に応じてボロン
をチャネルイオン注入し、チャネルド−プしてもよい。
これは、Ｎｃｈ薄膜トランジスタのスレッシュホルド電
圧がマイナス側にシフトすることを防ぐことを目的とし
ている。前記非晶質シリコン膜のデポ膜厚が５００〜１
５００Å程度の場合は、ボロンのド−ズ量は１×１０¹²
〜５×１０¹²ｃｍ^-2程度が適している。前記非晶質シリ
コン膜の膜厚が５００Å以下の薄い場合にはボロンド−
ズ量を少なくし、目安としては１×１０¹²ｃｍ^-2以下に
する。また、前記膜厚が１５００Å以上の厚い場合には
ボロンド−ズ量を多くし、目安としては５×１０¹²ｃｍ
^-2以上にする。

【００２１】チャネルイオン注入のかわりに、２−２の
シリコン膜の堆積時にボロンを添加してもよい。これ
は、シリコン膜堆積時にチャンバ−中にシランガスと共
にジボランガス（Ｂ₂Ｈ₆）を流して反応させることによ
って得られる。

【００２２】次に図２（ｅ）に示されているように、ゲ
ート電極２−５の形成方法の説明に移る。ここでは低抵
抗の多結晶シリコン膜を用いた場合を例として説明す
る。まず、拡散法を用いた成膜方法について説明する。
ＬＰＣＶＤ法等の方法で多結晶シリコン膜を堆積させ
て、その後９００〜１０００℃のＰＯＣｌ₃拡散法によ
りＰを前記多結晶シリコン膜に添加する。この時、該多
結晶シリコン膜上には薄い酸化膜が皮膜されているの
で、フッ酸を含む水溶液で該酸化膜を除去する。イオン
注入法によりＰを添加する方法もある。その他にドープ
ト多結晶シリコン膜を堆積させることにより上層膜２−
６とする方法もある。これは、ＳｉＯ₂ガスとＰＨ₃ガス
の混合ガスを分解させることにより成膜する方法であ
る。ＬＰＣＶＤ法では５００〜７００℃での熱分解、Ｐ
ＥＣＶＤ法ではグロー放電分解によって不純物添加多結
晶シリコン膜が成膜される。ＰＥＣＶＤ法では３００℃
程度で非晶質シリコン膜を成膜する事ができる。前述し
たような固相成長法により、このドープト非晶質シリコ
ン膜を高品質な多結晶シリコン膜に成長させることも有
効な方法である。

【００２３】上記のような方法で１×１０¹⁹ｃｍ^-3以上
のＰが添加された多結晶シリコン膜を５００〜２０００
Å程度堆積させる。この場合、ゲート電極のシート抵抗
は２０〜３０Ω／□程度である。

【００２４】ゲート電極のシート抵抗をさらに低減する
ために、不純物添加多結晶シリコン膜とシリサイド膜を
積層した２層ゲート電極を用いる方法もある。シリサイ
ド膜としては、コバルトシリサイド（ＣｏＳｉ₂）、ま
たはニッケルシリサイド（ＮｉＳｉ）、またはチタンシ
リサイド（ＴｉＳｉ₂）、またはモリブデンシリサイド
（ＭｏＳｉ₂）、またはタングステンシリサイド（ＷＳ
ｉ₂）等がある。シリサイド膜としてＭｏＳｉ₂膜を用い
た場合、１５００Å堆積させたると、シート抵抗は７〜
８Ω／□程度となる。約３分の１のゲート線低抵抗化と
なる。

【００２５】次に、まずＰｃｈ薄膜トランジスタの形成
について説明する。図３（ａ）に示されるようにＮｃｈ
薄膜トランジスタ上にＰフォトレジストマスク２−６を
形成する。

【００２６】続いて図３（ｂ）に示したようにソース領
域及びドレイン領域を形成するためのイオン注入を行な
う。イオン注入法により、前記第１の半導体層にアクセ
プタ−型の不純物をイオン注入し、前記上層膜２−６に
対して自己整合的にソ−ス領域およびドレイン領域を形
成する。図３（ｂ）において、２−７は高濃度にイオン
注入されたソ−ス領域、および２−８はドレイン領域を
示している。

【００２７】前記アクセプタ−型の不純物としては、ボ
ロン（Ｂ）等を用いる。不純物添加方法としては、イオ
ン注入法の他に、レ−ザ−ド−ピング法あるいはプラズ
マド−ピング法などの方法がある。２−９で示される矢
印は不純物のイオンビ−ムを表している。前記絶縁性非
晶質材料２−１として石英基板を用いた場合には熱拡散
法を使うことができる。不純物ド−ズ量は、１×１０¹⁴
から１×１０¹⁷ｃｍ^-2程度とする。不純物濃度に換算す
ると、ソ−ス領域２−７およびドレイン領域２−８で約
１×１０¹⁹から１×１０²²ｃｍ^-3程度である。また、注
入された不純物の濃度分布の最高値が、前記多結晶シリ
コン薄膜２−３とゲート絶縁膜２−４との界面近傍に存
在するようにイオンの加速エネルギーを設定する。例え
ばゲート酸化膜の膜厚が１２００Åの場合は、イオンの
加速エネルギーを３０〜６０ｋｅＶが適している。

【００２８】続いて、画素スイッチング薄膜トランジス
タを構成するＮｃｈ薄膜トランジスタの形成方法につい
て説明する。図３（ｃ）にしめされるように、Ｎｃｈ薄
膜トランジスタのゲート電極の両端部からＬ_offだけ太
くＮフォトレジストマスク２−１０を形成する。該Ｎフ
ォトレジストマスク２−１０はＰｃｈ薄膜トランジスタ
も覆っている。そして、ゲート絶縁膜をエッチングし
て、Ｎｃｈ薄膜トランジスタのゲート電極の周囲Ｌ_off
の領域はゲート絶縁膜を残し、それ以外の部分はゲート
絶縁膜は除去されて多結晶シリコン薄膜の表面がむき出
しにされる。

【００２９】Ｎフォトレジストマスク２−１０を剥離し
た後、図３（ｄ）に示すようにイオン注入法によりドナ
−型の不純物イオンを注入する。前記ドナ−型の不純物
としては、リン（Ｐ）あるいはひ素（Ａｓ）等を用い
る。２−１４は、イオンビームを示している。

【００３０】不純物添加方法としては、イオン注入法の
他に、レ−ザ−ド−ピング法あるいはプラズマド−ピン
グ法などの方法がある。２−１４で示される矢印は不純
物のイオンビ−ムを表している。前記絶縁性非晶質材料
２−１として石英基板を用いた場合には熱拡散法を使う
ことができる。Ｐｃｈのソースおよびドレイン領域荷は
ボロンの他に、リンも注入されることとなるので、Ｎｃ
ｈの不純物ド−ズ量Ｎ⁺は、Ｐｃｈの不純物ドーズ量Ｐ⁺
よりも１桁以上少なくしなければならない。また、注入
された不純物の濃度分布の最高値が、むき出しにされた
多結晶シリコン薄膜２−３の表面に存在するようにイオ
ンの加速エネルギーを設定する。従って、イオンの加速
エネルギーは極力小さく設定することが重要であり、１
０〜３０ｋｅＶ程度が適している。

【００３１】この時、ゲート絶縁膜の周辺Ｌ_offの領域
２−１９は、ゲート酸化膜を通してイオン注入されるこ
とになるので、ソ−ス領域２−１２およびドレイン領域
２−１３の濃度に比べて１桁以上も濃度が低くなる。従
って、２−１９は自己整合的に形成されたＬＤＤ領域と
なる。

【００３２】続いて、図４（ａ）に示すように層間絶縁
膜２−１５を成膜する。酸化膜の成膜方法としては、Ｌ
ＰＣＶＤ法、ＡＰＣＶＤ法 プラズマＣＶＤ法、ＥＣＲ
プラズマＣＶＤ法、光励起ＣＶＤ法等の方法がある。さ
らにソースガスとして有機シリコン化合物ＴＥＯＳ（Ｔ
ｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ−Ｓｉｌｉｃａｔ
ｅ）やオゾンを用いる方法がある。ＴＥＯＳを用いると
優れた段差被覆性が実現される。また、ＰＳＧ（Ｐｈｏ
ｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）やＢＳＧ（Ｂ
ｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）をリフローさせ
るとさらに優れた段差被覆性を実現する事ができる。膜
厚に関しては、数千Åから数μｍ程度が普通である。窒
化膜の形成方法としては、ＬＰＣＶＤ法あるいはプラズ
マＣＶＤ法などが簡単である。反応には、アンモニアガ
ス（ＮＨ₃）とシランガスと窒素ガスとの混合ガス、あ
るいはシランガスと窒素ガスとの混合ガスなどを用い
る。層間絶縁膜の段差被覆性が良好ならば先に述べた下
層絶縁膜２−１２は必要なくなる。

【００３３】続いて、前記層間絶縁膜の緻密化と前記ソ
−ス領域及びドレイン領域の活性化と結晶性の回復を目
的として活性化アニ−ルを行う。活性化アニ−ルの条件
としては、Ｎ₂ガス雰囲気中で８００〜１０００℃程度
に低温化し、アニ−ル時間を２０分〜１時間程度とす
る。９００〜１０００℃では２０分程度のアニ−ルで不
純物はかなり活性化される。８００〜９００℃では２０
分から１時間のアニ−ルをする。一方、はじめに５００
〜８００℃で１〜２０時間程度のアニ−ルにより結晶性
を充分に回復させた後、９００〜１０００℃の高温で活
性化させるという２段階活性化アニ−ル法も効果があ
る。また、赤外線ランプやハロゲンランプを用いたＲＴ
Ａ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ）法も効果がある。さらには、レ−ザ−ビ−ム等を用
いたレ−ザ−活性化法を利用することも効果がある。

【００３４】次に、水素プラズマ法、あるいは水素イオ
ン注入法、あるいはプラズマ窒化膜からの水素の拡散法
などの方法で水素イオンを導入すると、結晶粒界に存在
するダングリングボンドや、ゲ−ト酸化膜界面などに存
在する欠陥や、ソ−ス、ドレイン部とチャネル部との接
合部に存在する欠陥が不活性化される。この様な水素化
工程は、層間絶縁膜２−１３を積層する前におこなって
もよい。または、後に述べる、ソ−ス電極とドレイン電
極を形成してから前記水素化工程を行ってもよい。

【００３５】次に図４（ｂ）に示すように、層間絶縁膜
２−１５とゲート酸化膜２−４にコンタクトホールをフ
ォトエッチングにより形成する。そして同図に示すよう
にソ−ス電極２−１６およびドレイン電極２−１７を形
成する。該ソ−ス電極及びドレイン電極は、アルミニュ
ウムあるいはクロムなどの金属材料で形成する。この様
にして薄膜トランジスタが形成される。

【００３６】

【発明の効果】以上実施例で説明したように、きわめて
簡単な方法によって画素スイッチング薄膜トランジスタ
を構成する電導型の薄膜トランジスタのみをＬＤＤ構造
で形成することが可能になった。本発明によって画素ス
イッチング薄膜トランジスタのオフリーク電流が低減で
きる。その特性を図５に示す。先に説明した図６に対応
したものである。ゲート電圧−２０Ｖでもオフリーク電
流は非常に小さく、はね上がりが著しく抑えられてい
る。その結果、液晶ディスプレイのフリッカや表示ムラ
等が著しく向上され、パネル特性向上に対して非常に大
きな効果が期待される。しかも、従来工程と同数のフォ
ト工程数により本発明は実現される。従って、製造コス
トは従来と変わらない。

【００３７】画素スイッチング薄膜トランジスタのみを
選択的にＬＤＤ構造とするので駆動回路に対しては何等
悪影響は及ぼさない。従って、オン電流が十分得られる
ので、高速動作が可能となる。また、高精細化やハイビ
ジョンＴＶ（ＨＤＴＶ）の要求特性も満たす。

【００３８】画素スイッチング薄膜トランジスタのオフ
リーク電流は低減され、さらにオフリーク電流のはね上
がりは著しく低下する。その結果、画素保持特性が向上
し、フリッカや表示ムラの極めて少ない良好な液晶ディ
スプレイを実現することが可能となる。一方、表示特性
を向上させるために、コモン振りという駆動方法があ
る。この駆動方法によると画素スイッチング薄膜トラン
ジスタには、さらに大きな逆バイアス電圧が印加される
こととなる。本発明によるとオフリーク電流のはね上が
りは著しく低下するので、コモン振り等の駆動方法にも
十分耐える。従って、さらなる表示特性の向上が期待さ
れる。

【００３９】ゲート酸化膜のエッチングという極めて簡
単な方法によって、ＬＤＤ構造を形成できる。従来、異
方性エッチングにより、ゲート電極の端部に側壁を形成
してＬＤＤ構造を形成していた。しかし、本発明によれ
ば、従来技術のような困難で制御性の悪い工程を省くこ
とができる。

【００４０】本発明にシリサイド膜を用いた２層走査線
を応用すると、走査線のシート抵抗を、従来の多結晶シ
リコンの場合の２５Ω／□から３分の１の８Ω／□程度
に低減することが出来る。この場合にも簡単にＬＤＤ構
造を形成することができる。この結果、オフリーク電流
が極めて少なく、さらに走査線の抵抗値の低いアクティ
ブマトリックス基板を容易に作製することができる。

【００４１】走査線には左右両側からゲート信号が送ら
れているので、走査線に断線が生じても、走査線抵抗が
十分に小さいので信号遅延が小さく、液晶ディスプレイ
の画面表示にはなんら影響ない。従って、ソース線と走
査線の短絡が生じていても、その短絡点の両側の走査線
を切断する事によって短絡欠陥を救済することが出来
る。このように、歩留まり向上に対して大きな効果があ
る。

【００４２】走査線抵抗が小さくなるので、走査線の時
定数τが低減する。従って、画面の中央と端での画素ト
ランジスタの立ち上がり特性が均一になる。その結果、
フリッカ或いは表示ムラを低減する事が出来る。しか
も、走査線のライン容量を低減させなくてもよいので、
画素の保持特性が低下する事はない。このように、本発
明により、画素保持特性を低下させる事なく、フリッカ
或いは表示ムラの極めて少ない液晶ディスプレイを実現
する事が出来る。

【００４３】ハイビジョン用ＴＦＴに関しては、投影型
のディスプレイとして構成するために、ライトバルブ等
が要求される事から４インチ程度の大きなＴＦＴパネル
を作成しなければならない。この様に長い走査線を有す
るパネルを作製する場合に、本発明の効果は一段と大き
くなる。

【００４４】走査線が低抵抗化されるので、付加的な画
素保持容量線を廃止する事が可能になる。従って、開口
率が向上し、その結果、非常に明るい液晶ディスプレイ
を実現する事が可能となる。

【００４５】オフセットゲート構造を有しているので、
画素の保持特性が改善される。さらに、消費電流の低減
に対しても大きな効果が期待される。

【００４６】固相成長法を用いることによって、非晶質
絶縁基板上に結晶性の優れたシリコン薄膜を作製するこ
とが可能になったのでＳＯＩ技術の発展に大きく寄与す
るものである。ゲート線の低抵抗化は、固相成長等の方
法で改善された薄膜トランジスタの特性を最大限に引き
出し、非常に優れた液晶ディスプレイを実現する上で大
きな効果がある。

【００４７】本発明を、光電変換素子とその走査回路を
同一チップ内に集積した密着型イメージセンサーに応用
した場合には、読み取り速度の高速化、高解像度化、さ
らに階調をとる場合に非常に大きな効果をうみだす。高
解像度化が達成されるとカラー読み取り用密着型イメ−
ジセンサ−への応用も容易となる。もちろん電源電圧の
低減、消費電流の低減、信頼性の向上に対してもその効
果は大きい。また低温プロセスによって作製することが
できるので、密着型イメージセンサーチップの長尺化が
可能となり、一本のチップでＡ４サイズあるいはＡ３サ
イズの様な大型ファクシミリ用の読み取り装置を実現で
きる。従って、センサーチップの二本継ぎのような手数
がかかり信頼性の悪い技術を回避することができ、実装
歩留りも向上される。

【００４８】石英基板やガラス基板だけではなく、サフ
ァイア基板あるいはＭｇＯ・Ａｌ₂Ｏ₃，ＢＰ，ＣａＦ₂
等の結晶性絶縁基板も用いることができる。

【００４９】以上薄膜トランジスタを例として説明した
が、バイポ−ラトランジスタあるいはヘテロ接合バイポ
−ラトランジスタなど薄膜を利用した素子に対しても、
本発明を応用することができる。また、三次元デバイス
のようなＳＯＩ技術を利用した素子に対しても、本発明
を応用することができる。

【００５０】固相成長法を例にとって本発明について説
明したが、本発明は固相成長法ばかりではなく、ＬＰＣ
ＶＤ法やその他の方法、例えばＥＢ蒸着法やスパッタ法
やＭＢＥ法で成膜したｐｏｌｙ−Ｓｉ薄膜を利用して薄
膜半導体装置を作成する場合にも応用することができ
る。また、一般的なＭＯＳ型半導体装置にも応用するこ
とができる。

【図面の簡単な説明】

【図１】 本発明の実施例を示す薄膜半導体装置の構造
断面図である。

【図２】 （ａ）から（ｅ）は、本発明の薄膜半導体装
置の製造方法を示す工程断面図である。

【図３】 （ａ）から（ｄ）は、本発明の薄膜半導体装
置の製造方法を示す工程断面図である。ただし、図３
（ａ）は、図２（ｅ）から続いている。

【図４】 （ａ）から（ｂ）は、本発明の薄膜半導体装
置の製造方法を示す工程断面図である。ただし、図４
（ａ）は、図３（ｄ）から続いている。

【図５】 本発明による画素スイッチング薄膜トランジ
スタに用いられるＮｃｈ薄膜トランジスタの特性を示す
図である。

【図６】 従来の画素スイッチング薄膜トランジスタに
用いられるＮｃｈ薄膜トランジスタの特性を示す図であ
る。

【符号の説明】

１− ２ 多結晶シリコン薄膜 １− ３ ゲート電極 １− ７ ＬＤＤ領域 １− ４ 画素電極 １− ５ ソ−ス領域 １− ６ ドレイン領域 １−１１ 層間絶縁膜 １−１４ 画素スイッチング薄膜トランジスタと同一電
導型の薄膜トランジスタ １−１５ １−１４と逆の電導型の薄膜トランジスタ ２− １ 絶縁性透明基板 ２− ３ 多結晶シリコン薄膜 ２− ４ ゲート絶縁膜 ２− ５ ゲート電極 ２− ６ Ｐフォトレジストマスク ２− ７ Ｐｃｈ薄膜トランジスタのソース領域 ２− ８ Ｐｃｈ薄膜トランジスタのドレイン領域 ２−１０ Ｎフォトレジストマスク ２−１２ Ｐｃｈ薄膜トランジスタのソース領域 ２−１３ Ｐｃｈ薄膜トランジスタのドレイン領域 ２−１９ ＬＤＤ領域 ２−１５ 層間絶縁膜

Claims (3)

【特許請求の範囲】
1. 【請求項１】 マトリックス状に配置された画素と、該
   画素を選択するために画素ごとに設置された画素スイッ
   チング薄膜トランジスタと、Ｎｃｈ薄膜トランジスタお
   よびＰｃｈ薄膜トランジスタにより構成構成された画素
   駆動回路とが、同一の絶縁性透明基板上に集積された薄
   膜半導体装置の製造方法において、前記画素スイッチン
   グ薄膜トランジスタと同じ伝導型の薄膜トランジスタ
   は、１回のイオン注入工程によって形成されたＬＤＤ
   （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有
   し、前記画素スイッチング薄膜トランジスタと違う伝導
   型の薄膜トランジスタは、通常の自己整合型の構造で有
   ることを特徴とする薄膜半導体装置の製造方法。
2. 【請求項２】 請求項１の、画素スイッチング薄膜トラ
   ンジスタをＮｃｈ薄膜トランジスタで構成する場合は、
   （１） 第１層の薄膜半導体層、ゲート絶縁膜およびゲ
   ート電極を形成した後、レジストマスクを形成して、ボ
   ロン等の不純物をイオン注入し、自己整合的にＰｃｈ薄
   膜トランジスタを形成する工程、（２） 前記レジスト
   マスクを剥離した後、前記Ｐｃｈ薄膜トランジスタ以外
   のゲート絶縁膜において、フォト工程により第２のレジ
   ストマスクを形成して、ゲート電極端から１〜５μm太
   くゲート絶縁膜を残し、ソース、ドレイン領域の上部の
   ゲート絶縁膜はエッチング除去する工程、（３） 前記
   第２のレジストマスクを剥離した後、リンあるいはヒ素
   等の不純物をイオン注入する工程、を有することを特徴
   とする薄膜半導体装置の製造方法。
3. 【請求項３】 請求項１の、画素スイッチング薄膜トラ
   ンジスタをＰｃｈ薄膜トランジスタで構成する場合は、
   （１） 第１層の薄膜半導体層、ゲート絶縁膜およびゲ
   ート電極を形成した後、レジストマスクを形成して、リ
   ンあるいはヒ素等の不純物をイオン注入し、自己整合的
   にＮｃｈ薄膜トランジスタを形成する工程、（２） 前
   記レジストマスクを剥離した後、前記Ｎｃｈ薄膜トラン
   ジスタ以外のゲート絶縁膜において、フォト工程により
   第２のレジストマスクを形成して、ゲート電極端から１
   〜５μm太くゲート絶縁膜を残し、ソース、ドレイン領
   域の上部のゲート絶縁膜はエッチング除去する工程、
   （３） 前記第２のレジストマスクを剥離した後、ボロ
   ン等をイオン注入する工程、を少なくとも有することを
   特徴とする薄膜半導体装置の製造方法。