JPH07109888B2 - Transistor manufacturing method - Google Patents
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- JPH07109888B2 JPH07109888B2 JP34465393A JP34465393A JPH07109888B2 JP H07109888 B2 JPH07109888 B2 JP H07109888B2 JP 34465393 A JP34465393 A JP 34465393A JP 34465393 A JP34465393 A JP 34465393A JP H07109888 B2 JPH07109888 B2 JP H07109888B2
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、トランジスタの製造方
法に関し、特に短チャネル効果、ホットキャリア効果を
防止したＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造のトランジスタの製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a transistor, and more particularly to an LDD (Lightly Doped Dra) in which a short channel effect and a hot carrier effect are prevented.
in) structure transistor manufacturing method.
【０００２】[0002]
【従来の技術】半導体装置が高集積化されることにした
がって、素子の大きさはサブミクロン領域まで小形化さ
れており、これにより新しい製造技術が継続して開発さ
れている。サブミクロン級半導体装置の製造技術は高集
積化に応じて小形化すると共に、高性能の維持が要求さ
れ、かつ信頼性の保障も要求される。2. Description of the Related Art As semiconductor devices have been highly integrated, the size of elements has been reduced to the submicron region, and new manufacturing techniques have been continuously developed. The manufacturing technology of submicron class semiconductor devices is required to be miniaturized in accordance with higher integration, maintain high performance, and guarantee reliability.
【０００３】特に、高集積化にしたがって発生する信頼
性に関連する一つとしては、トランジスタにおけるホッ
トキャリヤによる素子の劣化である。これは非常に大き
い問題である。この問題を解消するためにＬＤＤ構造の
低濃度の不純物領域であるｎ- 領域上の酸化膜に捕獲さ
れる電荷を適切に調節するこにより、ホットキャリヤに
よる素子の劣化を防止することができる。In particular, one of the factors associated with the reliability that occurs with higher integration is deterioration of the device due to hot carriers in the transistor. This is a very big problem. In order to solve this problem, it is possible to prevent the deterioration of the device due to hot carriers by appropriately adjusting the charges trapped in the oxide film on the n − region which is the low concentration impurity region of the LDD structure.
【０００４】この面から提案された技術が米国特許４，
９０７，０４８号および同４，９６３，０５４号に開示
された逆Ｔ型ＬＤＤ（以下、‘ＩＴＬＤＤ’という）構
造である。図１に前記ＩＴＬＤＤ構造を有するトランジ
スタの製造工程を示す。図１のようにｐ型半導体基板１
０上に薄いゲート絶縁膜１１を形成し、その上にポリシ
リコン層１２と酸化膜１３を順次形成した後、フォトレ
ジスト（ＰＲ）を塗布し、これをゲートパターンでパタ
ーニングする。図２のように前記フォトレジストパター
ンをマスクとして前記酸化膜１３をエッチングし、前記
ポリシリコン層１２を一定の厚さだけエッチングし、一
定の厚さを残した後フォトレジストを除去する。図３の
ように、ｎ型不純物を低濃度でイオン注入してｎ- 領域
１４，１５を形成する。図４のように、前記結果物の全
面に酸化膜を形成した後これをエッチングバックして前
記ポリシリコンゲート１２の側面に酸化膜スペーサ１６
を形成する。図５のように、前記酸化膜スペーサ１６を
マスクとして前記ゲートの形成時に一定厚さで半導体基
板上に残ったポリシリコン層の部分を選択的にエッチン
グして逆Ｔ型ゲート１２を形成する。図６のように、ｎ
型不純物を高濃度でイオン注入して前記形成されたｎ-
領域１４，１５内にｎ+ 領域１７，１８を形成すること
によりＬＤＤ構造のソース１４，１７およびドレイン１
５，１８を形成する。A technique proposed in this respect is disclosed in US Pat.
It is an inverted T-type LDD (hereinafter referred to as'ITLDD ') structure disclosed in Nos. 907,048 and 4,963,054. FIG. 1 shows a manufacturing process of the transistor having the ITLDD structure. As shown in FIG. 1, p-type semiconductor substrate 1
A thin gate insulating film 11 is formed on the gate electrode 0, a polysilicon layer 12 and an oxide film 13 are sequentially formed thereon, and then a photoresist (PR) is applied and patterned with a gate pattern. As shown in FIG. 2, the oxide film 13 is etched by using the photoresist pattern as a mask, the polysilicon layer 12 is etched by a certain thickness, and the photoresist is removed after leaving a certain thickness. As shown in FIG. 3, n-type impurities are ion-implanted at a low concentration to form n − regions 14 and 15. As shown in FIG. 4, an oxide film is formed on the entire surface of the resultant structure and then etched back to form an oxide film spacer 16 on the side surface of the polysilicon gate 12.
To form. As shown in FIG. 5, the inverted T-shaped gate 12 is formed by selectively etching the portion of the polysilicon layer remaining on the semiconductor substrate with a certain thickness when the gate is formed using the oxide film spacer 16 as a mask. As shown in FIG.
N − formed by ion-implanting a high-concentration impurity
By forming n + regions 17 and 18 in the regions 14 and 15, the sources 14 and 17 and the drain 1 of the LDD structure are formed.
5 and 18 are formed.
【０００５】このように製造されるＩＴＬＤＤ構造のト
ランジスタは、ｎ- 領域１４，１５が完全にオーバラッ
プされてゲートの影響を受けるように形成されているの
で、ホットキャリヤに対する耐性を向上させることがで
き、ホットキャリヤによる素子の劣化を防止することが
できる。The transistor of the ITLDD structure manufactured as described above is formed so that the n − regions 14 and 15 are completely overlapped and influenced by the gate, so that the resistance to hot carriers can be improved. It is possible to prevent deterioration of the device due to hot carriers.
【０００６】しかしながら上述した製造工程から分かる
ようにゲートの形成のためのポリシリコン層を形成した
後、逆Ｔ型構造のゲートを形成するためにゲートマスク
を利用して、前記ポリシリコン層を一定量をエッチング
した後、さらに逆Ｔ型の形状を作らなければならない。
この時エッチング終了点を調節するには難しい問題があ
る。However, as can be seen from the above-described manufacturing process, after forming a polysilicon layer for forming a gate, a gate mask is used to form a gate having an inverted T-type structure, and the polysilicon layer is fixed. After etching the amount, more inverted T-shapes must be made.
At this time, it is difficult to control the etching end point.
【０００７】図７，８はさらに他の逆Ｔ型ゲート構造を
有するトランジスタを示したものである。前記の逆Ｔ型
構造を形成する時のポリシリコンのエッチング終了点の
調節の難しい問題を解決するための構造であって、米国
特許５，１７５，１１９号に開示された技術である。FIGS. 7 and 8 show another transistor having an inverted T-type gate structure. This is a structure disclosed in US Pat. No. 5,175,119 for solving the problem of difficulty in adjusting the etching end point of polysilicon when forming the inverted T type structure.
【０００８】この製造方法は、図７のように、フィール
ド酸化膜２１により活性領域と素子分離領域とに区分さ
れた半導体基板２０の活性領域上にゲート酸化膜２２と
第１ポリシリコン層２３を形成した後、この上にＰＳＧ
（Ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）２
４を蒸着し、このＰＳＧの所定領域にゲート領域を形成
した後、前記ゲート領域の側壁にＰＳＧからなるスペー
サ２５を形成する。According to this manufacturing method, as shown in FIG. 7, a gate oxide film 22 and a first polysilicon layer 23 are formed on an active region of a semiconductor substrate 20 divided into an active region and an element isolation region by a field oxide film 21. After forming, PSG on this
(Phospho silicate glass) 2
4 is vapor-deposited, a gate region is formed in a predetermined region of the PSG, and then a spacer 25 made of PSG is formed on the side wall of the gate region.
【０００９】ついでｐ型不純物をイオン注入して半導体
基板にチャネル領域およびパンチスルー防止領域になる
ｐ型領域３１を形成した後、前記ＰＳＧ２４，２５に形
成されたゲート領域内に、前記第２ポリシリコン層２６
を詰めた後、前記ＰＳＧ全体を除去する。図８のよう
に、前記第２ポリシリコン層２６をマスクとしてｎ型不
純物を低濃度イオン注入してｎ- 領域２８を形成するこ
とによりＬＤＤ領域を形成する。Then, p-type impurities are ion-implanted to form a p-type region 31 serving as a channel region and a punch-through prevention region in the semiconductor substrate, and then the second poly is formed in the gate regions formed in the PSGs 24 and 25. Silicon layer 26
And then the entire PSG is removed. As shown in FIG. 8, by using the second polysilicon layer 26 as a mask, n-type impurities are ion-implanted at a low concentration to form an n − region 28, thereby forming an LDD region.
【００１０】前記第２ポリシリコン層２６の側面に、ス
ペーサ２９を形成し、前記第２ポリシリコン層２６およ
びスペーサ２９をマスクとして前記第１ポリシリコン層
２３をエッチングして第１ポリシリコン層２３および前
記第２ポリシリコン層２６からなる逆Ｔ型構造のゲート
を形成した後、ｎ型不純物を高濃度でイオン注入してｎ
+ ソース／ドレイン領域３０を形成することにより、逆
Ｔ型構造のゲートを有するＬＤＤトランジスタを完成す
る。A spacer 29 is formed on a side surface of the second polysilicon layer 26, and the first polysilicon layer 23 is etched by using the second polysilicon layer 26 and the spacer 29 as a mask to etch the first polysilicon layer 23. After forming a gate having an inverted T-type structure composed of the second polysilicon layer 26, n-type impurities are ion-implanted at a high concentration to n.
+ By forming the source / drain regions 30, the LDD transistor having the gate of the inverted T type structure is completed.
【００１１】[0011]
【発明が解決しようとする課題】上述した図７，８のＩ
ＴＬＤＤ構造の製造方法は、逆Ｔ型構造を有する図１〜
図６の方法に比べて正確に形成することができるが、工
程が複雑化となる問題がある。また、双方のＩＴＬＤＤ
製造方法においては、ゲート形成の後ソース／ドレイン
を形成するためにイオン注入を行う工程において、イオ
ン注入を行った後、熱処理して注入された不純物を拡散
させる場合、側面拡散（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓ
ｉｏｎ）が起ることとなって、チャネルが短くなる。こ
れはサブミクロン級の素子においては非常に大きい問題
である。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
A method of manufacturing a TLDD structure is shown in FIG.
Although it can be formed more accurately than the method of FIG. 6, there is a problem that the process becomes complicated. Also, both ITLDD
In the manufacturing method, in the step of performing ion implantation to form the source / drain after forming the gate, when the implanted impurities are diffused by heat treatment after the ion implantation, lateral diffusion (Lateral Diffusion) is performed.
Ion) occurs and the channel becomes shorter. This is a very big problem in submicron devices.
【００１２】このような短チャネル効果問題は、ＩＴＬ
ＤＤ構造のトランジスタのみならず、従来イオン注入に
よりソース／ドレインを形成する全てのトランジスタに
も該当する問題である。これを改善するために浅い接合
（Ｓｈａｌｌｏｗ ｊｕｎｃｔｉｏｎ）を形成するため
の技術工夫が進行されており熱処理工程を低減してソー
ス／ドレインの拡散を抑制しようとする努力が進行され
ている。本発明の目的は、短チャネル効果を抑制し、ホ
ットキャリヤ特性を改善することができるＬＤＤ構造の
トランジスタの製造方法を提供することにある。Such a short channel effect problem is caused by the ITL.
The problem applies not only to the transistor having the DD structure but also to all the transistors in which the source / drain is formed by the conventional ion implantation. In order to improve this, technical ideas for forming a shallow junction are being advanced, and efforts are being made to reduce the number of heat treatment steps and suppress the diffusion of the source / drain. An object of the present invention is to provide a method of manufacturing a transistor having an LDD structure that can suppress the short channel effect and improve the hot carrier characteristics.
【００１３】[0013]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、フィールド酸化膜２により活性
領域と素子分離領域とに分離された第１導電型の半導体
基板１に、第２導電型の不純物を低濃度でイオン注入し
て第２導電型の低濃度不純物領域３を形成する工程と、
前記低濃度不純物領域３上に第１絶縁膜４を形成した
後、所定部分を選択的にエッチングする工程と、前記エ
ッチングされた第１絶縁膜４の側壁に、第２絶縁膜スペ
ーサ５を形成する工程と、前記第１絶縁膜４および第２
絶縁膜スペーサ５をマスクとして第１導電型の不純物を
選択的にイオン注入して半導体基板の所定領域に第１導
電型の不純物領域６を形成する工程と、前記第２絶縁膜
スペーサを除去する工程と、前記第１絶縁膜が選択的に
エッチングされた領域上にゲート絶縁膜７を形成する工
程と、前記ゲート絶縁膜７上にゲート８を形成する工程
と、前記第１絶縁膜を除去する工程と、前記ゲート８を
マスクとして前記第２導電型の不純物を選択的に高濃度
でイオン注入して第２導電型の高濃度のソース／ドレイ
ン領域９を形成する工程と、を含む。In order to achieve the above object, according to the present invention, a first conductivity type semiconductor substrate 1 separated into an active region and an element isolation region by a field oxide film 2 is provided. Forming a second conductivity type low concentration impurity region 3 by ion-implanting a second conductivity type impurity at a low concentration;
After the first insulating film 4 is formed on the low-concentration impurity region 3, a predetermined portion is selectively etched, and a second insulating film spacer 5 is formed on a sidewall of the etched first insulating film 4. And the first insulating film 4 and the second
Using the insulating film spacer 5 as a mask, the first conductive type impurity is selectively ion-implanted to form the first conductive type impurity region 6 in a predetermined region of the semiconductor substrate, and the second insulating film spacer is removed. A step, a step of forming a gate insulating film 7 on a region where the first insulating film is selectively etched, a step of forming a gate 8 on the gate insulating film 7, and a step of removing the first insulating film. And a step of selectively ion-implanting the second-conductivity-type impurity at a high concentration to form the second-conductivity-type high-concentration source / drain regions 9, using the gate 8 as a mask.
【００１４】[0014]
【実施例】以下、図面に基づいて本発明を詳述する。図
９〜図１５は本発明によるＬＤＤ構造のトランジスタの
製造方法を示す工程図である。図９のように、フィール
ド酸化膜２により活性領域と素子分離領域とに区分され
たｐ型半導体基板１の活性領域に、ｎ型不純物をイオン
注入してｎ-領域３を形成する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail below with reference to the drawings. 9 to 15 are process diagrams showing a method for manufacturing an LDD structure transistor according to the present invention. As shown in FIG. 9, an n-type impurity is ion-implanted into the active region of the p-type semiconductor substrate 1 divided into the active region and the element isolation region by the field oxide film 2 to form the n − region 3.
【００１５】図１０のように、前記ｎ- 領域３上に第１
絶縁膜４としての窒化膜を形成した後、ゲート形成用マ
スク（図示せず）を利用してゲートの形成される領域の
前記窒化膜を選択的にエッチングする。図１１のよう
に、前記の結果物全面に第２絶縁膜５としての前記第１
絶縁膜である窒化膜４とのエッチング選択比の大きい絶
縁物質としての酸化膜を蒸着した後、これをエッチング
バックして前記窒化膜４の側面に酸化膜スペーサ５を形
成する。チャネル領域の形成およびパンチスルー防止領
域の形成のためにｐ型不純物をイオン注入して図１２の
ように、ｐ型領域６を形成する。As shown in FIG. 10, a first region is formed on the n − region 3.
After forming the nitride film as the insulating film 4, the nitride film in the region where the gate is formed is selectively etched by using a gate forming mask (not shown). As shown in FIG. 11, the first insulating film 5 as the second insulating film 5 is formed on the entire surface of the resultant structure.
After depositing an oxide film as an insulating material having a large etching selection ratio with respect to the nitride film 4 which is an insulating film, the oxide film spacers 5 are formed on the side surfaces of the nitride film 4 by etching back the oxide film. A p-type impurity is ion-implanted to form a channel region and a punch-through prevention region to form a p-type region 6 as shown in FIG.
【００１６】図１３のように、前記酸化膜スペーサを除
去した後、ゲートの形成の領域上にゲート絶縁膜７を形
成し、ついでポリシリコンを蒸着し、これをエッチング
バックして前記窒化膜４のエッチングされた領域に詰め
るように、前記ゲート酸化膜７上にゲート８を形成す
る。As shown in FIG. 13, after removing the oxide film spacer, a gate insulating film 7 is formed on the region where the gate is to be formed, and then polysilicon is vapor-deposited. A gate 8 is formed on the gate oxide film 7 so as to fill the etched region of the gate.
【００１７】図１４のように、前記窒化膜４を除去した
後ｎ型不純物を高濃度でイオン注入して図１５のよう
に、ｎ+ 領域９を形成することにより、ｎ- 領域３と前
記ｎ+ソース／ドレイン領域９とからなるＬＤＤ構造の
ソース／ドレインを有するトランジスタを完成する。[0017] As shown in FIG. 14, as shown in FIG. 15 the n-type impurity after removing the nitride film 4 by ion implantation at a high concentration, by forming the n + region 9, n - wherein the region 3 A transistor having an LDD structure source / drain consisting of n + source / drain regions 9 is completed.
【００１８】ＣＭＯＳである場合には、ｐ型半導体基板
にｎ型ウェル（図示せず）を形成し、このｎ型ウェル内
の所定部分にチャネル領域およびパンチスルー防備領域
としてのｎ型領域６とＬＤＤ領域であるｐ- 領域３およ
びｐ+ ソース／ドレイン領域９を前述した製造方法と同
一の工程により各々形成する。In the case of CMOS, an n-type well (not shown) is formed in a p-type semiconductor substrate, and a channel region and an n-type region 6 as a punch-through protection region are formed in a predetermined portion in the n-type well. The p − region 3 and the p + source / drain region 9 which are LDD regions are formed by the same steps as in the manufacturing method described above.
【００１９】上記実施例では、ｐ型基板にトランジスタ
を形成する場合について説明したが、ＣＭＯＳを製造す
る場合には、ｐ型基板に形成されたｎウェル領域に、ｐ
- 領域のＬＤＤ領域とｐ+ ソース／ドレインとからなる
トランジスタを、上述した製造方法により形成するか、
またはｎ型基板に形成されたｐウェル領域に、上述した
製造工程によりｎ- 領域のＬＤＤ領域とｎ+ ソース／ド
レインとからなるトランジスタを形成する。In the above embodiment, the case where the transistor is formed on the p-type substrate has been described. However, in the case of manufacturing a CMOS, the p-type substrate is formed in the n-well region with the p-type substrate.
Forming a transistor composed of the LDD region of the − region and the p + source / drain by the manufacturing method described above,
Alternatively, in the p-well region formed on the n-type substrate, the transistor including the LDD region of the n − region and the n + source / drain is formed by the manufacturing process described above.
【００２０】[0020]
【発明の効果】以上説明したように、本発明によれば、
ゲートを形成する前に、先にＬＤＤ領域であるｎ- 領域
３を形成しチャネル領域にｐ型領域６を形成した後、ゲ
ートを形成し、ソース／ドレイン領域９を形成すること
により、接合の深さが深い場合側面拡散により発生する
短チャネル効果を防止することができる。また、ｎ- 領
域３がゲートに完全にオーバラップされるように形成さ
れているので、従来の逆Ｔ型構造ではない通常のゲート
構造であって、逆Ｔ型トランジスタと同一の特性を有す
るので、従来の製造工程上多い問題があり、かつ工程が
複雑な逆Ｔ型構造のトランジスタに比べて、容易に製造
することができ、しかも逆Ｔ型構造のトランジスタの向
上された特性と同一の特性を有するトランジスタを実現
することができる。As described above, according to the present invention,
Before the gate is formed, the n − region 3 which is the LDD region is formed first, the p-type region 6 is formed in the channel region, and then the gate is formed and the source / drain region 9 is formed. When the depth is deep, the short channel effect caused by the side diffusion can be prevented. Further, since the n − region 3 is formed so as to completely overlap the gate, it has a normal gate structure other than the conventional inverse T-type structure and has the same characteristics as the inverse T-type transistor. In comparison with a transistor having an inverted T-type structure, which has many problems in the conventional manufacturing process and the process is complicated, the same characteristics as those of the transistor having the inverted T-type structure can be easily manufactured. Can be realized.
【図面の簡単な説明】[Brief description of drawings]
【図１】従来の逆Ｔ型ＬＤＤ構造のトランジスタを示す
図である。FIG. 1 is a diagram showing a conventional transistor having an inverted T-type LDD structure.
【図２】従来の逆Ｔ型ＬＤＤ構造のトランジスタを示す
図である。FIG. 2 is a diagram showing a conventional transistor having an inverted T-type LDD structure.
【図３】従来の逆Ｔ型ＬＤＤ構造のトランジスタを示す
図である。FIG. 3 is a diagram showing a conventional transistor having an inverted T-type LDD structure.
【図４】従来の逆Ｔ型ＬＤＤ構造のトランジスタを示す
図である。FIG. 4 is a diagram showing a conventional transistor having an inverted T-type LDD structure.
【図５】従来の逆Ｔ型ＬＤＤ構造のトランジスタを示す
図である。FIG. 5 is a diagram showing a conventional transistor having an inverted T-type LDD structure.
【図６】従来の逆Ｔ型ＬＤＤ構造のトランジスタを示す
図である。FIG. 6 is a diagram showing a conventional transistor having an inverted T-type LDD structure.
【図７】従来の逆Ｔ型ＬＤＤ構造のトランジスタを示す
図である。FIG. 7 is a diagram showing a conventional transistor having an inverted T-type LDD structure.
【図８】従来の逆Ｔ型ＬＤＤ構造のトランジスタを示す
図である。FIG. 8 is a diagram showing a conventional transistor having an inverted T-type LDD structure.
【図９】本発明によるＬＤＤ構造のトランジスタの製造
方法を示す工程図である。FIG. 9 is a process chart showing a method for manufacturing a transistor having an LDD structure according to the present invention.
【図１０】本発明によるＬＤＤ構造のトランジスタの製
造方法を示す工程図である。FIG. 10 is a process drawing showing a method of manufacturing an LDD-structure transistor according to the present invention.
【図１１】本発明によるＬＤＤ構造のトランジスタの製
造方法を示す工程図である。FIG. 11 is a process drawing showing a method of manufacturing an LDD-structure transistor according to the present invention.
【図１２】本発明によるＬＤＤ構造のトランジスタの製
造方法を示す工程図である。FIG. 12 is a process drawing showing a method of manufacturing an LDD structure transistor according to the present invention.
【図１３】本発明によるＬＤＤ構造のトランジスタの製
造方法を示す工程図である。FIG. 13 is a process drawing showing a method of manufacturing an LDD structure transistor according to the present invention.
【図１４】本発明によるＬＤＤ構造のトランジスタの製
造方法を示す工程図である。FIG. 14 is a process drawing showing the manufacturing method of the LDD structure transistor according to the present invention.
【図１５】本発明によるＬＤＤ構造のトランジスタの製
造方法を示す工程図である。FIG. 15 is a process drawing showing the manufacturing method of the LDD structure transistor according to the present invention.
１ 半導体基板 ２ フィールド酸化膜 ３ 低濃度の不純物領域（ｎ- 領域） ４ 第１絶縁膜 ５ 第２絶縁膜スペーサ ６ 不純物領域（ｐ型領域） ７ ゲート絶縁膜 ８ ゲート ９ ｎ+ ソース／ドレイン領域1 semiconductor substrate 2 field oxide film 3 low concentration impurity region (n − region) 4 first insulating film 5 second insulating film spacer 6 impurity region (p type region) 7 gate insulating film 8 gate 9 n + source / drain region
Claims (12)
導電型の不純物を低濃度でイオン注入して第２導電型の
低濃度の不純物領域（３）を形成する工程と、 前記低濃度の不純物領域（３）上に第１絶縁膜（４）を
形成した後、所定部分を選択的にエッチングする工程
と、 前記エッチングされた第１絶縁膜（４）の側壁に、第２
絶縁膜スペーサ（５）を形成する工程と、 前記第１絶縁膜（４）および第２絶縁膜スペーサ（５）
をマスクとして第１導電型の不純物を選択的にイオン注
入して、半導体基板の所定領域に基板の濃度と異なる第
１導電型の不純物領域（６）を形成する工程と、 前記第２絶縁膜スペーサを除去する工程と、 前記第１絶縁膜が選択的にエッチングされた領域上にゲ
ート絶縁膜（７）を形成する工程と、 前記ゲート絶縁膜（７）上にゲート（８）を形成する工
程と、 前記第１絶縁膜を除去する工程と、 前記ゲート（８）をマスクとして前記第２導電型の不純
物を選択的に高濃度でイオン注入して第２導電型の高濃
度のソース／ドレイン領域（９）を形成する工程と、を
含むことを特徴とするトランジスタの製造方法。1. A semiconductor substrate (1) of the first conductivity type is provided with a second substrate.
Forming a second conductivity type low concentration impurity region (3) by ion-implanting a conductivity type impurity at a low concentration; and forming a first insulating film (4) on the low concentration impurity region (3). After the formation, a step of selectively etching a predetermined portion, and a step of forming a second layer on the sidewall of the etched first insulating film (4).
Forming an insulating film spacer (5), the first insulating film (4) and the second insulating film spacer (5)
A first conductive type impurity is selectively ion-implanted using the mask as a mask to form a first conductive type impurity region (6) having a concentration different from that of the substrate in a predetermined region of the semiconductor substrate; Removing a spacer; forming a gate insulating film (7) on a region where the first insulating film is selectively etched; and forming a gate (8) on the gate insulating film (7). A step of removing the first insulating film, and using the gate (8) as a mask, the second conductive type impurities are selectively ion-implanted at a high concentration to form a second conductive type high-concentration source / And a step of forming a drain region (9).
（３）は、ｎ- 領域であることを特徴とする請求項１記
載のトランジスタの製造方法。2. The method for manufacturing a transistor according to claim 1, wherein the low-concentration impurity region (3) of the second conductivity type is an n − region.
ことを特徴とする請求項１記載のトランジスタの製造方
法。3. The method of manufacturing a transistor according to claim 1, wherein the first insulating film (4) is a nitride film.
絶縁膜を形成した後所定部分を選択的にエッチングする
工程後に、結果物の全面に酸化膜を蒸着したのちエッチ
ングバックして形成することを特徴とする請求項１記載
のトランジスタの製造方法。4. The second insulating film spacer (5) comprises a first insulating film spacer (1).
2. The method of manufacturing a transistor according to claim 1, wherein after the step of selectively etching a predetermined portion after forming the insulating film, an oxide film is vapor-deposited on the entire surface of the resultant and then etched back.
特徴とする請求項１記載のトランジスタの製造方法。5. The method of manufacturing a transistor according to claim 1, wherein the first insulating film is an oxide film.
は、第１絶縁膜（４）を形成する工程、第２絶縁膜スペ
ーサ（５）の所定部分を選択的エッチングする工程後
に、それで得られたものの全面に窒化膜を蒸着する工
程、この窒化膜をエッチングバックしてスペーサを形成
する工程、を含むことを特徴とする請求項１記載のトラ
ンジスタの製造方法。6. The second insulating film spacer (5) is formed after the step of forming the first insulating film (4) and the step of selectively etching a predetermined portion of the second insulating film spacer (5). 2. The method for manufacturing a transistor according to claim 1, further comprising a step of depositing a nitride film on the entire surface of the obtained product, and a step of etching back the nitride film to form a spacer.
チャネル領域およびパンチスルー防止領域であることを
特徴とする請求項１記載のトランジスタの製造方法。7. The impurity region (6) of the first conductivity type is
The method of manufacturing a transistor according to claim 1, wherein the channel region and the punch-through prevention region are provided.
+ 領域からなることを特徴とする請求項１記載のトラン
ジスタの製造方法。8. The source / drain regions (9) are n
The method for producing a transistor according to claim 1, wherein the transistor is formed of a + region.
された第１導電型のウェル領域に、第２導電型の不純物
を低濃度でイオン注入して第２導電型の低濃度の不純物
領域（３）を形成する工程と、 前記低濃度の不純物領域（３）上に第１絶縁膜（４）を
形成した後、所定部分を選択的にエッチングする工程
と、 前記エッチングされた第１絶縁膜（４）の側壁に、第２
絶縁膜スペーサ（５）を形成する工程と、 前記第１絶縁膜（４）および第２絶縁膜スペーサ（５）
をマスクとして第１導電型の不純物を選択的にイオン注
入して半導体基板の所定領域に、第１導電型の不純物領
域（６）形成する工程と、 前記第２絶縁膜スペーサ（５）を除去する工程と、 前記第１絶縁膜が選択的にエッチングされた領域上にゲ
ート絶縁膜（７）を形成する工程と、 前記ゲート絶縁膜（７）上にゲート（８）を形成する工
程と、 前記第１絶縁膜（４）を除去する工程と、 前記ゲート（８）をマスクとして前記第２導電型の不純
物を選択的に高濃度でイオン注入して第２導電型の高濃
度でソース／ドレイン領域（９）を形成する工程と、を
含むことを特徴とするトランジスタの製造方法。9. A low-concentration second-conductivity type by ion-implanting a low-concentration second-conductivity-type impurity into a well region of the first-conductivity type formed in a second-conductivity-type semiconductor substrate (1). And forming a first insulating film (4) on the low-concentration impurity region (3), and then selectively etching a predetermined portion of the low-concentration impurity region (3). The second insulating film is formed on the side wall of the first insulating film (4).
Forming an insulating film spacer (5), the first insulating film (4) and the second insulating film spacer (5)
Using the mask as a mask to selectively implant ions of the first conductivity type to form a first conductivity type impurity region (6) in a predetermined region of the semiconductor substrate, and removing the second insulating film spacer (5) A step of forming a gate insulating film (7) on a region where the first insulating film is selectively etched, and a step of forming a gate (8) on the gate insulating film (7). Removing the first insulating film (4), and using the gate (8) as a mask, the second conductivity type impurities are selectively ion-implanted at a high concentration to form a source / And a step of forming a drain region (9).
（３）は、ｐ- 領域であることを特徴とする請求項９記
載のトランジスタの製造方法。10. The method for manufacturing a transistor according to claim 9, wherein the second-conductivity-type low-concentration impurity region (3) is a p − region.
は、チャネル領域およびパンチスルー防止領域であるｎ
型領域であることを特徴とする請求項９記載のトランジ
スタの製造方法。11. The impurity region (6) of the first conductivity type
Is a channel region and a punch-through prevention region n
10. The method for manufacturing a transistor according to claim 9, wherein the transistor is a mold region.
ｐ+ 領域からなることを特徴とする請求項９記載のトラ
ンジスタの製造方法。12. The source / drain regions (9) are
10. The method for manufacturing a transistor according to claim 9, wherein the transistor comprises a p + region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34465393A JPH07109888B2 (en) | 1993-12-21 | 1993-12-21 | Transistor manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34465393A JPH07109888B2 (en) | 1993-12-21 | 1993-12-21 | Transistor manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202175A JPH07202175A (en) | 1995-08-04 |
| JPH07109888B2 true JPH07109888B2 (en) | 1995-11-22 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34465393A Expired - Fee Related JPH07109888B2 (en) | 1993-12-21 | 1993-12-21 | Transistor manufacturing method |
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| Country | Link |
|---|---|
| JP (1) | JPH07109888B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4712207B2 (en) * | 2000-07-21 | 2011-06-29 | 三洋電機株式会社 | Manufacturing method of semiconductor device |
-
1993
- 1993-12-21 JP JP34465393A patent/JPH07109888B2/en not_active Expired - Fee Related
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|---|---|
| JPH07202175A (en) | 1995-08-04 |
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