JPH07106945A - インタフェース回路 - Google Patents
インタフェース回路Info
- Publication number
- JPH07106945A JPH07106945A JP5248926A JP24892693A JPH07106945A JP H07106945 A JPH07106945 A JP H07106945A JP 5248926 A JP5248926 A JP 5248926A JP 24892693 A JP24892693 A JP 24892693A JP H07106945 A JPH07106945 A JP H07106945A
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- JP
- Japan
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- transistor
- interface circuit
- output
- buffer
- lsi
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Abstract
(57)【要約】
【目的】バッファ回路の立上り特性を改善するインタフ
ェース回路を提供することにある。 【構成】出力バッファの出力端子BOTとLSIの外部
接続端子OUT間にN−CHトランジスタ4とNPNバ
イポーラトランジスタ5とを有する。このN−CHトラ
ンジスタ4は出力バッファの出力端子BOTとLSIの
外部接続端子OUTにそれぞれソースおよびドレインを
接続し、ゲートを内部電源に接続する。また、NPNト
ランジスタ5もベースおよびエミッタを出力バッファの
出力端子BOTとLSIの外部接続端子OUTにそれぞ
れ接続し、コレクタを内部電源に接続する。
ェース回路を提供することにある。 【構成】出力バッファの出力端子BOTとLSIの外部
接続端子OUT間にN−CHトランジスタ4とNPNバ
イポーラトランジスタ5とを有する。このN−CHトラ
ンジスタ4は出力バッファの出力端子BOTとLSIの
外部接続端子OUTにそれぞれソースおよびドレインを
接続し、ゲートを内部電源に接続する。また、NPNト
ランジスタ5もベースおよびエミッタを出力バッファの
出力端子BOTとLSIの外部接続端子OUTにそれぞ
れ接続し、コレクタを内部電源に接続する。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路のインタ
フェース回路に関し、特に内部電源電圧よりも高い外部
電圧が印加される出力バッファ等のインタフェース回路
に関する。
フェース回路に関し、特に内部電源電圧よりも高い外部
電圧が印加される出力バッファ等のインタフェース回路
に関する。
【0002】
【従来の技術】従来の半導体集積回路においては、シス
テムの多様化に伴ない、異種類の電源を用いるようにな
ってきており、この異電源のインタフェースの役割が重
要になっている。
テムの多様化に伴ない、異種類の電源を用いるようにな
ってきており、この異電源のインタフェースの役割が重
要になっている。
【0003】図4は従来の一例を示す出力バッファに接
続したインタフェース回路図である。図4に示すよう
に、従来のインタフェース回路3aは、異電源が供給さ
れる可能性のある出力バッファ等のインターフェース部
に用いられる。ここでは、入力端子INに接続されたP
−チャネル(CH)トランジスタ1およびN−CHトラ
ンジスタ2からなる出力バッファに、N−CHトランジ
スタ4からなるインタフェース回路3aを接続し、外部
接続端子OUTからの高電圧を遮断するようにしてい
る。
続したインタフェース回路図である。図4に示すよう
に、従来のインタフェース回路3aは、異電源が供給さ
れる可能性のある出力バッファ等のインターフェース部
に用いられる。ここでは、入力端子INに接続されたP
−チャネル(CH)トランジスタ1およびN−CHトラ
ンジスタ2からなる出力バッファに、N−CHトランジ
スタ4からなるインタフェース回路3aを接続し、外部
接続端子OUTからの高電圧を遮断するようにしてい
る。
【0004】すなわち、このN−CHトランジスタ4が
オンするゲート電圧をVtn、LSIの内部電源電圧を
Vddとすると、LSIの外部から印加される電圧Vo
utが〔Vdd−Vtn〕以上のときに、N−CHトラ
ンジスタ4に電流が流れなくなる。このため、ゲート電
圧Vtnを0V(ボルト)以上にすれば、外部電圧Vo
utがLSIの内部電源電圧Vdd以上になったときに
N−CHトランジスタ4がオフするので、外部接続端子
OUTからの高電圧を遮断することができる。
オンするゲート電圧をVtn、LSIの内部電源電圧を
Vddとすると、LSIの外部から印加される電圧Vo
utが〔Vdd−Vtn〕以上のときに、N−CHトラ
ンジスタ4に電流が流れなくなる。このため、ゲート電
圧Vtnを0V(ボルト)以上にすれば、外部電圧Vo
utがLSIの内部電源電圧Vdd以上になったときに
N−CHトランジスタ4がオフするので、外部接続端子
OUTからの高電圧を遮断することができる。
【0005】かかる出力バッファはLSI(システム)
が1電源の場合であるが、つぎにシステムが2電源から
構成される場合の例を説明する。
が1電源の場合であるが、つぎにシステムが2電源から
構成される場合の例を説明する。
【0006】図5は従来の異電源LSI間の接続回路図
である。図5に示すように、この場合、LSIチップ1
9は5V(ボルト)で動作し且つLSIチップ20a〜
20cは3V(ボルト)で動作するものとし、LSIチ
ップ19,20a,20bの出力端子とLSIチップ2
0cの入力端子が接続されている。また、LSIチップ
19は双方向バッファ18を備え、LSIチップ20
a,20bは出力バッファ21の出力側に前述したイン
タフェース回路3aを接続するとともに、LSIチップ
20cは入力バッファ23の入力側にN−CHトランジ
スタ22を接続している。その回路動作にあたっては、
LSIチップ19から5Vが出力されても、LSIチッ
プ20a〜20cの出力端子あるいは入力端子にそれぞ
れN−CHトランジスタ4あるいは22が接続されてい
るので、LSIチップ20a〜20cの内部には3V以
上の電圧がかからないようにすることができる。
である。図5に示すように、この場合、LSIチップ1
9は5V(ボルト)で動作し且つLSIチップ20a〜
20cは3V(ボルト)で動作するものとし、LSIチ
ップ19,20a,20bの出力端子とLSIチップ2
0cの入力端子が接続されている。また、LSIチップ
19は双方向バッファ18を備え、LSIチップ20
a,20bは出力バッファ21の出力側に前述したイン
タフェース回路3aを接続するとともに、LSIチップ
20cは入力バッファ23の入力側にN−CHトランジ
スタ22を接続している。その回路動作にあたっては、
LSIチップ19から5Vが出力されても、LSIチッ
プ20a〜20cの出力端子あるいは入力端子にそれぞ
れN−CHトランジスタ4あるいは22が接続されてい
るので、LSIチップ20a〜20cの内部には3V以
上の電圧がかからないようにすることができる。
【0007】
【発明が解決しようとする課題】上述した従来のインタ
フェース回路は、1つのN−CHトランジスタにより構
成されており、回路が簡単に構成されるという利点があ
る。しかしながら、接続するバッファ回路によっては、
トランジスタの遅延時間が問題になってくる。
フェース回路は、1つのN−CHトランジスタにより構
成されており、回路が簡単に構成されるという利点があ
る。しかしながら、接続するバッファ回路によっては、
トランジスタの遅延時間が問題になってくる。
【0008】一般に、入力バッファは負荷容量が小さい
ため、外部接続端子と入力バッファの入力側との間にN
−CHトランジスタからなるインタフェース回路を接続
しても遅延時間を考慮する問題は特に生じない。しか
し、出力バッファの出力側と外部接続端子との間にN−
CHトランジスタからなるインタフェース回路を接続し
て高電圧を出力する場合には、N−CHトランジスタが
徐々にオフし始める。すなわち、バッファ回路としての
立上り特性が悪くなり、遅延時間が大きくなるという欠
点がある。
ため、外部接続端子と入力バッファの入力側との間にN
−CHトランジスタからなるインタフェース回路を接続
しても遅延時間を考慮する問題は特に生じない。しか
し、出力バッファの出力側と外部接続端子との間にN−
CHトランジスタからなるインタフェース回路を接続し
て高電圧を出力する場合には、N−CHトランジスタが
徐々にオフし始める。すなわち、バッファ回路としての
立上り特性が悪くなり、遅延時間が大きくなるという欠
点がある。
【0009】本発明の目的は、かかるバッファ回路の立
上り特性を向上させることのできるインタフェース回路
を提供することにある。
上り特性を向上させることのできるインタフェース回路
を提供することにある。
【0010】
【課題を解決するための手段】本発明のインタフェース
回路は、出力バッファの出力端子とLSIの外部接続端
子にそれぞれソースおよびドレインを接続し且つゲート
を内部電源に接続したMOSトランジスタと、ベースお
よびエミッタを前記出力バッファの出力端子と前記LS
Iの外部接続端子にそれぞれ接続し且つコレクタを前記
内部電源に接続したバイポーラトランジスタとを有して
構成される。
回路は、出力バッファの出力端子とLSIの外部接続端
子にそれぞれソースおよびドレインを接続し且つゲート
を内部電源に接続したMOSトランジスタと、ベースお
よびエミッタを前記出力バッファの出力端子と前記LS
Iの外部接続端子にそれぞれ接続し且つコレクタを前記
内部電源に接続したバイポーラトランジスタとを有して
構成される。
【0011】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は本発明の一実施例を示す出力バッフ
ァに接続したインタフェース回路図である。図1に示す
ように、本実施例のインタフェース回路3は、入力端子
INに接続されたP−CHトランジスタ1およびN−C
Hトランジスタ2からなる出力バッファの出力端子BO
TとLSIの外部接続端子OUT間に接続される。しか
も、このインタフェース回路3は、出力バッファの出力
端子BOTとLSIの外部接続端子OUTにそれぞれソ
ースおよびドレインを接続し、ゲートを内部電源Vdd
に接続したN−CHトランジスタ4と、ベースおよびエ
ミッタを出力バッファの出力端子BOTとLSIの外部
接続端子OUTにそれぞれ接続し、コレクタを内部電源
Vddに接続したNPNトランジスタ5とを有する。
て説明する。図1は本発明の一実施例を示す出力バッフ
ァに接続したインタフェース回路図である。図1に示す
ように、本実施例のインタフェース回路3は、入力端子
INに接続されたP−CHトランジスタ1およびN−C
Hトランジスタ2からなる出力バッファの出力端子BO
TとLSIの外部接続端子OUT間に接続される。しか
も、このインタフェース回路3は、出力バッファの出力
端子BOTとLSIの外部接続端子OUTにそれぞれソ
ースおよびドレインを接続し、ゲートを内部電源Vdd
に接続したN−CHトランジスタ4と、ベースおよびエ
ミッタを出力バッファの出力端子BOTとLSIの外部
接続端子OUTにそれぞれ接続し、コレクタを内部電源
Vddに接続したNPNトランジスタ5とを有する。
【0012】かかるインタフェース回路において、まず
外部接続端子OUTにLSIの内部電源Vddよりも高
い電圧が印加された場合を考える。このとき、N−CH
トランジスタ4のゲート電圧はドレイン電圧よりも低く
なるため、このN−CHトランジスタ4はオフとなる。
同時に、NPNトランジスタ5のエミッタとベースが逆
方向電圧になるため、このNPNトランジスタ5もオフ
となる。要するに、外部の高電圧に対しては、インタフ
ェース回路3を構成する両トランジスタがともにLSI
の内部に対して遮断するように動作する。
外部接続端子OUTにLSIの内部電源Vddよりも高
い電圧が印加された場合を考える。このとき、N−CH
トランジスタ4のゲート電圧はドレイン電圧よりも低く
なるため、このN−CHトランジスタ4はオフとなる。
同時に、NPNトランジスタ5のエミッタとベースが逆
方向電圧になるため、このNPNトランジスタ5もオフ
となる。要するに、外部の高電圧に対しては、インタフ
ェース回路3を構成する両トランジスタがともにLSI
の内部に対して遮断するように動作する。
【0013】次に、出力バッファが外部を駆動する場合
のインタフェース回路の動作を考える。このときは、入
力端子INにハイが入力され且つバッファ出力BOTに
ローが出力される場合と、入力端子INにローが入力さ
れ且つバッファ出力BOTにハイが出力される場合とが
ある。前者の場合は、N−CHトランジスタ2,4がオ
ンとなり、外部接続端子OUTから接地に電流が流れ
る。一方、後者の場合は、N−CHトランジスタ4のゲ
ート電圧とソース電圧の差が小さくなり、電流が流れに
くくなる。このため、負荷容量が大きく、バッファ出力
BOTが早くハイになったときは、特に充電時間がかか
るので、遅延時間が大きくなる。しかし、NPNトラン
ジスタ5が接続されているため、バッファ出力BOTか
らベースを介して流れた電流がエミッタに流れ、遅延時
間をカバーすることになる。
のインタフェース回路の動作を考える。このときは、入
力端子INにハイが入力され且つバッファ出力BOTに
ローが出力される場合と、入力端子INにローが入力さ
れ且つバッファ出力BOTにハイが出力される場合とが
ある。前者の場合は、N−CHトランジスタ2,4がオ
ンとなり、外部接続端子OUTから接地に電流が流れ
る。一方、後者の場合は、N−CHトランジスタ4のゲ
ート電圧とソース電圧の差が小さくなり、電流が流れに
くくなる。このため、負荷容量が大きく、バッファ出力
BOTが早くハイになったときは、特に充電時間がかか
るので、遅延時間が大きくなる。しかし、NPNトラン
ジスタ5が接続されているため、バッファ出力BOTか
らベースを介して流れた電流がエミッタに流れ、遅延時
間をカバーすることになる。
【0014】上述したバイポーラトランジスタはMOS
トランジスタと異なりバルクに電流が流れるため、電流
値は大きくなる。そのため、P−CHトランジスタ1と
NPNトランジスタ5の面積を同じにした場合、P−C
Hトランジスタ1のみで駆動したときに比べ、P−CH
トランジスタ1とNPNトランジスタ5により駆動した
ときの遅延時間は短かくなる。ここで、P−CHトラン
ジスタ1,N−CHトランジスタ2,4およびNPNト
ランジスタ5の面積とON抵抗を同じと仮定し、P−C
Hトランジスタ1,N−CHトランジスタ4およびNP
Nトランジスタ5で構成したとき、全体の面積は1.3
倍になるが、遅延時間は半分になる。この関係は、負荷
容量が大きくなるにつれて一層顕著になる。
トランジスタと異なりバルクに電流が流れるため、電流
値は大きくなる。そのため、P−CHトランジスタ1と
NPNトランジスタ5の面積を同じにした場合、P−C
Hトランジスタ1のみで駆動したときに比べ、P−CH
トランジスタ1とNPNトランジスタ5により駆動した
ときの遅延時間は短かくなる。ここで、P−CHトラン
ジスタ1,N−CHトランジスタ2,4およびNPNト
ランジスタ5の面積とON抵抗を同じと仮定し、P−C
Hトランジスタ1,N−CHトランジスタ4およびNP
Nトランジスタ5で構成したとき、全体の面積は1.3
倍になるが、遅延時間は半分になる。この関係は、負荷
容量が大きくなるにつれて一層顕著になる。
【0015】図2は図1における図1におけるトランジ
スタ素子の模式断面図である。図2に示すように、上述
したLSIの製造プロセスの詳細については、説明を省
略するが、まず低抵抗N型基板6上にPウェル7とNウ
ェル8および高抵抗P型エピ層9を形成する。しかる
後、Pウェル7上にはPウェルコンタクト10とN−C
H拡散層11およびN−CHゲート12を形成してN−
CHMOSトランジスタをつくり、Nウェル8上にはP
−CH拡散層13とP−CHゲート14を形成してP−
CHMOSトランジスタをつくる。また、高抵抗P型エ
ピ層9上にはベース16とエミッタ17を形成してNP
Nトランジスタをつくる。尚、15はNPNトランジス
タのコレクタ兼Nウェルコンタクトである。
スタ素子の模式断面図である。図2に示すように、上述
したLSIの製造プロセスの詳細については、説明を省
略するが、まず低抵抗N型基板6上にPウェル7とNウ
ェル8および高抵抗P型エピ層9を形成する。しかる
後、Pウェル7上にはPウェルコンタクト10とN−C
H拡散層11およびN−CHゲート12を形成してN−
CHMOSトランジスタをつくり、Nウェル8上にはP
−CH拡散層13とP−CHゲート14を形成してP−
CHMOSトランジスタをつくる。また、高抵抗P型エ
ピ層9上にはベース16とエミッタ17を形成してNP
Nトランジスタをつくる。尚、15はNPNトランジス
タのコレクタ兼Nウェルコンタクトである。
【0016】この半導体基板においては、NPNトラン
ジスタのベース16からエミッタ17に電流が流れると
き、一部はN型基板6にも流れることによるラッチアッ
プなる可能性があるが、これはN型基板6を低抵抗化す
るとともに、高抵抗P型エピ層9を使用するなどして回
避することができる。
ジスタのベース16からエミッタ17に電流が流れると
き、一部はN型基板6にも流れることによるラッチアッ
プなる可能性があるが、これはN型基板6を低抵抗化す
るとともに、高抵抗P型エピ層9を使用するなどして回
避することができる。
【0017】図3は図1に示すインタフェース回路の応
用回路図である。図3に示すように、この応用回路は図
1に示すN−CHトランジスタ4およびNPNトランジ
スタ5からなるインタフェース回路3を双方向バッファ
18に接続した例である。双方向バッファ18は入力端
子T1,出力端子T2および入出力端子T3を備えてい
るとすると、入出力端子T3から内部電源電圧よりも高
い電圧が印加されても、前述した出力バッファと同様
に、立上り特性を高速化することができる。
用回路図である。図3に示すように、この応用回路は図
1に示すN−CHトランジスタ4およびNPNトランジ
スタ5からなるインタフェース回路3を双方向バッファ
18に接続した例である。双方向バッファ18は入力端
子T1,出力端子T2および入出力端子T3を備えてい
るとすると、入出力端子T3から内部電源電圧よりも高
い電圧が印加されても、前述した出力バッファと同様
に、立上り特性を高速化することができる。
【0018】
【発明の効果】以上説明したように、本発明はMOSト
ランジスタとバイポーラトランジスタを組合せることに
より、外部から内部電源電圧よりも高い電圧が印加され
るときにも、トランジスタの立上り時間を高速化できる
ので、バッファ回路の立上り特性を向上させることがで
きるという効果がある。
ランジスタとバイポーラトランジスタを組合せることに
より、外部から内部電源電圧よりも高い電圧が印加され
るときにも、トランジスタの立上り時間を高速化できる
ので、バッファ回路の立上り特性を向上させることがで
きるという効果がある。
【図1】本発明の一実施例を示す出力バッファに接続し
たインタフェース回路図である。
たインタフェース回路図である。
【図2】図1におけるトランジスタ素子の模式断面図で
ある。
ある。
【図3】図1に示すインタフェース回路の応用回路図で
ある。
ある。
【図4】従来の一例を示す出力バッファに接続したイン
タフェース回路図である。
タフェース回路図である。
【図5】従来の異電源LSI間の接続回路図である。
1 P−CHトランジスタ 2,4 N−CHトランジスタ 3 インタフェース回路 5 NPNトランジスタ 6 低抵抗N型基板 7 Pウェル 8 Nウェル 9 高抵抗P型エピ層 10 Pウェルコンタクト 11 N−CH拡散層 12 N−CHゲート 13 P−CH拡散層 14 P−CHゲート 15 NPN−TRコレクタ及びNウェルコンタクト 16 NPN−TRのベース 17 NPN−TRのエミッタ 18 双方向バッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 8839−5J H03K 19/00 101 A
Claims (2)
- 【請求項1】 出力バッファの出力端子とLSIの外部
接続端子にそれぞれソースおよびドレインを接続し且つ
ゲートを内部電源に接続したMOSトランジスタと、ベ
ースおよびエミッタを前記出力バッファの出力端子と前
記LSIの外部接続端子にそれぞれ接続し且つコレクタ
を前記内部電源に接続したバイポーラトランジスタとを
有することを特徴とするインタフェース回路。 - 【請求項2】 前記MOSトランジスタはN−チャネル
トランジスタを用い、前記バイポーラトランジスタはN
PNトランジスタを用いた請求項1記載のインタフェー
ス回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5248926A JP2738277B2 (ja) | 1993-10-05 | 1993-10-05 | インタフェース回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5248926A JP2738277B2 (ja) | 1993-10-05 | 1993-10-05 | インタフェース回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07106945A true JPH07106945A (ja) | 1995-04-21 |
JP2738277B2 JP2738277B2 (ja) | 1998-04-08 |
Family
ID=17185477
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5248926A Expired - Lifetime JP2738277B2 (ja) | 1993-10-05 | 1993-10-05 | インタフェース回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2738277B2 (ja) |
-
1993
- 1993-10-05 JP JP5248926A patent/JP2738277B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2738277B2 (ja) | 1998-04-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971216 |