JP3167445B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、薄膜トランジスタ、
特に液晶ディスプレイやイメ−ジセンサの周辺回路用の
薄膜トランジスタの製造方法に関するものである。
特に液晶ディスプレイやイメ−ジセンサの周辺回路用の
薄膜トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】従来、薄膜トランジスタ（以下、ＴＦＴ
とも称する。）のオ−ミック層領域を形成する方法とし
て、以下に述べる２種類の方法がある。
とも称する。）のオ−ミック層領域を形成する方法とし
て、以下に述べる２種類の方法がある。
【０００３】その１つの方法として、図５に示すコプレ
−ナ形のＴＦＴを例にとって説明する。
−ナ形のＴＦＴを例にとって説明する。
【０００４】このＴＦＴの構造は、ガラス基板１０上に
半導体膜１４、例えばノンド−プ（不純物無添加）ポリ
シリコン膜を形成し、また、ｎ+ 層ポリシリコンの形成
にはノンド−プポリシリコン（Ｓｉ）膜を形成するガス
に新たにホスフイン（ＰＨ3）を導入してする。その
後、オ−ミック層として残存させる部分をマスクして覆
い、残りのポリシリコン部分をエッチング除去して所定
のオ−ミック層１６を形成する。その後、ゲ−ト絶縁膜
１２例えばＳｉ−Ｎ（シリコン窒化膜）で基板上に形成
した半導体膜１４、オ−ミック層１６を覆った後、ゲ−
ト絶縁膜１２に、オ−ミック層１６を露出させるための
ソ−ス・ドレイン電極用の窓を形成する。
半導体膜１４、例えばノンド−プ（不純物無添加）ポリ
シリコン膜を形成し、また、ｎ+ 層ポリシリコンの形成
にはノンド−プポリシリコン（Ｓｉ）膜を形成するガス
に新たにホスフイン（ＰＨ3）を導入してする。その
後、オ−ミック層として残存させる部分をマスクして覆
い、残りのポリシリコン部分をエッチング除去して所定
のオ−ミック層１６を形成する。その後、ゲ−ト絶縁膜
１２例えばＳｉ−Ｎ（シリコン窒化膜）で基板上に形成
した半導体膜１４、オ−ミック層１６を覆った後、ゲ−
ト絶縁膜１２に、オ−ミック層１６を露出させるための
ソ−ス・ドレイン電極用の窓を形成する。
【０００５】次に、オ−ミック層１６からゲ−ト絶縁膜
１２の表面まで突出するようにソ−ス・ドレイン電極１
８を形成する。このソ−ス・ドレイン電極１８の形成に
は、例えば蒸着法とかスパッタ法を用いている。また、
それぞれのソ−ス・ドレイン電極１８の中間で、かつ、
ゲ−ト絶縁膜１２上にもゲ−ト電極１９を同時に形成し
ている。
１２の表面まで突出するようにソ−ス・ドレイン電極１
８を形成する。このソ−ス・ドレイン電極１８の形成に
は、例えば蒸着法とかスパッタ法を用いている。また、
それぞれのソ−ス・ドレイン電極１８の中間で、かつ、
ゲ−ト絶縁膜１２上にもゲ−ト電極１９を同時に形成し
ている。
【０００６】別の方法として、セルフアライメント（自
己整合）によってＴＦＴを製造する方法がある。
己整合）によってＴＦＴを製造する方法がある。
【０００７】図６および図７は、従来のセルフアライメ
ントによる製造方法を説明するための工程図である。
ントによる製造方法を説明するための工程図である。
【０００８】この方法によれば、先ず、石英基板３０上
に半導体膜３２として、例えばノンド−プ（無添加不純
物）ポリシリコン層を形成する（図４の（Ａ））。次
に、この半導体膜３２の表面を、例えば約１０００℃程
度の温度で、熱酸化して薄いゲ−ト酸化膜３４を形成す
る（図６の（Ｂ））。
に半導体膜３２として、例えばノンド−プ（無添加不純
物）ポリシリコン層を形成する（図４の（Ａ））。次
に、この半導体膜３２の表面を、例えば約１０００℃程
度の温度で、熱酸化して薄いゲ−ト酸化膜３４を形成す
る（図６の（Ｂ））。
【０００９】次に、ゲ−ト酸化膜３４上に従来既知の任
意適当な方法を用いてゲ−ト電極３６を形成する（図６
の（Ｃ））。その後、このゲ−ト電極３６をマスクにし
て半導体膜３２に対しイオン注入を行ない、半導体膜３
２の一部分をオ−ミック層３８に変える（図７の
（Ａ））。この工程でセルフアライメントによってゲ−
ト電極と実質的に同一寸法のチャンネル領域３７が半導
体膜３２に形成される。その後、基板３０上に形成され
たオ−ミック層３８、ゲ−ト酸化膜３４およびゲ−ト電
極３６を層間絶縁膜４０（例えばＳｉＯ2 膜などを用い
る）で覆った後、層間絶縁膜４０およびゲ−ト酸化膜３
４をエッチングしてオ−ミック層開口部４１を形成して
オ−ミック層露出部分３９を形成する（図７の
（Ｂ））。尚、このときオ−ミック層開口部４１が形成
される。
意適当な方法を用いてゲ−ト電極３６を形成する（図６
の（Ｃ））。その後、このゲ−ト電極３６をマスクにし
て半導体膜３２に対しイオン注入を行ない、半導体膜３
２の一部分をオ−ミック層３８に変える（図７の
（Ａ））。この工程でセルフアライメントによってゲ−
ト電極と実質的に同一寸法のチャンネル領域３７が半導
体膜３２に形成される。その後、基板３０上に形成され
たオ−ミック層３８、ゲ−ト酸化膜３４およびゲ−ト電
極３６を層間絶縁膜４０（例えばＳｉＯ2 膜などを用い
る）で覆った後、層間絶縁膜４０およびゲ−ト酸化膜３
４をエッチングしてオ−ミック層開口部４１を形成して
オ−ミック層露出部分３９を形成する（図７の
（Ｂ））。尚、このときオ−ミック層開口部４１が形成
される。
【００１０】次に、オ−ミック層開口部４１にスパッタ
法や蒸着法などを用いてソ−ス・ドレイン電極４２を形
成する（図７の（Ｃ））。
法や蒸着法などを用いてソ−ス・ドレイン電極４２を形
成する（図７の（Ｃ））。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た従来のコプレ−ナ形のＴＦＴ構造の場合には、基板１
０上に半導体膜１４を形成した後、この半導体膜１４上
にオ−ミック層１６を形成する際オ−ミック層１６のた
めのポリシリコン膜の領域をマスクしてポリシリコン膜
に対しエッチングを行なう。このとき半導体膜の表面が
オ−バエッチングされるため半導体膜の表面が荒らされ
てしまうという問題があった。このため、トランジスタ
の移動度の低下およびオン電流の減少という電気特性の
劣化を生じる。また、オ−バエッチングにより半導体膜
の表面がダメ−ジを受けると、安定したチャンネル領域
が形成できないという問題があった。
た従来のコプレ−ナ形のＴＦＴ構造の場合には、基板１
０上に半導体膜１４を形成した後、この半導体膜１４上
にオ−ミック層１６を形成する際オ−ミック層１６のた
めのポリシリコン膜の領域をマスクしてポリシリコン膜
に対しエッチングを行なう。このとき半導体膜の表面が
オ−バエッチングされるため半導体膜の表面が荒らされ
てしまうという問題があった。このため、トランジスタ
の移動度の低下およびオン電流の減少という電気特性の
劣化を生じる。また、オ−バエッチングにより半導体膜
の表面がダメ−ジを受けると、安定したチャンネル領域
が形成できないという問題があった。
【００１２】また、従来のコプレ−ナ形のＴＦＴの構造
では、図５の矢印２０で示したようにゲ−ト絶縁膜１２
を介してゲ−ト電極およびオ−ミック層どうしがオ−バ
ラップしてしまう。従来の方法で形成した場合、このオ
−バラップ量（重なり容量とも呼ぶ。）は、約５μｍ程
度にも達する。尚、このような重なり容量の増加は、周
辺回路用のＴＦＴとして用いた場合パルスの立ち上がり
を悪くし、波形のひずみの原因となる。
では、図５の矢印２０で示したようにゲ−ト絶縁膜１２
を介してゲ−ト電極およびオ−ミック層どうしがオ−バ
ラップしてしまう。従来の方法で形成した場合、このオ
−バラップ量（重なり容量とも呼ぶ。）は、約５μｍ程
度にも達する。尚、このような重なり容量の増加は、周
辺回路用のＴＦＴとして用いた場合パルスの立ち上がり
を悪くし、波形のひずみの原因となる。
【００１３】他方、図６および図７で説明した従来のセ
ルフアライメントによる構造のＴＦＴは、その工程にお
いて次のような問題がある。
ルフアライメントによる構造のＴＦＴは、その工程にお
いて次のような問題がある。
【００１４】酸化膜の形成の段階で高温処理が必要に
なる（例えば１０００℃以上にして酸化処理する。）。
なる（例えば１０００℃以上にして酸化処理する。）。
【００１５】イオン注入では、大面積の形成が困難で
ある。
ある。
【００１６】イオン注入したオ−ミック層の活性化を
行うための高温処理が必要になる（例えば６００℃以上
にして活性化処理する）。
行うための高温処理が必要になる（例えば６００℃以上
にして活性化処理する）。
【００１７】液晶ディスプレイとかイメ−ジセンサを製
作する場合には、ガラス基板上に所定の膜を形成してい
くため低温処理を必要としており、また、大面積でのポ
リシリコンＴＦＴの製造が必要になってくる。しかしな
がら、従来のセルフアライメントによる方法を用いて液
晶ディスプレイとかイメ−ジセンサを製作するとき、上
述した〜の問題点を解決できなかった。
作する場合には、ガラス基板上に所定の膜を形成してい
くため低温処理を必要としており、また、大面積でのポ
リシリコンＴＦＴの製造が必要になってくる。しかしな
がら、従来のセルフアライメントによる方法を用いて液
晶ディスプレイとかイメ−ジセンサを製作するとき、上
述した〜の問題点を解決できなかった。
【００１８】この発明は、上述した問題点に鑑み行われ
たものであり、この発明の目的は、チャンネル領域を形
成すべき半導体膜の表面にダメ−ジを与えることなく、
ゲ−ト絶縁膜を介してゲ−ト電極とオ−ミック層の重な
り容量を小さくし得るおよび低温処理プロセスによって
大面積の薄膜トランジスタを製造し得る薄膜トランジス
タの製造方法を提供することにある。
たものであり、この発明の目的は、チャンネル領域を形
成すべき半導体膜の表面にダメ−ジを与えることなく、
ゲ−ト絶縁膜を介してゲ−ト電極とオ−ミック層の重な
り容量を小さくし得るおよび低温処理プロセスによって
大面積の薄膜トランジスタを製造し得る薄膜トランジス
タの製造方法を提供することにある。
【００１９】
【課題を解決するための手段】この目的の達成を図るた
め、この発明の薄膜トランジスタの製造方法によれば、
基板上に半導体膜パタ−ンを形成する工程と、前記半導
体膜パタ−ンを含む基板全面をゲ−ト絶縁膜形成用薄膜
およびゲ−ト電極形成用薄膜で順次覆った後、これら薄
膜に前記半導体膜パタ−ンのオ−ミック層形成予定領域
を露出するための窓を２個形成する工程と、前記オ−ミ
ック層形成予定領域にプラズマド−ピングによって所定
不純物を導入する工程と、前記ゲ−ト電極形成用薄膜を
部分的に除去してゲ−ト電極用薄膜を残存形成する工程
とを含むことを特徴とする。
め、この発明の薄膜トランジスタの製造方法によれば、
基板上に半導体膜パタ−ンを形成する工程と、前記半導
体膜パタ−ンを含む基板全面をゲ−ト絶縁膜形成用薄膜
およびゲ−ト電極形成用薄膜で順次覆った後、これら薄
膜に前記半導体膜パタ−ンのオ−ミック層形成予定領域
を露出するための窓を２個形成する工程と、前記オ−ミ
ック層形成予定領域にプラズマド−ピングによって所定
不純物を導入する工程と、前記ゲ−ト電極形成用薄膜を
部分的に除去してゲ−ト電極用薄膜を残存形成する工程
とを含むことを特徴とする。
【００２０】また、この発明の実施に当たり、好ましく
は、プラズマド−ピングとしてＥＣＲプラズマド−ピン
グを用いるのが良い。
は、プラズマド−ピングとしてＥＣＲプラズマド−ピン
グを用いるのが良い。
【００２１】
【作用】上述したこの発明の薄膜トランジスタの製造方
法によれば、先ず、基板上に半導体膜パタ−ンを形成し
た後、半導体パタ−ンを含む基板全体をゲ−ト絶縁膜形
成用薄膜およびゲ−ト電極形成用薄膜で順次覆った後、
これら薄膜に半導体膜パタ−ンのオ−ミック層形成予定
領域を露出するための窓を形成する。このような工程に
よって、従来のように半導体膜表面がエッチングされな
いため、オ−バ−エッチングによる半導体膜表面にダメ
−ジを受けることは回避できる。このためトランジスタ
の移動度の低下やオン電流の減少という電気特性の劣化
を防止できる。
法によれば、先ず、基板上に半導体膜パタ−ンを形成し
た後、半導体パタ−ンを含む基板全体をゲ−ト絶縁膜形
成用薄膜およびゲ−ト電極形成用薄膜で順次覆った後、
これら薄膜に半導体膜パタ−ンのオ−ミック層形成予定
領域を露出するための窓を形成する。このような工程に
よって、従来のように半導体膜表面がエッチングされな
いため、オ−バ−エッチングによる半導体膜表面にダメ
−ジを受けることは回避できる。このためトランジスタ
の移動度の低下やオン電流の減少という電気特性の劣化
を防止できる。
【００２２】次に、形成した２個の露出窓を介してプラ
ズマド−ピングを行って所定のオ−ミック層形成予定領
域に不純物を導入する。このときプラズマド−ピングに
よる方法は、低温処理（約３００℃）で行なうことがで
きる。また、オ−ミック層の形成は、ゲ−ト絶縁膜用薄
膜、ゲ−ト電極形成用薄膜およびレジストをマスクにし
てプラズマド−ピングされるため半導体膜に形成される
チャンネル領域は２個の窓間のゲ−ト電極用薄膜の寸法
がそのままチャンネル領域に転写される。このため従来
のようにゲ−ト絶縁膜を介してゲ−ト電極とオ−ミック
層間の重なり容量は著しく少なくなる。
ズマド−ピングを行って所定のオ−ミック層形成予定領
域に不純物を導入する。このときプラズマド−ピングに
よる方法は、低温処理（約３００℃）で行なうことがで
きる。また、オ−ミック層の形成は、ゲ−ト絶縁膜用薄
膜、ゲ−ト電極形成用薄膜およびレジストをマスクにし
てプラズマド−ピングされるため半導体膜に形成される
チャンネル領域は２個の窓間のゲ−ト電極用薄膜の寸法
がそのままチャンネル領域に転写される。このため従来
のようにゲ−ト絶縁膜を介してゲ−ト電極とオ−ミック
層間の重なり容量は著しく少なくなる。
【００２３】従って、この発明の薄膜トランジスタを周
辺回路に使用すれば、パルスの立ち上がりの遅れや波形
の歪みが少ないため電気特性の向上を図ることができ
る。
辺回路に使用すれば、パルスの立ち上がりの遅れや波形
の歪みが少ないため電気特性の向上を図ることができ
る。
【００２４】次に、ゲ−ト電極形成用薄膜を部分的に除
去することによってゲ−ト電極の一部分として供するゲ
−ト電極用薄膜を残存形成する。このため、この発明で
は、従来のようにイオン注入してｎ+ 層を形成する際高
温によるオ−ミック層の活性化処理が不要となる。ま
た、上述したプラズマド−ピング法を用いて低温で薄膜
の形成ができるため大面積化が図れるという利点もあ
る。
去することによってゲ−ト電極の一部分として供するゲ
−ト電極用薄膜を残存形成する。このため、この発明で
は、従来のようにイオン注入してｎ+ 層を形成する際高
温によるオ−ミック層の活性化処理が不要となる。ま
た、上述したプラズマド−ピング法を用いて低温で薄膜
の形成ができるため大面積化が図れるという利点もあ
る。
【００２５】更に、プラズマド−ピングとしてＥＣＲプ
ラズマド−ピングを用いることにより約１０００Ａ°
（Ａ°はオングストロ−ムを表す記号）程度の深さのオ
−ミック層が形成できる。
ラズマド−ピングを用いることにより約１０００Ａ°
（Ａ°はオングストロ−ムを表す記号）程度の深さのオ
−ミック層が形成できる。
【００２６】
【実施例】以下、図面を参照して、この発明の実施例に
つき説明する。尚、各図は、これらの発明が理解できる
程度に、各構成成分の寸法、形状および配置関係を概略
的に示してあるにすぎない。また、以下の説明では、特
定の材料および条件をもちいて説明するがこれらの材料
および条件は、一つの好適例にすぎず、従って、何らこ
れに限定されるものではない。
つき説明する。尚、各図は、これらの発明が理解できる
程度に、各構成成分の寸法、形状および配置関係を概略
的に示してあるにすぎない。また、以下の説明では、特
定の材料および条件をもちいて説明するがこれらの材料
および条件は、一つの好適例にすぎず、従って、何らこ
れに限定されるものではない。
【００２７】先ず、図１および図２を用いてこの発明の
実施例の工程の基本的概要を説明する。
実施例の工程の基本的概要を説明する。
【００２８】基板としてガラス基板５０を用い、この基
板５０上に半導体膜パタ−ン（活性層パタ−ンとも称す
る。）５２を形成する。このとき所定の半導体膜パタ−
ンを形成するには、通常の技術を用いて基板上に半導体
膜を一旦形成した後、この膜上をマスクしてこの膜に対
しエッチングを行なえば良い（図１の（Ａ））。
板５０上に半導体膜パタ−ン（活性層パタ−ンとも称す
る。）５２を形成する。このとき所定の半導体膜パタ−
ンを形成するには、通常の技術を用いて基板上に半導体
膜を一旦形成した後、この膜上をマスクしてこの膜に対
しエッチングを行なえば良い（図１の（Ａ））。
【００２９】次に、半導体膜パタ−ン５２を含む基板全
面をゲ−ト絶縁膜形成用薄膜５４およびゲ−ト電極形成
用薄膜５６を順次覆っていく。更に、通常の技術を用い
て、この薄膜５６上にレジストパタ−ン５８を形成した
後、半導体膜パタ−ン５２のオ−ミック層形成予定領域
６０を露出させるための窓５９を２個形成する（図１の
（Ｂ））。この露出窓５９の形成は、通常のエッチング
技術を用いて、レジストパタ−ン５８の開口部を介して
両薄膜５６および５４を部分的にエッチング除去を行な
う。従って、半導体膜パタ−ン５２のチャンネル領域と
なるべき領域の表面は、絶縁膜等で覆われているためエ
ッチングによるダメ−ジを受けない。
面をゲ−ト絶縁膜形成用薄膜５４およびゲ−ト電極形成
用薄膜５６を順次覆っていく。更に、通常の技術を用い
て、この薄膜５６上にレジストパタ−ン５８を形成した
後、半導体膜パタ−ン５２のオ−ミック層形成予定領域
６０を露出させるための窓５９を２個形成する（図１の
（Ｂ））。この露出窓５９の形成は、通常のエッチング
技術を用いて、レジストパタ−ン５８の開口部を介して
両薄膜５６および５４を部分的にエッチング除去を行な
う。従って、半導体膜パタ−ン５２のチャンネル領域と
なるべき領域の表面は、絶縁膜等で覆われているためエ
ッチングによるダメ−ジを受けない。
【００３０】次に、オ−ミック層形成予定領域６０に、
半導体パタ−ン５２の露出部分に対してプラズマド−ピ
ング、例えばＥＣＲプラズマド−ピングを行ってこの領
域６０に所定不純物（例えば、リン（Ｐ）またはホウ素
などの元素）を導入する。これによって半導体膜パタ−
ン５２の表面側の一部分の領域にｎ+ 層またはｐ+ 層の
オ−ミック層６１が形成される（図１の（Ｃ））。
半導体パタ−ン５２の露出部分に対してプラズマド−ピ
ング、例えばＥＣＲプラズマド−ピングを行ってこの領
域６０に所定不純物（例えば、リン（Ｐ）またはホウ素
などの元素）を導入する。これによって半導体膜パタ−
ン５２の表面側の一部分の領域にｎ+ 層またはｐ+ 層の
オ−ミック層６１が形成される（図１の（Ｃ））。
【００３１】次に、ゲ−ト電極形成用薄膜５６を部分的
に除去してゲ−ト電極用薄膜６２を残存形成して図１の
（Ｄ）に示すような断面構造の構造体を得る。この図１
の（Ｄ）の断面図において、２個の窓間にゲ−ト電極用
薄膜６２を残存させ、その他のゲ−ト電極形成用薄膜を
エッチングを行って除去している。
に除去してゲ−ト電極用薄膜６２を残存形成して図１の
（Ｄ）に示すような断面構造の構造体を得る。この図１
の（Ｄ）の断面図において、２個の窓間にゲ−ト電極用
薄膜６２を残存させ、その他のゲ−ト電極形成用薄膜を
エッチングを行って除去している。
【００３２】次に、オ−ミック層６１、ゲ−ト絶縁膜５
５およびゲ−ト電極用薄膜６２の全面を絶縁膜で覆った
後、ホトリソエッチングによって層間絶縁膜パタ−ン６
４を形成する（図２の（Ａ））。続いて、ＥＢ蒸着また
はスパッタ法等を用いてオ−ミック層上にあるゲ−ト絶
縁膜５５および層間絶縁膜６４の空隙を電極材料、例え
ばアルミニウム（Ａｌ）で埋め込みコプレ−ナ形の薄膜
トランジスタを形成する（図２の（Ｂ））。
５およびゲ−ト電極用薄膜６２の全面を絶縁膜で覆った
後、ホトリソエッチングによって層間絶縁膜パタ−ン６
４を形成する（図２の（Ａ））。続いて、ＥＢ蒸着また
はスパッタ法等を用いてオ−ミック層上にあるゲ−ト絶
縁膜５５および層間絶縁膜６４の空隙を電極材料、例え
ばアルミニウム（Ａｌ）で埋め込みコプレ−ナ形の薄膜
トランジスタを形成する（図２の（Ｂ））。
【００３３】次に、図１と図２の断面図および図３と図
４の平面図を用いてこの発明の薄膜トランジスタの製造
方法につき詳細に説明する。尚、図３および図４におい
て、ハッチング等は断面を表すのではなく、平面的に見
たときの特定の領域を強調して示したものである。
４の平面図を用いてこの発明の薄膜トランジスタの製造
方法につき詳細に説明する。尚、図３および図４におい
て、ハッチング等は断面を表すのではなく、平面的に見
たときの特定の領域を強調して示したものである。
【００３４】先ず、ガラス基板５０上にプラズマＣＶＤ
法等によって半導体膜を形成する。
法等によって半導体膜を形成する。
【００３５】この半導体膜は、例えばノンド−プポリシ
リコン膜とし３０００Ａ°〜４０００Ａ°の厚さに成膜
する（図示せず）。
リコン膜とし３０００Ａ°〜４０００Ａ°の厚さに成膜
する（図示せず）。
【００３６】次に、半導体パタ−ンを形成するためマス
クしてホトリソエッチング法によって半導体膜パタ−ン
５２を形成する。このときプラズマＣＶＤの成膜ガスと
しては、四フッ化ケイ素（ＳｉＦ4 ）、シラン（ＳｉＨ
4 ）および水素（Ｈ2 ）を含む混合ガスを用いる。尚。
この場合３００℃程度の低温で半導体膜パタ−ン５２を
形成できる（図１の（Ａ）および図３の（Ａ））。
クしてホトリソエッチング法によって半導体膜パタ−ン
５２を形成する。このときプラズマＣＶＤの成膜ガスと
しては、四フッ化ケイ素（ＳｉＦ4 ）、シラン（ＳｉＨ
4 ）および水素（Ｈ2 ）を含む混合ガスを用いる。尚。
この場合３００℃程度の低温で半導体膜パタ−ン５２を
形成できる（図１の（Ａ）および図３の（Ａ））。
【００３７】次に、半導体膜パタ−ン５２を形成した
後、半導体膜パタ−ン５２を含む基板の全面をゲ−ト絶
縁膜形成用薄膜５４で覆う。このゲ−ト絶縁膜形成用薄
膜５４を例えば窒化シリコン膜（Ｓｉ−Ｎ）とする。こ
の窒化シリコン膜はプラズマＣＶＤ法を用いて形成す
る。このＣＶＤ法では、シラン（ＳｉＨ4 ）およびアン
モニア（ＮＨ3 ）を含む混合ガス雰囲気中で１３．５６
ＭＨｚの高周波数のグロ−放電によりガス分解する。続
いて、ゲ−ト絶縁膜形成用薄膜５４上にゲ−ト電極形成
用薄膜５６を成膜する。このゲ−ト電極形成用薄膜５６
を、ＥＢ（電子ビ−ム）を用いてクロム（Ｃｒ）をガス
化してゲ−ト絶縁膜用薄膜５４上に蒸着させて形成す
る。
後、半導体膜パタ−ン５２を含む基板の全面をゲ−ト絶
縁膜形成用薄膜５４で覆う。このゲ−ト絶縁膜形成用薄
膜５４を例えば窒化シリコン膜（Ｓｉ−Ｎ）とする。こ
の窒化シリコン膜はプラズマＣＶＤ法を用いて形成す
る。このＣＶＤ法では、シラン（ＳｉＨ4 ）およびアン
モニア（ＮＨ3 ）を含む混合ガス雰囲気中で１３．５６
ＭＨｚの高周波数のグロ−放電によりガス分解する。続
いて、ゲ−ト絶縁膜形成用薄膜５４上にゲ−ト電極形成
用薄膜５６を成膜する。このゲ−ト電極形成用薄膜５６
を、ＥＢ（電子ビ−ム）を用いてクロム（Ｃｒ）をガス
化してゲ−ト絶縁膜用薄膜５４上に蒸着させて形成す
る。
【００３８】このようにして順次成膜した薄膜上にレジ
スト材料を塗布し、任意適当な条件でレジスト材料を乾
燥、硬化させてレジスト層を形成した後、このレジスト
層にエッチングによって半導体膜パタ−ン５２のオ−ミ
ック層形成予定領域６０を露出させるための窓５９（露
出窓ともいう。）を形成する（図１の（Ｂ）および図３
の（Ｂ））。
スト材料を塗布し、任意適当な条件でレジスト材料を乾
燥、硬化させてレジスト層を形成した後、このレジスト
層にエッチングによって半導体膜パタ−ン５２のオ−ミ
ック層形成予定領域６０を露出させるための窓５９（露
出窓ともいう。）を形成する（図１の（Ｂ）および図３
の（Ｂ））。
【００３９】次に、ＥＣＲ（電子サイクロトロン共鳴）
プラズマ法を用いて窓５９を介して半導体膜パタ−ン５
２の露出部分に導電型を決める所定の不純物を導入す
る。このときプラズマド−ピングに用いるガスとして
は、通常、ド−ピングしたい原子、例えばリン（Ｐ）と
かホウ素（Ｂ）を含むガス（ＰＨ3 とかＢ2 Ｈ6 ）をヘ
リウム（Ｈｅ）や水素（Ｈ2 ）ガスで希釈した混合ガス
を用いる。この発明の実施例では、ヘリウム（Ｈｅ）希
釈の５体積％ホスフィン（ＰＨ3 ）の混合ガスを約１４
ｓｃｃｍの流量で導入し、シラン（ＳｉＨ4 ）ガスを
０．１ｓｃｃｍ〜１ｓｃｃｍ導入する。また、マイクロ
波出力約４００ＷおよびＲＦ電力４８０Ｗの条件で、−
２１０Ｖ程度のセルフバイアス電圧を半導体パタ−ン表
面に発生する。約７分間プラズマ処理することによっ
て、プラズマド−ピング導入済の領域には、シラン（Ｓ
ｉＨ4 ）を１ｓｃｃｍ導入したとき約１８０ＫΩのオ−
ミック層のシ−ト抵抗が得られる。このプラズマド−ピ
ング導入済の領域がオ−ミック層６１となる（図１の
（Ｃ）および図３の（Ｃ））。
プラズマ法を用いて窓５９を介して半導体膜パタ−ン５
２の露出部分に導電型を決める所定の不純物を導入す
る。このときプラズマド−ピングに用いるガスとして
は、通常、ド−ピングしたい原子、例えばリン（Ｐ）と
かホウ素（Ｂ）を含むガス（ＰＨ3 とかＢ2 Ｈ6 ）をヘ
リウム（Ｈｅ）や水素（Ｈ2 ）ガスで希釈した混合ガス
を用いる。この発明の実施例では、ヘリウム（Ｈｅ）希
釈の５体積％ホスフィン（ＰＨ3 ）の混合ガスを約１４
ｓｃｃｍの流量で導入し、シラン（ＳｉＨ4 ）ガスを
０．１ｓｃｃｍ〜１ｓｃｃｍ導入する。また、マイクロ
波出力約４００ＷおよびＲＦ電力４８０Ｗの条件で、−
２１０Ｖ程度のセルフバイアス電圧を半導体パタ−ン表
面に発生する。約７分間プラズマ処理することによっ
て、プラズマド−ピング導入済の領域には、シラン（Ｓ
ｉＨ4 ）を１ｓｃｃｍ導入したとき約１８０ＫΩのオ−
ミック層のシ−ト抵抗が得られる。このプラズマド−ピ
ング導入済の領域がオ−ミック層６１となる（図１の
（Ｃ）および図３の（Ｃ））。
【００４０】この実施例では、シラン（ＳｉＨ4 ）ガス
を微量添加してあるため半導体膜５２のエッチング量を
減少できる。この出願にかかわる発明者の実験によれ
ば、ＥＣＲプラズマド−ピングにおいて希釈ガスとして
用いるＨｅは、イオン化されて半導体膜表面に照射され
半導体表面をエッチングする原因になることが判明し
た。このためＨｅガスに微量のモノシラン（ＳｉＨ4 ）
を含ませることにより半導体表面のエッチングは緩和さ
れる。この理由としては、モノシラン（ＳｉＨ4 ）ガス
の微量添加によってエッチング速度が減少する。これ
は、シリコン（Ｓｉ）原子をド−プする表面（オ−ミッ
ク層形成予定領域の表面）に補給するため見かけ上、エ
ッチングが減少し、ド−プピングされる領域のシ−ト抵
抗も低下するためと考えられる。尚、ここでは、シリコ
ン（Ｓｉ）原子を補給できるガスとしてモノシラン（Ｓ
ｉＨ4 ）を用いたがこのガスに何ら制限されるものでは
なく、シリコン（Ｓｉ）を補給できるガスであれば他の
ガスでも良い。
を微量添加してあるため半導体膜５２のエッチング量を
減少できる。この出願にかかわる発明者の実験によれ
ば、ＥＣＲプラズマド−ピングにおいて希釈ガスとして
用いるＨｅは、イオン化されて半導体膜表面に照射され
半導体表面をエッチングする原因になることが判明し
た。このためＨｅガスに微量のモノシラン（ＳｉＨ4 ）
を含ませることにより半導体表面のエッチングは緩和さ
れる。この理由としては、モノシラン（ＳｉＨ4 ）ガス
の微量添加によってエッチング速度が減少する。これ
は、シリコン（Ｓｉ）原子をド−プする表面（オ−ミッ
ク層形成予定領域の表面）に補給するため見かけ上、エ
ッチングが減少し、ド−プピングされる領域のシ−ト抵
抗も低下するためと考えられる。尚、ここでは、シリコ
ン（Ｓｉ）原子を補給できるガスとしてモノシラン（Ｓ
ｉＨ4 ）を用いたがこのガスに何ら制限されるものでは
なく、シリコン（Ｓｉ）を補給できるガスであれば他の
ガスでも良い。
【００４１】このようにＥＣＲプラズマド−ピングによ
って、オ−ミック層形成予定領域６０にリン（Ｐ）を導
入してｎ+ 層の互いに離間したオ−ミック層６１を形成
する。このときオ−ミック層の深さは、５００Ａ°〜１
０００Ａ°程度になる（図１の（Ｃ）および図３の
（Ｃ））。そして、このオ−ミック層６１の間の半導体
膜パタ−ン５２の領域がチャンネル領域となる。
って、オ−ミック層形成予定領域６０にリン（Ｐ）を導
入してｎ+ 層の互いに離間したオ−ミック層６１を形成
する。このときオ−ミック層の深さは、５００Ａ°〜１
０００Ａ°程度になる（図１の（Ｃ）および図３の
（Ｃ））。そして、このオ−ミック層６１の間の半導体
膜パタ−ン５２の領域がチャンネル領域となる。
【００４２】次に、レジストパタ−ン５８を任意適当な
方法で剥離した後、主として２個の窓５９間のゲ−ト電
極形成用薄膜５６の部分をマスクし、その他の電極形成
用薄膜５６の部分をエッチングして除去する。これによ
り、薄膜５６のうちチャンネル領域の上方に残存した薄
膜部分がゲ−ト電極用薄膜６２となる。そして、オ−ミ
ック層６１間に形成されるチャンネル領域はゲ−ト電極
用薄膜６２と実質的に同一の寸法のものが得られる（図
１の（Ｄ）および図４の（Ａ））。尚、ここでゲ−ト電
極用薄膜６２の下側のゲ−ト絶縁膜用薄膜部分がゲ−ト
絶縁膜５５として作用し、他のゲ−ト絶縁膜用薄膜部分
５７は層間絶縁膜として作用する。
方法で剥離した後、主として２個の窓５９間のゲ−ト電
極形成用薄膜５６の部分をマスクし、その他の電極形成
用薄膜５６の部分をエッチングして除去する。これによ
り、薄膜５６のうちチャンネル領域の上方に残存した薄
膜部分がゲ−ト電極用薄膜６２となる。そして、オ−ミ
ック層６１間に形成されるチャンネル領域はゲ−ト電極
用薄膜６２と実質的に同一の寸法のものが得られる（図
１の（Ｄ）および図４の（Ａ））。尚、ここでゲ−ト電
極用薄膜６２の下側のゲ−ト絶縁膜用薄膜部分がゲ−ト
絶縁膜５５として作用し、他のゲ−ト絶縁膜用薄膜部分
５７は層間絶縁膜として作用する。
【００４３】次に、オ−ミック層６１、ゲ−ト絶縁膜５
５およびゲ−ト電極用薄膜６２の全面を別の層間絶縁
膜、例えばＳｉＯ2 膜で覆った後、ホトリソエッチング
法によって層間絶縁膜パタ−ン６４を形成する（図２の
（Ａ）および図４の（Ｂ））。尚、この層間絶縁膜パタ
−ン６４の開口部には、オ−ミック層６１およびゲ−ト
電極用薄膜６２が露出している。
５およびゲ−ト電極用薄膜６２の全面を別の層間絶縁
膜、例えばＳｉＯ2 膜で覆った後、ホトリソエッチング
法によって層間絶縁膜パタ−ン６４を形成する（図２の
（Ａ）および図４の（Ｂ））。尚、この層間絶縁膜パタ
−ン６４の開口部には、オ−ミック層６１およびゲ−ト
電極用薄膜６２が露出している。
【００４４】次に、スパッタ法やＥＢ蒸着法等を用いて
ゲ−ト電極用薄膜６２上にゲ−ト電極６６を形成し、オ
−ミック層６１上にゲ−ト・ドレイン電極６８をそれぞ
れ形成する。このときの電極材料として、例えばアルミ
ニウム（Ａｌ）等が用いられる（図２の（Ｂ）および図
４の（Ｃ））。
ゲ−ト電極用薄膜６２上にゲ−ト電極６６を形成し、オ
−ミック層６１上にゲ−ト・ドレイン電極６８をそれぞ
れ形成する。このときの電極材料として、例えばアルミ
ニウム（Ａｌ）等が用いられる（図２の（Ｂ）および図
４の（Ｃ））。
【００４５】上述したこの発明に従う製造工程によれ
ば、半導体パタ−ン上に絶縁膜を形成した後、チャンネ
ル領域が露出されることなく、また、オ−ミック層形成
予定領域の窓を形成した後、プラズマド−ピングするた
め、従来のコプレ−ナ形のオ−ミック層を形成する場合
とは異なり、半導体膜のチャンネル領域が表面ダメ−ジ
を受けることはない。従って、トランジスタの移動度の
低下、オン電流の減少による電気特性の劣化は少なくな
る。また、この実施例で明らかなようにゲ−ト電極用薄
膜と実質的に同一のチャンネル寸法を得ることができる
ため、従来のコプレ−ナ形ＴＦＴの場合よりも、ゲ−ト
絶縁膜を介してゲ−ト電極とオ−ミック層との重なり容
量も低減できる。従って、この発明のＴＦＴを周辺回路
に用いる場合、パルスの立ち上がり遅延や波形の歪みを
減少することが可能となる。
ば、半導体パタ−ン上に絶縁膜を形成した後、チャンネ
ル領域が露出されることなく、また、オ−ミック層形成
予定領域の窓を形成した後、プラズマド−ピングするた
め、従来のコプレ−ナ形のオ−ミック層を形成する場合
とは異なり、半導体膜のチャンネル領域が表面ダメ−ジ
を受けることはない。従って、トランジスタの移動度の
低下、オン電流の減少による電気特性の劣化は少なくな
る。また、この実施例で明らかなようにゲ−ト電極用薄
膜と実質的に同一のチャンネル寸法を得ることができる
ため、従来のコプレ−ナ形ＴＦＴの場合よりも、ゲ−ト
絶縁膜を介してゲ−ト電極とオ−ミック層との重なり容
量も低減できる。従って、この発明のＴＦＴを周辺回路
に用いる場合、パルスの立ち上がり遅延や波形の歪みを
減少することが可能となる。
【００４６】また、従来のセルフアライメントによるＴ
ＦＴの工程は、ゲ−ト酸化膜形成のための高温処理およ
びオ−ミック層形成後の活性化させるための高温処理を
必要としていた。しかし、この発明の実施例でも明らか
なように低温処理（３００℃以下）でＴＦＴを形成でき
る。また、イオン注入を用いないため従来困難とされて
いた薄膜の大面積化が容易に形成できる利点も得られて
いる。
ＦＴの工程は、ゲ−ト酸化膜形成のための高温処理およ
びオ−ミック層形成後の活性化させるための高温処理を
必要としていた。しかし、この発明の実施例でも明らか
なように低温処理（３００℃以下）でＴＦＴを形成でき
る。また、イオン注入を用いないため従来困難とされて
いた薄膜の大面積化が容易に形成できる利点も得られて
いる。
【００４７】
【発明の効果】上述した説明からも明らかなように、基
板上に半導体パタ−ンを形成した後、半導体パタ−ンを
含む基板全体をゲ−ト絶縁膜形成用薄膜およびゲ−ト電
極形成用薄膜で順次覆った後、これら薄膜に半導体膜パ
タ−ンのオ−ミック層形成予定領域を露出するための窓
を形成する。このような工程を経た後、後述するように
ＥＣＲプラズマド−ピングを行ってオ−ミック層形成予
定領域に不純物を導入するためチャンネル領域となる半
導体膜パタ−ンの領域表面はエッチングにさらされるこ
とがなく、従って、従来のようなオ−ミック層用薄膜を
形成した後、エッチングして半導体膜までオ−バ−エッ
チングされることはない。このため半導体膜パタ−ンの
表面ダメ−ジは回避できる。従って、トランジスタの移
動度の低下およびオン電流の減少といった電気特性の劣
化は防止できる。
板上に半導体パタ−ンを形成した後、半導体パタ−ンを
含む基板全体をゲ−ト絶縁膜形成用薄膜およびゲ−ト電
極形成用薄膜で順次覆った後、これら薄膜に半導体膜パ
タ−ンのオ−ミック層形成予定領域を露出するための窓
を形成する。このような工程を経た後、後述するように
ＥＣＲプラズマド−ピングを行ってオ−ミック層形成予
定領域に不純物を導入するためチャンネル領域となる半
導体膜パタ−ンの領域表面はエッチングにさらされるこ
とがなく、従って、従来のようなオ−ミック層用薄膜を
形成した後、エッチングして半導体膜までオ−バ−エッ
チングされることはない。このため半導体膜パタ−ンの
表面ダメ−ジは回避できる。従って、トランジスタの移
動度の低下およびオン電流の減少といった電気特性の劣
化は防止できる。
【００４８】また、この発明によれば、オ−ミック層形
成予定領域にプラズマド−ピングによってオ−ミック層
を形成するため半導体膜表面にエッチングによるダメ−
ジを与えることなく、かつ、３００℃以下の低温で処理
できる。また、オ−ミック層の形成は、ゲ−ト絶縁膜形
成用薄膜、ゲ−ト電極形成用薄膜およびレジストパタ−
ンをマスクにして行われるため、従来のセルフアライメ
ンによる方法と同様に半導体層に形成されるチャンネル
領域は窓間に形成されたゲ−ト電極用薄膜と実質的に同
一の寸法がそのまま転写される。このため従来のように
ゲ−ト絶縁膜を介してゲ−ト電極とオ−ミック層との重
なり容量は少なくなるため、この発明のＴＦＴを周辺回
路に使用した場合パルスの立ち上がり遅延や波形の歪み
が少なくなるため電気特性の向上を図ることができる。
成予定領域にプラズマド−ピングによってオ−ミック層
を形成するため半導体膜表面にエッチングによるダメ−
ジを与えることなく、かつ、３００℃以下の低温で処理
できる。また、オ−ミック層の形成は、ゲ−ト絶縁膜形
成用薄膜、ゲ−ト電極形成用薄膜およびレジストパタ−
ンをマスクにして行われるため、従来のセルフアライメ
ンによる方法と同様に半導体層に形成されるチャンネル
領域は窓間に形成されたゲ−ト電極用薄膜と実質的に同
一の寸法がそのまま転写される。このため従来のように
ゲ−ト絶縁膜を介してゲ−ト電極とオ−ミック層との重
なり容量は少なくなるため、この発明のＴＦＴを周辺回
路に使用した場合パルスの立ち上がり遅延や波形の歪み
が少なくなるため電気特性の向上を図ることができる。
【００４９】また、この発明によれば、ゲ−ト電極形成
用薄膜を、部分的に除去し、残存しているゲ−ト電極形
成用薄膜の部分でゲ−ト電極用薄膜を形成する。このた
め、従来のような高温によるオーミック層の活性化処理
が不要となる。また、プラズマド−ピング法を用いて不
純物をオ−ミック層形成予定領域に導入するため低温で
処理することができる。
用薄膜を、部分的に除去し、残存しているゲ−ト電極形
成用薄膜の部分でゲ−ト電極用薄膜を形成する。このた
め、従来のような高温によるオーミック層の活性化処理
が不要となる。また、プラズマド−ピング法を用いて不
純物をオ−ミック層形成予定領域に導入するため低温で
処理することができる。
【００５０】また、イオン注入法では困難であった薄膜
の大面積化が図れるため周辺回路、例えば液晶デスプレ
イやイメ−ジセンサ−のＴＦＴの集積化が容易になる。
の大面積化が図れるため周辺回路、例えば液晶デスプレ
イやイメ−ジセンサ−のＴＦＴの集積化が容易になる。
【００５１】更に、プラズマド−ピングとしてＥＣＲプ
ラズマド−ピングをもちいることにより約１０００Ａ°
程度の深さのオ−ミック層を形成できる。
ラズマド−ピングをもちいることにより約１０００Ａ°
程度の深さのオ−ミック層を形成できる。
【図１】（Ａ）〜（Ｄ）は、この発明の実施例を説明す
るための製造工程を示す断面図である。
るための製造工程を示す断面図である。
【図２】（Ａ）〜（Ｂ）は、図１から続くこの発明の実
施例を説明するための製造工程を示す断面図である。
施例を説明するための製造工程を示す断面図である。
【図３】（Ａ）〜（Ｃ）は、この発明の実施例を説明す
るための製造工程を示す平面図である。
るための製造工程を示す平面図である。
【図４】（Ａ）〜（Ｃ）は、図３から続くこの発明の実
施例を説明するための製造工程を示す平面図である。
施例を説明するための製造工程を示す平面図である。
【図５】従来のコプレ−ナ形ＴＦＴの構造を説明するた
めの断面図である。
めの断面図である。
【図６】（Ａ）〜（Ｃ）は、従来のセルアライメントに
よるＴＦＴの製造工程を示す断面図である。
よるＴＦＴの製造工程を示す断面図である。
【図７】（Ａ）〜（Ｃ）は、図６に続く従来のセルアラ
イメントによるＴＦＴの製造工程を示す断面図である。
イメントによるＴＦＴの製造工程を示す断面図である。
５０：ガラス基板 ５２：半導体膜パタ−ン ５４：ゲ−ト絶縁膜形成用薄膜 ５５：ゲ−ト絶縁膜 ５６：ゲ−ト電極形成用薄膜 ５７：ゲ−ト絶縁用薄膜 ５８：レジストパタ−ン ５９：窓 ６０：オ−ミック層形成予定領域 ６１：オ−ミック層 ６２：ゲ−ト電極用薄膜 ６４：層間絶縁膜 ６６：ゲ−ト電極 ６８：ソ−ス・ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−162719（ＪＰ，Ａ) 特開 昭61−48979（ＪＰ，Ａ) 特開 平５−55258（ＪＰ，Ａ) 特開 平１−165172（ＪＰ，Ａ) 特開 平５−206165（ＪＰ，Ａ) 特開 平４−37061（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 G02F 1/1368 H01L 21/265 H01L 21/336
Claims (2)
- 【請求項１】 基板上に半導体膜パタ−ンを形成する工
程と、 前記半導体膜パタ−ンを含む基板全面をゲ−ト絶縁膜形
成用薄膜およびゲ−ト電極形成用薄膜で順次覆った後、
これら薄膜に前記半導体膜パタ−ンのオ−ミック層形成
予定領域を露出するための窓を２個形成する工程と、 前記オ−ミック層形成予定領域にプラズマド−ピングに
よって所定不純物を導入する工程と、 前記ゲ−ト電極形成用薄膜を部分的に除去してゲ−ト電
極用薄膜を残存形成する工程とを含むことを特徴とする
薄膜トランジスタの製造方法。 - 【請求項２】 請求項１に記載の薄膜トランジスタの製
造方法において、 前記プラズマド−ピングとしてＥＣＲプラズマド−ピン
グを用いることを特徴とする薄膜トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22627892A JP3167445B2 (ja) | 1992-08-25 | 1992-08-25 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22627892A JP3167445B2 (ja) | 1992-08-25 | 1992-08-25 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677249A JPH0677249A (ja) | 1994-03-18 |
| JP3167445B2 true JP3167445B2 (ja) | 2001-05-21 |
Family
ID=16842708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22627892A Expired - Fee Related JP3167445B2 (ja) | 1992-08-25 | 1992-08-25 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3167445B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002033488A (ja) * | 2001-05-14 | 2002-01-31 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1992
- 1992-08-25 JP JP22627892A patent/JP3167445B2/ja not_active Expired - Fee Related
Also Published As
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|---|---|
| JPH0677249A (ja) | 1994-03-18 |
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