JPH07105474B2 - Semiconductor memory - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、絶縁ゲート型電界効果トランジスタ（以下MO
Sトランジスタ）を用いたMOSメモリに係り、特に１トラ
ンジスタ型ダイナミツクMOSメモリに関する。The present invention relates to an insulated gate field effect transistor (hereinafter referred to as MO
The present invention relates to a MOS memory using an S-transistor, and particularly to a one-transistor type dynamic MOS memory.

〔発明の背景〕[Background of the Invention]

MOSダイナミツクメモリは、1970年代初頭に1Kbのダイナ
ミツクランダムアクセスメモリ（以下dRAMと略す）が発
売されてから、３年に４倍の大規模化が達成されてき
た。しかるに、このメモリチツプを入れるパツケージ
は、主に16ピンDIP（デユアルインパツケージ）が用い
られてきており、チツプを入れるキヤビテイサイズも制
限されていることから、メモリチツプも４倍の大規模化
に伴なつてもたかだか1.4倍にしか増大していない。従
つて、１記憶容量たる１ビツト分のメモリセル面積も大
規模化に伴なつて、大きく減少しており、４倍の大規模
化に伴なつて約1/3に微小化している。キヤパシタの容
量Ｃは、Ｃ＝εA/t（ここでε：絶縁膜の誘電率、A:キ
ャパシタ面積、t:絶縁膜厚）で表わされるので、面積Ａ
が1/3になれば、εとｔが同じであり限りＣも又1/3にな
る。記憶容量としての信号量Ｓは電荷量Ｑに比例してお
り、このＱはＣと電圧Ｖとの積であることから、Ａが小
さくなれば比例してＱも小さくなり、信号Ｓはそれに伴
なつて小さくなる。MOS dynamic memory has been quadrupled in size in three years since the release of 1Kb dynamic random access memory (hereinafter abbreviated as dRAM) in the early 1970s. However, a 16-pin DIP (dual-in package) has been mainly used as the package for inserting the memory chip, and the size of the cavity for inserting the chip is also limited. At most, it has increased only 1.4 times. Therefore, the memory cell area for one bit, which is one storage capacity, has been greatly reduced with the increase in the scale, and has been reduced to about 1/3 with the increase in the scale of four times. The capacitance C of the capacitor is represented by C = εA / t (here, ε: dielectric constant of insulating film, A: capacitor area, t: insulating film thickness).
If becomes 1/3, C also becomes 1/3 as long as ε and t are the same. The signal amount S as a storage capacity is proportional to the charge amount Q. Since this Q is the product of C and the voltage V, Q decreases in proportion to A decreasing, and the signal S decreases accordingly. It gets smaller and smaller.

雑音をＮとすれば、S/N比はＳの減少に伴なつて小さく
なり、回路動作上大きな問題となる。従つて通常はＡの
減少分をｔの減少分で補なつてきており、4Kb,16Kb,64K
bと大規模化されるに伴ない、１例として典型的なSiO₂
膜厚は100nm,75nm,50nmと薄くなつてきた。If the noise is N, the S / N ratio becomes smaller as the S decreases, which is a serious problem in circuit operation. Therefore, the amount of decrease in A is usually supplemented by the amount of decrease in t, and 4Kb, 16Kb, 64K
b as a large scale, one example is typical SiO ₂
The film thickness has become thinner as 100 nm, 75 nm and 50 nm.

さらに最近、パツケージ等に含まれる重金属（U,Th等）
から放射されるα粒子によつてSi基板内に最大役200fC
の電荷が発生して、これが雑音となることが確認され、
信号量としてのＱも、ほぼ200fC以下にすることが高信
頼動作上困難となつてきた。More recently, heavy metals contained in packages etc. (U, Th, etc.)
A maximum of 200 fC in the Si substrate due to α particles emitted from the
It was confirmed that the electric charge of
It has become difficult for the reliable operation to set the Q as a signal amount to approximately 200 fC or less.

従って絶縁膜をさらに加速して薄くすることが実行され
ており、今度は、絶縁膜の絶縁破壊が問題となつてき
た。SiO₂の絶縁耐圧電界は、最大10⁷V/cmであり、従つ
て10nmのSiO₂は10V印加によつてほとんど永久を破壊を
起すかあるいは劣化する。また長期信頼性を考慮する
と、最大破壊電圧よりなるべく小さな電圧で用いること
が肝要となる。Therefore, further acceleration of the thickness of the insulating film has been implemented, and this time, dielectric breakdown of the insulating film has become a problem. The withstand voltage electric field of SiO ₂ is 10 ⁷ V / cm at the maximum, so that 10 nm of SiO ₂ causes almost permanent destruction or deterioration by applying 10 V. Also, considering long-term reliability, it is important to use a voltage as small as possible than the maximum breakdown voltage.

〔発明の目的〕[Object of the Invention]

本発明はこれらのメモリセルの微小化に伴なうα粒子に
よる擾乱、S/N比の悪化、絶縁耐圧の問題の深刻化に対
処するため、メモリセルを微小化してもなお絶縁膜厚を
減少することなく、キヤパシタ面積Ａを保つか、あるい
は増大する方法を提供するものである。The present invention deals with the disturbance due to α particles accompanying the miniaturization of these memory cells, the deterioration of the S / N ratio, and the seriousness of the withstand voltage. It is intended to provide a method for maintaining or increasing the capacitor area A without decreasing it.

〔発明の概要〕 本発明の骨子は、Si基板に堀り込んだ溝の側壁部をキヤ
パシタの電極面の主要部として用いることにより、平面
面積を増大することなく電極面積を増大することにあ
る。これによつて絶縁膜を薄くして、その絶縁膜の破壊
を増大させることなく、所望のキヤパシタ容量を得るこ
とができる。加えてスイツチトランジスタをSi基板の上
部へ形成することにより、Si基板をすべてキヤパシタ形
成に利用しうる。[Summary of the Invention] The gist of the present invention is to increase the electrode area without increasing the planar area by using the side wall of the groove dug in the Si substrate as the main part of the electrode surface of the capacitor. . This makes it possible to obtain a desired capacitor capacitance without making the insulating film thin and increasing the breakdown of the insulating film. In addition, by forming the switch transistor on the top of the Si substrate, the entire Si substrate can be used for forming capacitors.

第１図は、１トランジスタ型ダイナミツクメモリセルの
構成図を示すものであり、電荷を貯えるキヤパシタ１と
スイツチ用MOSトランジスタ２で構成され、スイツチト
ランジスタのドレインはビツト線３に接続されており、
ゲートはワード線４に接続されている。FIG. 1 is a block diagram of a one-transistor type dynamic memory cell, which is composed of a capacitor 1 for storing electric charge and a MOS transistor 2 for switch, and the drain of the switch transistor is connected to a bit line 3.
The gate is connected to the word line 4.

キヤパシタ１に貯えた信号電荷を、スイツチトランジス
タ２によつて読み出すことによつて動作が行われる。実
際のＮビツトのメモリを構成するには、メモリアレーを
構成するが、大別して以下に述べる２つの方法がある。
第２図には信号を差動でとり出すセンスアツプ５に対
し、両側にビツト線31と32を配列ふるいわゆる“開放ビ
ツト線”構成を示す。これは一本のワード線41に対して
のビツト線31のみが電気的に変叉しているものであり、
ビツト線31と32の信号の差をセンスアンプ５で検出する
ものである。The operation is performed by reading out the signal charge stored in the capacitor 1 by the switch transistor 2. To form an actual N-bit memory, a memory array is formed, but there are roughly two methods described below.
FIG. 2 shows a so-called "open bit line" configuration in which bit lines 31 and 32 are arranged on both sides of a sense up 5 for differentially extracting signals. This is because only the bit line 31 for one word line 41 is electrically changed,
The difference between the signals on the bit lines 31 and 32 is detected by the sense amplifier 5.

第３図は他方の“下り返しビツトライン”構成を示すも
のであり、センスアンプ５に接続されている二本のビツ
ト線31,32が、平行に配列されており、一本のワード線4
1が二本のビツト線31,32と交叉している。FIG. 3 shows the other "downward bit line" configuration in which two bit lines 31 and 32 connected to the sense amplifier 5 are arranged in parallel and one word line 4 is provided.
1 crosses two bit lines 31 and 32.

後述する本発明の実施例は、主に下り返しビツトライン
構成の場合を示すが、同様に開放ビツトライン構成にも
適用可能である。Although the embodiments of the present invention described later mainly show the case of the backward bit line configuration, they can be similarly applied to the open bit line configuration.

第２図，第３図に示すようにビツト線32の寄生容量６の
値をC_Dとし、メモリセルのキヤパシタ12の値をC_Sとすれ
ば、このメモリアレーの主要な性能指標の一つがC_S/C_D
となる。このメモリアレーのS/N比はC_S/C_Dと一対一対応
しておりメモリセルのキヤパシタ値を大きくすると同時
に、ビツトライン３の寄生容量C_Dを小さくすることも同
様にS/N比を向上することになる。As shown in FIGS. 2 and 3, if the value of the parasitic capacitance 6 of the bit line 32 is C _D and the value of the capacitor 12 of the memory cell is C _S , one of the main performance indicators of this memory array is C _S / C _D
Becomes The S / N ratio of this memory array corresponds to C _S / C _D on a one-to-one basis, and at the same time increasing the capacitor value of the memory cell, decreasing the parasitic capacitance C _D of the bit line 3 also reduces the S / N ratio. Will be improved.

第４図に折り返しビツトライン方式のメモリセルの平面
の１例を示す。通常100nm以上の厚いフイールド酸化膜
に囲まれた活性領域７の一部がキヤパシタを形成するた
め、プレート８で覆われている。スイツチトランジスタ
を形成する部分と、Si基板上のドレインヘビツト線電極
接続を行うコンタクト孔９の部分40は、プレートが選択
的に除去されており、この部分にワード線41,42が被着
されて、スイツチトランジスタ２を形成している。理解
を助けるために、第５図には、第４図のAAで示した部分
の断面図を示す。FIG. 4 shows an example of a plane of a folded bit line type memory cell. A part of the active region 7, which is usually surrounded by a thick field oxide film having a thickness of 100 nm or more, forms a capacitor and is covered with a plate 8. The plate is selectively removed from the portion forming the switch transistor and the portion 40 of the contact hole 9 for connecting the drain heavy line electrode on the Si substrate, and the word lines 41 and 42 are attached to this portion. Thus, the switch transistor 2 is formed. To facilitate understanding, FIG. 5 shows a sectional view of a portion indicated by AA in FIG.

以後説明の便のため、トランジスタはｎチヤネル型を用
いた例を示す。ｐチヤネル型にするには、一般にSi基板
と拡散層の導電型をｎチヤネルの場合と逆にすればよ
い。For convenience of description below, an example in which a transistor is an n-channel type is shown. In order to obtain the p-channel type, generally, the conductivity types of the Si substrate and the diffusion layer may be reversed from those of the n-channel type.

ｐ型10Ω−cm程度のSi基板10上に、通常は100〜1000nm
厚程度のフィールドSiO₂膜を、Si₃N₄を耐酸化マスクと
して用いるいわゆるLOCOS法等で選択的に形成する。こ
の後、10〜100nm厚のゲート酸化膜12を熱酸化法などに
よつてSi基板10上に形成する。この後、リンやAsの選択
的添加によってn⁺のキヤパシタ電源25を形成する。この
後リンやAsを添加した多結晶Siに代表されるプレート８
を選択的に披着し、この多結晶Siのプレート８を酸化
し、第１層間酸化膜13を形成する。しかる後に、多結晶
SiやMoシリサイドやあるいはリフラクトリー金属（Moや
Ｗ）に代表されるワード線４を披着し、リンやAsなどを
イオン打込みすると、プレート８とワード線４の被着さ
れていない活性領域にn⁺の拡散層15が形成されてスイツ
チトランジスタ２のソースとトレインになる。この後リ
ンを含んだいわゆるCVD法によるPSG14を500〜1000nm被
着し、Al電極で代表されるビツト線３の拡散層15部への
接続を行う処にコンタクト孔９を形成し、ビツト線３を
選択的に被着する。On the Si substrate 10 of p-type 10Ω-cm, usually 100-1000nm
A field SiO ₂ film having a thickness of about ₃ is selectively formed by the so-called LOCOS method using Si ₃ N ₄ as an oxidation resistant mask. After that, a gate oxide film 12 having a thickness of 10 to 100 nm is formed on the Si substrate 10 by a thermal oxidation method or the like. After that, the n ⁺ capacitor power supply 25 is formed by selective addition of phosphorus or As. After this, plate 8 typified by polycrystalline Si doped with phosphorus and As
To selectively oxidize the polycrystalline Si plate 8 to form a first interlayer oxide film 13. After that, polycrystal
When the word line 4 typified by Si or Mo silicide or refractory metal (Mo or W) is introduced, and phosphorus or As is ion-implanted, the plate 8 and the active region where the word line 4 is not deposited n ^{A +} diffusion layer 15 is formed to serve as the source and train of the switch transistor 2. Then, PSG14 containing phosphorus by a so-called CVD method is deposited to a thickness of 500 to 1000 nm, and a contact hole 9 is formed in the place where the bit line 3 represented by an Al electrode is connected to the diffusion layer 15 part. Selectively deposit.

このメモリセルにおいては、記憶容量となるキヤパシタ
１の領域16は、第４図の斜線で示される部分であり、メ
モリセル自体が小さくなればまた領域16の部分も小さく
なり、ゲート酸化膜12を薄くしない限り、前に説明した
通りキヤパシタ容量C_Sが小さくなり、メモリ動作上大き
な問題となる。In this memory cell, the region 16 of the capacitor 1 which becomes the storage capacity is the shaded portion in FIG. 4, and the smaller the memory cell itself is, the smaller the region 16 is. Unless it is made thin, the capacitance C _{S of the} capacitor becomes small as described above, which causes a big problem in memory operation.

本発明ではプレート８とワード線４（すなわちスイツチ
用MOSトランジスタ２のゲート）下の絶縁膜は同じSiO₂
膜12としたが、キヤパシタCsの値を大きくすることを主
目的とし、プレート８下の絶縁膜はSiO₂とSi₃N₄のどち
らか一方あるいは両方を用いて、１層〜３層構造の絶縁
膜が用いられることもある。In the present invention, the insulating film under the plate 8 and the word line 4 (that is, the gate of the switch MOS transistor 2) is the same SiO ₂ film.
Although the film 12 is used, the main purpose is to increase the value of the capacitor Cs, and the insulating film under the plate 8 is made of one or both of SiO ₂ and Si ₃ N ₄ and has a one-layer to _three- layer structure. An insulating film may be used.

本発明は、従来のこの構造の欠点を補ない、平面面積を
拡大することなくCsを増大することを目的としている。The present invention aims to increase Cs without increasing the planar area without compensating for the drawbacks of the conventional structure.

〔発明の実施例〕Example of Invention

以下実施例を用いて詳細に説明する。まず、第６図に本
発明の１つの実施例の平面図を示す。第４図に示した従
来型のメモリセルと対比して示すと、異なる点は、キヤ
パシタ電極25はすべてSi基板表面全面とその近傍を覆う
ように形成されていることと、スイツチングトランジス
タのチヤネル部が、キヤパシタ電極25上に積み上げた突
出Si部21の側壁を用いていることである。これによつて
従来第４図に示すように、キヤパシタ領域16が、全平面
の30〜40％しか占有しない従来メモリセルより大幅に向
上し、全平面のほぼ80〜90％を占有することができる。
また後述するが、キヤパシタ領域25はSi基板の中へ掘り
込んだ溝17の側壁部を用いるので、平面面積と独立して
キヤパシタ電極面積を拡大することができる。第６図で
キヤパシタ電極25の平面形状を凹型にしたのは側壁面積
を増加するためである。This will be described in detail below with reference to examples. First, FIG. 6 shows a plan view of one embodiment of the present invention. When compared with the conventional memory cell shown in FIG. 4, the different points are that the capacitor electrode 25 is formed so as to cover the entire surface of the Si substrate and its vicinity, and the channel of the switching transistor. The part uses the side wall of the protruding Si part 21 stacked on the capacitor electrode 25. As a result, as shown in FIG. 4 of the related art, the capacitor region 16 is significantly improved as compared with the conventional memory cell which occupies only 30 to 40% of the entire plane and can occupy almost 80 to 90% of the entire plane. it can.
Further, as will be described later, since the capacitor region 25 uses the side wall of the groove 17 dug into the Si substrate, the capacitor electrode area can be increased independently of the planar area. In FIG. 6, the reason why the capacitor electrode 25 has a concave planar shape is to increase the side wall area.

また、突出Si部21は基板と導電型が異なり上、且つ不純
物濃度を基板より高くすることによりプレートに電圧を
印加することなく接地状態にしたままでの動作が可能と
なる。これにより、キャパシタ絶縁膜の劣化が低減され
た長期信頼性の高い半導体メモリを実現できる。In addition, the protruding Si portion 21 has a conductivity type different from that of the substrate, and the impurity concentration is made higher than that of the substrate, so that the operation can be performed in a grounded state without applying a voltage to the plate. As a result, it is possible to realize a long-term highly reliable semiconductor memory in which deterioration of the capacitor insulating film is reduced.

第７図に、第６図に示した平面パターンのAA断面を示し
た。すなわちSi基板10に堀り込んだ溝17に、キヤパシタ
SiO₂膜18とキヤパシタSi₃N₄膜19を介してプレート８を
埋め込む。プレートの一部を除去し、この孔からn⁺層の
キヤパシタ電極25へSi突出部２を設ける。この突出部21
にゲート酸化膜12を介して、ゲートたるワード線４を形
成する。ビツト線３はコンタクト孔９を介してn⁺の拡散
層15に電気的に接続する。こうするとスイツチングトラ
ンジスタ２はSi突出部21の側壁をスイツチングトランジ
スタチヤネル部28とすることができる。本発明によれ
ば、すでに第４図に示したように、キヤパシタ領域16と
コンタクト孔間の距離24は不必要になり、メモリセルの
高密度化に極めて有利となる。特にコンタクト孔９とワ
ード線４間、ワード線４とキヤパシタ領域16間のマスク
合せ余裕がメモリセルの高密度化の大きな阻害要因とな
つており、本発明では平面的にこれが全く不必要なこと
が大きな特長である。FIG. 7 shows an AA cross section of the plane pattern shown in FIG. That is, in the groove 17 dug into the Si substrate 10, the capacitor
The plate 8 is embedded via the SiO ₂ film 18 and the capacitor Si ₃ N ₄ film 19. A part of the plate is removed, and the Si protrusion 2 is provided from this hole to the capacitor electrode 25 of the n ⁺ layer. This protrusion 21
Then, the word line 4 as a gate is formed through the gate oxide film 12. The bit line 3 is electrically connected to the n ⁺ diffusion layer 15 through the contact hole 9. In this way, the switching transistor 2 can use the side wall of the Si protrusion 21 as the switching transistor channel 28. According to the present invention, as already shown in FIG. 4, the distance 24 between the capacitor region 16 and the contact hole becomes unnecessary, which is extremely advantageous for increasing the density of the memory cell. In particular, the mask alignment margin between the contact hole 9 and the word line 4 and between the word line 4 and the capacitor region 16 is a major impediment factor for increasing the density of the memory cell, which is completely unnecessary in the present invention. Is a major feature.

以下詳細に本発明の製造工程を説明する。まず第８図に
示すように、Si基板10、全面に不純物濃度が10¹⁷〜10²¹
原子/cm³程度のn⁺層をよく知られたリン,As,Sb等の熱拡
散法やイオン打込み法＋アニールによつて、深さ４μｍ
に形成する。The manufacturing process of the present invention will be described in detail below. First, as shown in FIG. 8, the impurity concentration is 10 ¹⁷ to 10 ^{21 on the} entire surface of the Si substrate 10.
An n ⁺ layer of about atom / cm ³ was formed with a well-known thermal diffusion method of phosphorus, As, Sb, etc. or an ion implantation method + annealing to a depth of 4 μm.
To form.

この後、第８図に示すようにＦやClのガス例えばCF₄,SF
₆,CCl₄等を主成分あるいはこれらにＨの入つたガスを主
成分とした平行平板型プラズマエツチングで、Si基板10
の所定の部分にエツチング溝17を形成する。このプラズ
マエツチングのマスクは、通常のホトレジストそのもの
では、ホトレジスト自体もエツチングされて消失する場
合があるので、予め、第８図に示した構造にSi基板10上
にSiO₂,Si₃N₄,CVDSiO₂の順に膜を被着し、まず最上層の
CVDSiO₂をホトレジストマスクによりエツチングした
後、その下層のSi₃N₄,SiO₂をエツチングし、これらをマ
スクとしてSi基板10をエツチングすればよい。このSi₃N
₄層は、マスクとしてのCVDSiO₂を最終的に除去する際
に、図中には示していないが他の回路用トランジスタの
ためのフイールドSiO₂膜がエツチングされるのを防ぐも
のである。従つて、この目的に合致するものなら他の膜
でもよい。少なくともこれらのCVDSiO₂/Si₃N₄/SiO₂の三
層膜はマスク材であり、いずれは除去されてSi基板上に
は残存しない。従つてこの目的に添う場合には、マスク
材を限定しない。あるいは、すでに微細なビームを形成
できるなら、マスク材がなくとも所望のエツチング溝17
を得ることもできる。After this, as shown in FIG. 8, gas of F or Cl such as CF ₄ or SF
_The parallel plate type plasma etching using ₆ , ₆ , CCl _4, etc. as a main component or a gas containing H in them as a main component is used for the Si substrate 10
Etching groove 17 is formed in a predetermined portion of. The mask for this plasma etching may be erased by etching with the ordinary photoresist itself, so that the structure shown in FIG. 8 may be removed in advance on the Si substrate 10 with SiO ₂ , Si ₃ N ₄ , and CVDSiO. _The film is deposited in order of ₂ , and the topmost layer
After etching the CVD SiO ₂ with a photoresist mask, the underlying layers of Si ₃ N ₄ and SiO ₂ may be etched, and the Si substrate 10 may be etched using these as a mask. This Si ₃ N
The _four layers, in removing the CVD SiO ₂ as a mask and finally, in which prevent although not shown in FIG field SiO ₂ film for the other circuit transistor is etched. Therefore, other membranes may be used as long as they meet this purpose. At least these three-layered films of CVD SiO ₂ / Si ₃ N ₄ / SiO ₂ are mask materials, and are eventually removed and do not remain on the Si substrate. Therefore, when this purpose is met, the mask material is not limited. Alternatively, if a fine beam can already be formed, the desired etching groove 17 can be formed without a mask material.
You can also get

エツチング溝17の深さは、原理的にはほとんど制限がな
いが、溝の幅をW_Mとすれば、深さD_MはW_Mの１〜10倍程度
が現実的である。また溝の上端部は角が鋭く電界集中の
ため絶縁耐圧が低下する場合があるので、溝を深く形成
する前に溶液エツチングのような等方性エツチングで角
を丸めておくとよい。この溝17は、アイソレーシヨンを
兼ねるので、通常10Ω−cmのSi基板10を用いる場合に
は、溝17の底にBoronを１×10¹¹〜１×10¹³cm^-2の範囲
でイオン打込みし、その後の900〜1000℃のアニールに
よつてアイソレーシヨン高濃度層20が形成される。Si基
板10の不純物濃度が、隣接したキヤパシタ電極25間の漏
洩電流を十分防止するだけ高い場合、およびキヤパシタ
電極25全体が絶縁膜上に形成されているたとえばSOS（S
iO_n Sapphire）基板のような場合あえて付加的にアイ
ソレーシヨン高濃度層20を形成する必要はない。The depth of the etching groove 17 is not limited in principle in principle, but if the width of the groove is W _M , the depth D _M is realistically about 1 to 10 times W _M. Further, since the upper end of the groove has a sharp corner and the electric field concentration may lower the dielectric strength in some cases, it is preferable to round the corner by isotropic etching such as solution etching before forming the groove deep. Since the groove 17 also serves as an isolation, when the Si substrate 10 of 10 Ω-cm is used, Boron is ion-implanted at the bottom of the groove 17 in the range of 1 × 10 ¹¹ to 1 × 10 ¹³ cm ^-2. Then, the isolation high concentration layer 20 is formed by the subsequent annealing at 900 to 1000 ° C. If the impurity concentration of the Si substrate 10 is high enough to prevent the leakage current between the adjacent capacitor electrodes 25, and if the entire capacitor electrode 25 is formed on the insulating film, for example, SOS (S
In the case of an iO _n Sapphire) substrate, it is not necessary to additionally form the isolation high concentration layer 20.

この後、キヤパシタの絶縁膜を形成する。この絶縁膜
は、電気的に耐圧が高く、安定なものであれば原理的に
はその材料を選ばないが、従来から用いられているもの
は、熱酸化SiO₂、熱窒化Si₃N₄,CVDSi₃N₄,CVDや反応性ス
パツタによるTa₂O₅,Nb₂O₅,TiO₂,GrO₂等がある。これら
の膜を単層あるいは多層としてもキヤパシタ絶縁膜とす
ることができる。本実施例ではSiO₂とSi₃N₄重ね膜を用
いた場合を説明する。After that, an insulating film for capacitors is formed. This insulating film can be made of any material as long as it has a high electrical withstand voltage and is stable, but in principle, the material is not selected, but the conventionally used materials are thermally oxidized SiO ₂ , thermally nitrided Si ₃ N ₄ , _{CVDSi 3 N 4, Ta 2 O} 5 by CVD or reactive sputter, Nb ₂ O _5, there are TiO _2, GRO ₂ and the like. A single layer or multiple layers of these films can be used as the capacitor insulating film. In this embodiment, the case where a SiO ₂ and Si ₃ N ₄ stacked film is used will be described.

ドライエツチング（プラズマエツチングやスパツタエツ
チング等）でSi基板10に形成した溝は、溶液エツチング
の場合と異なつて多かれ少なかれSi基板10に電気的、結
晶的な損傷や汚染を与えている。従つてドライエツチン
グした後、10〜500nm程度、上記の損傷、汚損が実効的
に問題とならない程度まで溶液エツチングすればよい。
溶液としては、NH₄OH＋H₂O₂系や、HF＋HNO₃系の水溶液
がこの目的によく合致している。The grooves formed in the Si substrate 10 by dry etching (plasma etching, sputter etching, etc.) cause electrical or crystalline damage or contamination to the Si substrate 10 more or less than in the case of solution etching. Therefore, after dry etching, solution etching may be performed at about 10 to 500 nm to such an extent that the above-mentioned damage and fouling are not a practical problem.
As the solution, an aqueous solution of NH ₄ OH + H ₂ O ₂ system or HF + HNO ₃ system is well suited for this purpose.

この溶液エツチングで、Si基板10とその溝17の表面を除
去したのち、第９図に示すようにキヤパシタSiO₂膜18を
５〜20nm、良く知られた900〜1200℃、酸化雰囲気での
熱酸化によつて形成する。この後650〜850℃において、
CVD法によつてキヤパシタSi₃N₄膜19を５〜20nm厚に被着
する。これらの膜厚は所望の単位面積当り容量と耐圧を
勘案して設定するので、上記膜厚範囲を逸脱する場合も
ある。このCVDSi₃N₄19は、一般にその内部応力が１×10
¹⁰dyn/cm²に達し、強大なるが故に、Si基板10に直接被
着すると、欠陥が生じて特性を損ねる。従つて一般には
Si₃N₄下にSiO₂を敷くことが行われる。Si基板10を直接
窒化してSi₃N₄膜を形成する場合はこの限りでなく、緻
密で電気的耐圧の高い膜を得ることができるが、10nmよ
り厚い膜を得るには、１時間を越える反応時間を必要と
する。また膜厚増加率も10nmを越えると急速に低下する
ことから、厚い膜を得るには適当ではない。またこれら
のSi₃N₄膜19はその表面を２〜5nm熱酸化すると、Si₃N₄
膜19のピンホール部が厚く酸化されて、結果としても絶
縁耐圧を向上することができるだけでなく、その上に形
成される多結晶Siドライエツチングの際のオーバエツチ
時のストツパーともなるので好都合である。この後、多
結晶Siで代表されるプレート８を全面に被着する。CVD
法で被着した多結晶Siはよく溝17の内側までまわりこん
で堆積するので、溝17の側壁部の多結晶Siも上面とほぼ
同じ膜厚となる。その後この多結晶SiにPOCl₃ガス等を
用いてリンを熱拡散する。溝の付加さが５μｍにも達す
る場合には、溝17底部までリンを到達させるには高温・
長時間の拡散を必要とするので、予め第１回の多結晶Si
は溝を埋めない厚さ、すなわち溝幅W_Mの1/2以下にして
１度熱拡散し、さらに２回目の多結晶Siを堆積して第９
図に示すように溝17を埋めればよい。After removing the surface of the Si substrate 10 and its groove 17 by this solution etching, as shown in FIG. 9, a capacitor SiO ₂ film 18 of 5 to ₂₀ nm is formed at a well-known 900 to 1200 ° C. in an oxidizing atmosphere. Formed by oxidation. After this, at 650-850 ℃,
A capacitor Si ₃ N ₄ film 19 is deposited to a thickness of 5 to 20 nm by the CVD method. Since these film thicknesses are set in consideration of the desired capacitance per unit area and the breakdown voltage, they may deviate from the above film thickness range. This CVD Si ₃ N ₄ 19 generally has an internal stress of 1 × 10
^Since it reaches ¹⁰ dyn / cm ² and becomes large, if it is directly deposited on the Si substrate 10, defects occur and the characteristics are impaired. Therefore, in general
SiO ₂ is laid under Si ₃ N ₄ . This is not limited to the case of directly nitriding the Si substrate 10 to form the Si ₃ N ₄ film, but a dense film having a high electric breakdown voltage can be obtained, but it takes 1 hour to obtain a film thicker than 10 nm. It requires a reaction time exceeding. Moreover, the rate of increase in film thickness rapidly decreases when it exceeds 10 nm, so it is not suitable for obtaining a thick film. Also these the Si ₃ N ₄ film 19 when the surface is oxidized 2~5nm heat, Si ₃ N ₄
The pinhole portion of the film 19 is thickly oxidized, which not only improves the withstand voltage as a result, but also serves as a stopper at the time of overetching during the polycrystalline Si dry etching formed thereon, which is advantageous. . After that, a plate 8 typified by polycrystalline Si is deposited on the entire surface. CVD
Since the polycrystalline Si deposited by the method often wraps around the inside of the groove 17 and is deposited, the polycrystalline Si on the side wall of the groove 17 also has almost the same film thickness as the upper surface. After that, phosphorus is thermally diffused into this polycrystalline Si using POCl ₃ gas or the like. When the addition of the groove reaches 5 μm, it is necessary to reach a high temperature for phosphorus to reach the bottom of the groove 17.
Since long-term diffusion is required, the first polycrystalline Si
Is a thickness that does not fill the groove, that is, less than 1/2 of the groove width W _M , and is thermally diffused once, and then the second polycrystalline Si is deposited to
The groove 17 may be filled as shown in the figure.

その後、第10図に示すようにホトエツチング法によつ
て、基板接続孔29とプレート８を形成し、これを酸化し
て100〜400nm厚の第１層間酸化膜13を得る。この時Si₃N
₄膜19はほとんど酸化されない。この後厚い第１層間酸
化膜13をマスクとしてSi₃N₄膜19と薄いSiO₂膜18をエツ
チングで除去し、この上部にSOI（Si−On−Insulator）
層27を得る。このエツチングは第１層間酸化膜13をマス
クに、180℃の熱リン酸や、CF₄等のフレオンガスを主成
分とするプラズマエツチング等で、Si₃N₄膜19をエツチ
ングし、さらにキヤパシタSiO₂膜18をHF系エツチング液
でエツチングする。またSOI層271および282は以下のよ
うに形成する。すなわち全体に多結晶Siを100〜1000nm
程度によく知られたSiH₄やSiH₂Cl₂ガス等を用いて被着
する。この後、Si基板10全体を、室温から1000℃の所定
の温度に保つておき、CW−Arレーザーを用いて５〜20W
のエネルギーで10〜100μｍφのスポツトや長方形の光
ビームを、10〜100cm/secの走査速度で上記の多結晶Si
膜表面全体に照射すると、この多結晶Siは、Si基板10と
の接触部から半径20〜50μｍ以上の単結晶Si、すなわち
絶縁膜上エピタキシヤル層（SOI層）271を得る。Thereafter, as shown in FIG. 10, the substrate connection hole 29 and the plate 8 are formed by the photoetching method, and this is oxidized to obtain the first interlayer oxide film 13 having a thickness of 100 to 400 nm. At this time Si ₃ N
_{4 The} film 19 is hardly oxidized. After that, the Si ₃ N ₄ film 19 and the thin SiO ₂ film 18 are removed by etching with the thick first interlayer oxide film 13 as a mask, and SOI (Si-On-Insulator)
Get layer 27. This etching uses the first interlayer oxide film 13 as a mask to etch the Si ₃ N ₄ film 19 by hot phosphoric acid at 180 ° C. or plasma etching whose main component is freon gas such as CF ₄ , and further the capacitor SiO ₂ The film 18 is etched with an HF-based etching liquid. The SOI layers 271 and 282 are formed as follows. That is, polycrystalline Si is 100-1000 nm
Deposition is performed using SiH ₄ or SiH ₂ Cl ₂ gas, which is well known. After that, the entire Si substrate 10 is kept at a predetermined temperature from room temperature to 1000 ° C., and a CW-Ar laser is used for 5 to 20 W.
With the energy of 10 to 100 μmφ spot or rectangular light beam, the above polycrystalline Si is scanned at a scanning speed of 10 to 100 cm / sec.
When the entire surface of the film is irradiated, the polycrystalline Si forms a single crystal Si having a radius of 20 to 50 μm or more, that is, an epitaxial layer (SOI layer) 271 on the insulating film from the contact portion with the Si substrate 10.

ここでは、いわゆるCWレーザーを用いたレーザーエピタ
キシヤルを用いた例を示したが、最終的には、スイツチ
トランジスタ２のチヤネル部28が単結晶となるだけでよ
く、レーザーエピタキシヤル法以外にも、カーボンヒー
タを用いたアニール、電子線を用いたアニールあるいは
MBE（分子線エピタキシー）法等いずれの方法も用いる
ことができる。Here, an example using a laser epitaxy using a so-called CW laser is shown, but in the end, only the channel portion 28 of the switch transistor 2 needs to be a single crystal, and other than the laser epitaxy method, Annealing using a carbon heater, annealing using an electron beam, or
Any method such as MBE (Molecular Beam Epitaxy) can be used.

また予めレーザーアニール前に堆積するSi膜は多結晶Si
に限ることなく、通常の800〜1200℃でのエピタキシヤ
ル成長を用いることもできる。この場合には、接続孔29
の近傍２〜３μｍφのみ単結晶となつて、その周辺は多
結晶となるので、この後上記のアニールで全体あるいは
少なくともトランジスタチヤネル部28を単結晶とすれば
よい。The Si film deposited in advance before laser annealing is polycrystalline Si.
However, the normal epitaxial growth at 800 to 1200 ° C. can also be used. In this case, the connection hole 29
Since only 2 to 3 μmφ in the vicinity of is a single crystal and the periphery thereof is a polycrystal, the whole or at least the transistor channel portion 28 may be made a single crystal by the above annealing.

本発明では、絶縁膜上に単結晶Siを成長する方法は限定
しないが、良質のSOI層27を得るのに適したレーザーエ
ピタキシヤル分子線エピタキシー法は、一般に厚いSOI
層27を得るのに適していないのでまず、第のSOI層271を
100〜500nmの厚さにこれらの方法によつて形成する。こ
のSOI層271上に通常のSiH₄の熱分解や、SiCl₄,SiH₂Cl₂
の気相反応法によつて厚い第２のSOI層282を形成すれ
ば、結果として１〜５μｍ厚の厚いSOI層27を得ること
ができる。In the present invention, the method of growing single crystal Si on the insulating film is not limited, but the laser epitaxial molecular beam epitaxy method suitable for obtaining a good-quality SOI layer 27 is generally thick SOI.
First of all, the first SOI layer 271 is
A thickness of 100-500 nm is formed by these methods. On this SOI layer 271, ordinary thermal decomposition of SiH ₄ and SiCl ₄ , SiH ₂ Cl ₂
If the thick second SOI layer 282 is formed by the above vapor phase reaction method, the thick SOI layer 27 having a thickness of 1 to 5 μm can be obtained as a result.

その後第11図に示すようによく知られたホトリソグラフ
イなどによつて、少なくともスイツチトランジスタを形
成する柱状のSi突出部21を残すようにエツチングして、
不必要なSOI層を除去する。Then, by well-known photolithography or the like as shown in FIG. 11, etching is performed so that at least the columnar Si protrusions 21 forming the switch transistor are left,
Remove unnecessary SOI layers.

このエツチングは、Siをエツチングするあらゆる方法を
用いることができる。HF−HNO₃系の溶液エツチング、CF
₄やSF₆ガス等を主成分とするプラズマエツチング、ある
いは特に（111）面のエツチング速度が遅いKOHやヒドラ
ジン等を用いた異方性エツチングを行うことができる。
特にこの異方性エツチングは、SOI層27の上面が（100）
面であるときには、約55度（（100）面と（111）面のな
す角度）で、下端の広い台型に形成されるので、なだら
かなSOI層の端部となり、その状に被着される種種の膜
の形成が容易となる利点を有する。For this etching, any method of etching Si can be used. HF-HNO ₃ system solution etching, CF
Plasma etching mainly composed of ₄ or SF ₆ gas or the like, or anisotropic etching using KOH or hydrazine or the like, which has a slow etching rate of the (111) plane, in particular, can be performed.
In particular, this anisotropic etching is (100) on the top surface of the SOI layer 27.
When it is a surface, it is formed into a trapezoid with a wide lower end at an angle of about 55 degrees ((100) surface and (111) surface), so it becomes the end of the gentle SOI layer and is attached in that shape. There is an advantage that various kinds of films can be easily formed.

本実施例の説明では第11図に示すように垂直にSi突出部
21が形成される場合を用いた。その後よく知られた熱酸
化法等によつてゲート酸化膜12を形成し、所望のV_THを
うるため必要な量だけBoronをイオン打込みし、さらに
ワード線４を選択的に被着する。In the description of this embodiment, as shown in FIG.
The case where 21 was formed was used. After that, the gate oxide film 12 is formed by a well-known thermal oxidation method or the like, and boron is ion-implanted in an amount necessary to obtain a desired V _TH , and the word line 4 is selectively deposited.

多結晶SiやW,Mo、あるいはWSi₂,MOSi₂,TiSi₂等のシリサ
イドで代表されるスイツチトランジスタ２のゲートたる
ワード線４をSi突出部21の側面に被着するには、まず全
面に上記の膜を被着し、方向性のあるドライエツチング
でエツチングすれば第11図に示したように突出部21の側
面のみ上記ゲートが残存する。実際には、メモリセルは
マトリツクス状をなし、隣接したメモリセルのワード線
４は第６図に示したように接続する必要があるので接続
のため必要な部分はホトリソグラフイ等によつてレジス
トを被着する必要がある。またn⁺層25は熱処理によつて
実質的に伸長して253に示すように上昇する。To deposit the word line 4 serving as the gate of the switch transistor 2 represented by polycrystalline Si, W, Mo, or silicide such as WSi ₂ , MOSi ₂ , TiSi _{2 on} the side surface of the Si protrusion 21, first of all, If the above-mentioned film is deposited and etched by directional dry etching, the gate remains only on the side surface of the protruding portion 21 as shown in FIG. In reality, the memory cells are matrix-shaped, and the word lines 4 of the adjacent memory cells need to be connected as shown in FIG. 6, so that the necessary portions for connection are registered by photolithography or the like. Need to be dressed. Further, the n ⁺ layer 25 is substantially stretched by the heat treatment and rises as indicated by 253.

第12図にメモリセル２つのワード線４を接続部45によつ
て接続した場合の鳥瞰図を示す。FIG. 12 shows a bird's-eye view when the two word lines 4 of the memory cells are connected by the connecting portion 45.

その後、第13図に示すようにSi突出部21上面とほぼ平坦
になるように、バイアススパツタ法や、あるいはCVD法
等でリンを含んだあるいは含まないSiO₂で代表される充
填絶縁膜23を被着する。バイアススパツタ法ではほぼ平
坦な充填絶縁膜23が得られるが、CVD法ではSi突出部21
上にも厚く被着されるので、被着したのち全体に有機レ
ジン等を塗布し、このレジン表面を平坦にし、このレジ
ンと上記充填絶縁膜23のエツチング速度が近いドライエ
ツチング法を用いて全面をエツチングし、Si突出部21表
面をほぼ露出させれば、実質的に充填絶縁膜23として平
坦に埋め込むことができる。Thereafter, as shown in FIG. 13, a filling insulating film 23 typified by SiO ₂ containing or not containing phosphorus by a bias sputtering method, a CVD method or the like so as to be substantially flat with the upper surface of the Si protrusion 21. To wear. By the bias sputtering method, a substantially flat filling insulating film 23 can be obtained, but by the CVD method, the Si protrusion 21
Since it is also deposited thickly on top, apply organic resin etc. to the entire surface after deposition, flatten the surface of this resin, and use a dry etching method in which the etching speed of this resin and the filling insulating film 23 is close to each other. By etching so that the surface of the Si protrusion 21 is almost exposed, the filling insulating film 23 can be buried substantially flat.

その後、AsやＰを60〜120KeVに加速し、５×10¹⁵〜２×
10¹⁶ケ/cm²イオン打込みし、n⁺のソース・ドレイン接合
層15を形成できる。さらに、リンを４〜10モル％含んだ
CVDSiO₂膜（CCVDPSGと略す）で代表される第２層間絶縁
膜14を300〜1000nm厚に被着し、900〜1000℃で熱処理し
て緻密化する。その後n⁺層15に達する電極接続孔９を形
成し、Alで代表される電極３を選択的に被着する。これ
によつて、エツチ溝17の側壁を主たるキヤパシタとした
１トランジスタ型ダイナミツクメモリセルが構成でき
る。After that, As and P are accelerated to 60 to 120 KeV and 5 × 10 ¹⁵ to 2 ×
By implanting 10 ¹⁶ ions / cm ^{2 of} ions, an n ⁺ source / drain junction layer 15 can be formed. In addition, it contained 4-10 mol% phosphorus
A second interlayer insulating film 14 typified by a CVDSiO ₂ film (abbreviated as CCVDPSG) is deposited to a thickness of 300 to 1000 nm and heat-treated at 900 to 1000 ° C. for densification. After that, the electrode connection hole 9 reaching the n ⁺ layer 15 is formed, and the electrode 3 represented by Al is selectively deposited. As a result, a one-transistor type dynamic memory cell having a sidewall of the etching groove 17 as a main capacitor can be constructed.

第14図に、この実施例のメモリセルの鳥かん図を示す。
図の煩雑さを避けるため、Si突出部21、ワード線４、お
よびビツト線３のみを抜き出して示してある。FIG. 14 shows a bird's-eye view of the memory cell of this embodiment.
In order to avoid complication of the drawing, only the Si protruding portion 21, the word line 4, and the bit line 3 are extracted and shown.

この１対のメモリセルを、複数のアレーにするには、第
６図のように配列すればよい。この実施例は、折り返し
ビツトライン構成であるが、開放ビツトライン構成の本
発明の実施例を第15図に示す。開放ビツトライン構成
は、ワード線４の配列数が折り返しビツトラインに比べ
て半分でよいので、この点のみに着目すれば、有利とな
るが、回路の正常動作の妨げとなる雑音が相対的に大き
い欠点を有する。The pair of memory cells may be arranged as shown in FIG. 6 in order to form a plurality of arrays. Although this embodiment has a folded bit line configuration, an embodiment of the present invention having an open bit line configuration is shown in FIG. In the open bit line configuration, the number of arranged word lines 4 may be half that of the folded bit lines. Therefore, it is advantageous to focus only on this point, but the noise that hinders the normal operation of the circuit is relatively large. Have.

本実施例は全面のSOI部の所望の部分を単結晶化したの
ち不用の部分を除去したが、全面に多結晶Siを被着し、
まず不用の部分を除去した後、前述したレーザーアニー
ル等によつて所望の部分を単結晶化することも同様に実
施可能である。In this example, the unnecessary portion was removed after single-crystallizing a desired portion of the SOI portion on the entire surface, but polycrystalline Si was deposited on the entire surface,
First, after removing the unnecessary portion, the desired portion can be single-crystallized by the above-mentioned laser annealing or the like.

また本実施例は、ワード線４となるべき部分以外の不用
の多結晶Siを除去する方法を用いたが、次に示す本発明
の多の実施例のように、不用の部分の一部を酸化膜に変
える方法がある。すなわち、ワード線４（スイツチトラ
ンジスタのゲートを兼用）の多結晶Siを全面に被着した
のち、残存せしめる多結晶SiにSi₃N₄膜を選択的に被着
する。その後、800〜1100℃の湿式酸化を行い、さらにS
i₃N₄膜を除去すると第16図に示すように多結晶Si酸化膜
30を得る。Further, in this embodiment, a method of removing the unnecessary polycrystalline Si other than the portion to be the word line 4 is used. However, as in the following many embodiments of the present invention, a part of the unnecessary portion is removed. There is a method of changing to an oxide film. That is, after the polycrystalline Si of the word line 4 (which also serves as the gate of the switch transistor) is deposited on the entire surface, the Si ₃ N ₄ film is selectively deposited on the remaining polycrystalline Si. After that, wet oxidation at 800-1100 ° C is performed, and S
When the i ₃ N ₄ film is removed, the polycrystalline Si oxide film is
Get 30

本実施例は不用の多結晶Siを酸化膜にかえるため、不用
の多結晶Siを除去する場合より段差が小さく、その上に
被着する種々の膜の形成に有利である。In this embodiment, since unnecessary poly-Si is changed to an oxide film, the step is smaller than that when unnecessary poly-Si is removed, which is advantageous for forming various films to be deposited thereon.

以上述べてきた本発明の実施例は通常300〜500μｍ厚の
Si単結晶基板10を用いた例を示したが、第17図に示す他
の実施例のようにSOS（Si−On−Sapphire あるいはSi
−On−Spinel）基板を用いると絶縁基板31上にn⁺層にキ
ヤパシタ電極を形成することができる。従つてこの絶縁
基板31表面まで溝17の底が達すれば、自動的に隣接キヤ
パシタ電極25どうしが電気的に分離できるので好都合で
ある。またこの場合に入射したα線による電荷はn⁺層な
るキヤパシタ電極内で発生するが、これは電子と正孔の
対であるので電気的には中性であり、ほとんど雑音とな
らない。またn⁺層であるから、発生した電子と正孔の対
の消滅も速い。The embodiment of the present invention described above is generally 300 to 500 μm thick.
Although an example using the Si single crystal substrate 10 is shown, as in another embodiment shown in FIG. 17, SOS (Si-On-Sapphire or Si
A -On-Spinel) substrate can be used to form a capacitor electrode in the n ⁺ layer on the insulating substrate 31. Therefore, when the bottom of the groove 17 reaches the surface of the insulating substrate 31, the adjacent capacitor electrodes 25 can be automatically electrically separated from each other, which is convenient. In this case, the charge due to the incident α rays is generated in the capacitor electrode of the n ⁺ layer, but since it is a pair of electron and hole, it is electrically neutral and hardly causes noise. Further, since it is the n ⁺ layer, the disappearance of the generated electron-hole pair is fast.

以上説明したきた本発明の実施例はすべて、キヤパシタ
電極25をもち、プレート８キヤパシタSi₃N₄膜19＋キヤ
パシタSiO₂膜18−キヤパシタ電極25で構成されるキヤパ
シタ１をもつメモリセルである。従つてプレート８の電
位は基本的に任意に決定できるが、接位電位が雑音の点
で都合がよい。All of the embodiments of the present invention described above are memory cells having the capacitor electrode 25 and the capacitor 1 including the plate 8 capacitor Si ₃ N ₄ film 19 + capacitor SiO ₂ film 18-capacitor electrode 25. Therefore, the potential of the plate 8 can be basically determined arbitrarily, but the contact potential is convenient in terms of noise.

一方キヤパシタ１はいわゆる反転層を用いるMOS（Metal
−Oxide−Semiconductor）キヤパシタでも構造できる。
すなわち第13図，第16図，第17図の構造からキヤパシタ
電極25を除去しこの部分をｐ型のSi基板10とすればよ
い。１例として第18図に第13図の構造をMOSキヤパシタ
に転用した本発明の他の実施例を示す。On the other hand, the capacitor 1 is a MOS (Metal) that uses a so-called inversion layer.
-Oxide-Semiconductor) Capacitors can also be used.
That is, the capacitor electrode 25 may be removed from the structure shown in FIGS. 13, 16 and 17 to form this portion as the p-type Si substrate 10. As an example, FIG. 18 shows another embodiment of the present invention in which the structure of FIG. 13 is diverted to a MOS capacitor.

以上述べてきた本発明の実施例はすべて突出Si部21がメ
モリセル毎に離間して設けたが、これを２ケ以上融合す
ることができる。すなわち第19図に示すように梁状の突
出Si部21を形成した後、LOCOS（Local Oxidation of Si
licon）用のSi₃N₄膜31を梁にまたがるように選択的に被
着する。その後第20図に示すように、900〜1100℃の湿
式酸化でフイールド酸化膜11を形成し、Si₃N₄膜31を除
去すると、これらを離間的に得る。図では３つの部分に
分割して形成した例を示した。Si₃N₄膜31の被着されて
いた部分は活性領域７として後にトランジスタを形成す
る。通常LOCOS法ではSi₃N₄膜31の被着されていない領域
にBoron等のチヤネルストツパをイオン打込みや、BN拡
散法等で添加する。In all of the embodiments of the present invention described above, the protruding Si portions 21 are provided separately for each memory cell, but it is possible to fuse two or more thereof. That is, as shown in FIG. 19, after forming a beam-shaped protruding Si portion 21, LOCOS (Local Oxidation of Si) is formed.
A Si ₃ N ₄ film 31 for a licon) is selectively deposited so as to straddle the beam. After that, as shown in FIG. 20, the field oxide film 11 is formed by wet oxidation at 900 to 1100 ° C., and the Si ₃ N ₄ film 31 is removed to obtain them separately. The figure shows an example in which it is formed by being divided into three parts. The deposited portion of the Si ₃ N ₄ film 31 will be used as an active region 7 to form a transistor later. Normally, in the LOCOS method, a channel stopper such as Boron is ion-implanted or added to a region of Si ₃ N ₄ film 31 which is not deposited by ion implantation or BN diffusion method.

その後800〜1150℃の乾燥酸素に１〜５％のHClを含んだ
酸化によつて10〜50nm厚のゲート酸化膜12を得る。その
後、所望のV_THをうるためBoronを必要な量だけイオン打
込みし、その後全体に多結晶Siやシリサイド（Mo₂Si,Ta
₂O₅）等の単層あるいはこれらの重ね膜、さらにはＷやM
o等のリフラクトリー金属などを被着し、全面を方向性
のあるドライエツチングでエツチングすると等出Si部21
の梁に添つてその側面にワード線４を被着することがで
きる。この本発明の実施例によれば自己整合によつて連
続したワード線４を形成できるので第12図に示したワー
ド線接続部45をホトリソグラフイによつて形成する場合
より工程が簡単である。なおスパツタ法で被着するＷ等
は側面への被着状態がよくないので、一度多結晶Siを側
面に被着し、この上にWF₆とH₂ガスでＷをCVDで被着する
と多結晶Si上のみＷが被着され低抵抗で良質のワード線
４が形成できる。その後Asやリンを60〜120Keyに加速し
て５×10¹⁵〜２×1¹⁶/cm²程度イオン打込みすると、フ
イールド酸化膜11の被着されていない部分にn⁺のソース
・ドレイン接合層15が形成される。またLOCOS法で形成
したフイールド酸化膜11は十分厚ければ突出Si部21の幅
方向をすべてSiO₂に変換できるので、エツチングによら
ずにスイツチングトランジスタ２を離間的に形成するこ
とができる。これによれば隣接したスイツチングトラン
ジスタ間をSiO₂のフイールド酸化膜で分離できるので互
いの寄生静電容量が減少し回路動作上も有利である。After that, the gate oxide film 12 having a thickness of 10 to 50 nm is obtained by oxidation containing 1 to 5% HCl in dry oxygen at 800 to 1150 ° C. After that, boron is ion-implanted in a required amount to obtain a desired V _TH , and then polycrystalline Si or silicide (Mo ₂ Si, Ta
₂ O ₅ ) etc. as a single layer or a layered film of these, as well as W and M
When a refractory metal such as o is deposited and the entire surface is etched by directional dry etching, the Si part 21
The word line 4 can be applied to the side surface of the beam along the beam. According to this embodiment of the present invention, since the continuous word lines 4 can be formed by self-alignment, the process is simpler than the case of forming the word line connecting portion 45 shown in FIG. 12 by photolithography. . It should be noted that since W and the like deposited by the sputtering method are not well adhered to the side surface, once polycrystalline Si is deposited on the side surface and W is then deposited on the side surface by WF ₆ and H ₂ gas by CVD. Since W is deposited only on the crystalline Si, the word line 4 having a low resistance and good quality can be formed. After that, when As and phosphorus are accelerated to 60 to 120 Key and ion-implanted at about 5 × 10 ¹⁵ to 2 × 1 ¹⁶ / cm ² , n ⁺ source / drain junction layer 15 is applied to the undeposited portion of the field oxide film 11. Is formed. Further, if the field oxide film 11 formed by the LOCOS method is sufficiently thick, the width direction of the protruding Si portion 21 can be entirely converted into SiO ₂ , so that the switching transistor 2 can be formed separately without etching. According to this, since adjacent switching transistors can be separated by the field oxide film of SiO ₂ , mutual parasitic capacitance is reduced, which is advantageous in circuit operation.

本発明の実施例を用いたメモリセルアレーの平面図を第
22図に示す。説明の便宜上開放ビツトライン構成を用い
た。AA断面は第７図に示したものと同じである。A plan view of a memory cell array using an embodiment of the present invention is shown.
Shown in Figure 22. For convenience of explanation, an open bit line configuration is used. The AA cross section is the same as that shown in FIG.

以上述べてきた本発明の実施例は１つのメモリセルに１
つの突出部をもつ。あるいは第22図に示したようにワー
ド線４方向に連続した突出Si部21をもつ。さらに本発明
を発展させると、ビツト線３方向に２つのセルにまたが
つた突出Si部を用いるとさらに高密度化しうる。第23図
にその平面図を示す。すなわち、基板接続孔29を通し
て、左右のメモリセルを突出Si部21で接続する。ワード
線４方向には第22図に示した実施例と同様に連続させ
る。こうすると左右のメモリセル２つに対してコンタク
ト孔９が１つで共有化しうるのでさらに高密度化に有利
である。第23図に示したAA断面を第24図に示す。融合し
た突出Si部21の左右にスイツチングトランジスタチヤネ
ル部28を有し、融合した拡散層15に電気的に接続したビ
ツト線３から信号の書き込み、読み出しを行う。The embodiment of the present invention described above has one memory cell.
Has two protrusions. Alternatively, as shown in FIG. 22, it has a protruding Si portion 21 continuous in the word line 4 direction. When the present invention is further developed, the density can be further increased by using a protruding Si portion that extends over two cells in the bit line 3 direction. FIG. 23 shows the plan view. That is, the left and right memory cells are connected by the protruding Si portion 21 through the substrate connection hole 29. The word lines 4 are made continuous in the same manner as in the embodiment shown in FIG. In this case, one contact hole 9 can be shared by the two memory cells on the left and right, which is advantageous for higher density. The AA cross section shown in FIG. 23 is shown in FIG. Switching transistor channels 28 are provided on the left and right of the fused protruding Si portion 21, and signals are written and read from the bit line 3 electrically connected to the fused diffusion layer 15.

本実施例は第13図に示した構造を用いたが、第16図に示
した多結晶SiをLOCOS酸化する構造、第17図に示した絶
縁基板31を用いる構造、第18図に示したキヤパシタにMO
S反転層を用いる方法等を適用することもできる。This embodiment uses the structure shown in FIG. 13, but the structure for LOCOS oxidation of the polycrystalline Si shown in FIG. 16, the structure using the insulating substrate 31 shown in FIG. 17, and the structure shown in FIG. MO to Kyapashita
A method using an S inversion layer or the like can also be applied.

以上述べてきた本発明の実施例は、キヤパシタ電極25が
すべてSi基板の一部である例を示したが第25図に示す本
発明の他の実施例のように、ｎ型のSi基板10の溝中にキ
ヤパシタSiO₂膜18、キヤパシタSi₃N₄膜19を介してキヤ
パシタ電極25を埋め込む構造もある。Si基板10はn⁺層の
キヤパシタ電極25とキヤパシタを構成するため、キヤパ
シタ電極25が正の電位になつてもこれに対向するSi基板
10の表面に空乏層が形成されないようにｎ型トシテイ
ル。従つてSi基板10をｐ型としたときは、その濃度を極
めて高くして空乏層を形成しないようにするか、あるい
はキヤパシタ電極25の対向するSi基板面10のみｎ型にす
ればよい。In the embodiments of the present invention described above, the capacitor electrodes 25 are all part of the Si substrate. However, like the other embodiments of the present invention shown in FIG. 25, the n-type Si substrate 10 is used. There is also a structure in which the capacitor electrode 25 is embedded in the groove of the capacitor via the capacitor SiO ₂ film 18 and the capacitor Si ₃ N ₄ film 19. Since the Si substrate 10 forms a capacitor with the capacitor electrode 25 of the n ⁺ layer, even if the capacitor electrode 25 has a positive potential, the Si substrate 10 faces the capacitor electrode 25.
N-type tositail so that no depletion layer is formed on the surface of 10. Therefore, when the Si substrate 10 is of p-type, the concentration thereof may be made extremely high so as not to form a depletion layer, or only the facing Si substrate surface 10 of the capacitor electrode 25 may be of n-type.

以上述べてきた本発明の実施例はすべて、第２層間絶縁
膜14にコンタクト孔９を形成し、これを通して線３を形
成した。一方、n⁺の拡散層115はまわりをすべて充填絶
縁膜23で覆われているため、第26図に示すように、第２
層間絶縁膜14を被着することなく、直接ビツト線３を選
択的に形成すれば拡散層15と自己整合で電気的に接続で
きる。またビット線３を多結晶Siにすればこの多結晶Si
上からリンやAsを拡散して拡散層15を形成することもで
きる。本実施例はコンタクト孔９形成工程や第２層間絶
縁膜形成工程が省略できるので工程の簡略化や、高密度
化に有利である。本構造は本発明の種々の実施例にすべ
て適用できる。In all of the embodiments of the present invention described above, the contact hole 9 is formed in the second interlayer insulating film 14, and the line 3 is formed therethrough. On the other hand, since the n ⁺ diffusion layer 115 is entirely covered with the filling insulating film 23, as shown in FIG.
If the bit line 3 is selectively formed directly without depositing the interlayer insulating film 14, it can be electrically connected to the diffusion layer 15 in a self-aligned manner. If the bit line 3 is made of polycrystalline Si, this polycrystalline Si
The diffusion layer 15 can also be formed by diffusing phosphorus or As from above. In this embodiment, the step of forming the contact hole 9 and the step of forming the second interlayer insulating film can be omitted, which is advantageous in simplifying the step and increasing the density. This structure is applicable to all the various embodiments of the present invention.

本実施例に述べたメモリセルのキヤパシタ電極は凹型と
したが、最も単純な形状は第27図に示す長方体である。
この長方体の上面ａ×ｂ、深さをｈとする。第４図に示
した従来の平面型のメモリセルのキヤパシタ領域16の次
元ではａ×ｂであるが、本発明の実施例では、側面まで
用いることができるので、合計ab＋2h（ａ＋ｂ）とな
る。仮にａ＝ｂ＝５μm h＝２μｍとすれば従来型のメ
モリセルのキヤパシタ領域A_CONV＝25μm²、本発明のメ
モリセルのキヤパシタ領域Ａ＝65μm²（＝５×５＋２×
２（５＋５））となり、平面面積を拡大することなく容
易に何倍かのキヤパシタ面積をうることができる。これ
はまた、同じキヤパシタ面積の場合には、本発明では平
面面積を縮小できることを示しており、メモリの大規模
化にとつて極めて有利であるといえる。Although the capacitor electrode of the memory cell described in this embodiment has a concave shape, the simplest shape is a rectangular parallelepiped shown in FIG.
The upper surface of this rectangular parallelepiped is a × b, and the depth is h. The dimension of the capacitor region 16 of the conventional planar type memory cell shown in FIG. 4 is a × b, but in the embodiment of the present invention, since the side surface can be used, the total is ab + 2h (a + b). If a = b = 5 μm h = 2 μm, the capacitor area A _{CONV of} the conventional memory cell is 25 μm ² , and the capacitor area A of the memory cell of the present invention is A = 65 μm ² (= 5 × 5 + 2 ×
2 (5 + 5)), which makes it possible to easily obtain several times the area of the capacitor without enlarging the plane area. This also shows that in the case of the same capacitor area, the present invention can reduce the planar area, which can be said to be extremely advantageous for increasing the scale of the memory.

以上述べ本発明の実施例では、メモリセルのキヤパシタ
は基本的に第27図に示した長方体であつた。本発明の趣
旨は、Si基板に堀り込んだ溝17の側壁を利用するもので
あるから、第28図に示すように、長方体にキザミを形成
すれば、更にキヤパシタ面積Ａを増加できる。加工の最
小寸法をLmmとし、このLmmが１μｍとすると、a,b,hの
値は第28図に示した例を用いると、上面は17μm²、側面
は72μm²となり、全体のキヤパシタ面積ＡはＡ＝89μm²
となる。これは、第27図に示した実施例と比べてさらに
大きなキヤパシタ面積を得ることができた。In the embodiments of the present invention described above, the capacitor of the memory cell is basically the rectangular parallelepiped shown in FIG. Since the gist of the present invention is to utilize the side wall of the groove 17 dug into the Si substrate, if the knurls are formed in the rectangular parallelepiped as shown in FIG. 28, the capacitor area A can be further increased. . The minimum size of the processing and Lmm, this Lmm is a 1 [mu] m, a, b, the value of h is the use of the example shown in FIG. 28, the upper surface is 17 .mu.m ^2, sides 72 .mu.m ^2, and the entire Kiyapashita area A Is A = 89 μm ²
Becomes This made it possible to obtain a larger capacitor area as compared with the embodiment shown in FIG.

従つて、本発明の要旨を徹底するためには、このように
くし型のきざみを用いると、更に効果的であり、またく
し型以外にも第19図に示した長方体の中に新たな溝を設
けることも効果がある。第29図〜第31図に本発明の他の
実施例を示す。第29図は１つあるいは２つ以上の孔22が
ある場合、第23図は１つの孔だが、この孔の中に内部へ
の突出部26がある場合、さらに第31図は孔の中に島状の
突出柱33がある場合である。いずれの場合も各部の寸法
は加工しうる最小寸法とすればよい。Therefore, in order to thoroughly implement the gist of the present invention, it is more effective to use the comb-shaped knives in this way, and in addition to the comb-shaped notches, the rectangular parallelepiped shown in FIG. Providing a large groove is also effective. 29 to 31 show another embodiment of the present invention. FIG. 29 shows one or more holes 22, FIG. 23 shows one hole, but if there is an inward projection 26 in this hole, FIG. This is the case where there are island-shaped protruding columns 33. In any case, the size of each part may be the minimum size that can be processed.

以上述べてきた本発明は、スイツチングトランジスタ２
をSi基板10に対して垂直に形成することが骨子である。
従つて高品質の単結晶Siの突出部21を形成する技術が鍵
となる。特にSiO₂やSi₃N₄,Al₂O₃,スピネル等に代表され
る絶縁膜上に単結晶Siを成長するSOI（Silicon On In
sulator）技術が重要である。本発明に用いて好適なSOI
技術を次に説明する。The present invention described above is based on the switching transistor 2
It is the essence to form the Si perpendicularly to the Si substrate 10.
Therefore, the technique for forming the protrusions 21 of high quality single crystal Si is the key. Especially, SOI (Silicon On In) which grows single crystal Si on the insulating film represented by SiO ₂ , Si ₃ N ₄ , Al ₂ O ₃ , spinel, etc.
technology is important. SOI suitable for use in the present invention
The technique will be described below.

一般に上記の絶縁膜上にSiの多結晶、あるいは無定形の
Si膜を被着し、レーザーや電子線あるいは熱線によつて
一度Si膜を溶解する。これが固化する際にSiが単結晶化
するが下地の絶縁膜が単結晶でない場合には固化するSi
の方位も垂直方向にも水平方向にも定まることは困難で
ある。一方第32図に示すようにSi基板10上にSiO₂で代表
される下地絶縁膜37を選択的に被着する。下地絶縁膜37
のない部分はSi基板10が露出している種結晶部35であ
り、この種結晶部35からSi基板10面方位と同じ方位の単
結晶層のSOI層27が上記ビームの走査に追従して成長す
る。このとき種結晶部35から遠くなると単結晶が続行し
て成長し難くなる。従つて十分単結晶が成長する面積を
越えたら再び種結晶部35を形成する必要がある。In general, Si polycrystal or amorphous
The Si film is deposited, and the Si film is once melted by laser, electron beam or heat ray. Si solidifies when it solidifies, but solidifies if the underlying insulating film is not single crystal.
It is difficult to determine the azimuth of both the vertical and horizontal directions. On the other hand, as shown in FIG. 32, a base insulating film 37 typified by SiO ₂ is selectively deposited on the Si substrate 10. Base insulating film 37
The part without is the seed crystal part 35 in which the Si substrate 10 is exposed, and from this seed crystal part 35, the SOI layer 27 of the single crystal layer having the same orientation as the plane orientation of the Si substrate 10 follows the scanning of the beam. grow up. At this time, if it becomes far from the seed crystal part 35, it becomes difficult for the single crystal to continue to grow. Therefore, if the area where the single crystal grows is sufficiently exceeded, it is necessary to form the seed crystal part 35 again.

従つて第33図に本発明の実施例を示すように単位メモリ
セル36のｍ×ｎのマトリツクス（図では３×２）を囲ん
で種結晶部35を設け、この部分から内部をすべてSi基板
10と同一の単結晶にすればよい。この場合、キヤパシタ
電極25との接続部である基板接続孔29は第34図に示すよ
うにメモリセル36の内部に少くとも１ケ所設ければよ
い。ｍ×ｎは大きければ大きい程種結晶部35の不用の部
分が少くてよいが、最低では１×１すなわち各メモリ毎
にとり囲んだ種結晶部35を設けることもできる。これは
SOI形成方法によつて異なる。Therefore, as shown in FIG. 33 as an embodiment of the present invention, a seed crystal portion 35 is provided so as to surround an m × n matrix (3 × 2 in the figure) of a unit memory cell 36, and from this portion, the inside is entirely Si substrate.
The same single crystal as 10 may be used. In this case, at least one substrate connecting hole 29, which is a connecting portion with the capacitor electrode 25, may be provided inside the memory cell 36 as shown in FIG. The larger m × n, the smaller the unnecessary portion of the seed crystal portion 35 may be. However, at least 1 × 1, that is, the seed crystal portion 35 surrounding each memory may be provided. this is
It depends on the SOI formation method.

以上述べてきた本発明の実施例では、キヤパシタ絶縁膜
としてSiO₂膜18とSi₃N₄膜19の二層膜を用いたが、Si₃N₄
膜の上面を一部酸化してSiO₂膜を形成するとSiO₂/Si₃N₄
/SiO₂の三層膜が形成でき、これは特に絶縁耐圧も高く
良質の膜であり、本発明の実施例にすべて適用できる。
またこれ以外の絶縁膜たとえばTa₂O₅,TiO₂,Al₂O₃等の高
誘電率膜も単位面積当りの静電容量を大きくできるので
メモリセルの微小化に有利である。In an embodiment of the present invention has been described above, using a two-layer film of SiO ₂ film 18 and the Si ₃ N ₄ film 19 as Kiyapashita insulating film, Si ₃ N ₄
When the SiO ₂ film is formed by partially oxidizing the upper surface of the film, SiO ₂ / Si ₃ N ₄
A three-layer film of / SiO ₂ can be formed. This is a film having a high dielectric strength and a good quality, and can be applied to all the embodiments of the present invention.
Further, other insulating films such as high dielectric constant films such as Ta ₂ O ₅ , TiO ₂ and Al ₂ O ₃ can increase the capacitance per unit area, which is advantageous for miniaturization of memory cells.

以上説明した実施例は多くの選択肢あるプロセスの中か
ら選んでいる。従つて各工程には種々な代替案がある
が、本発明は基板に形成した溝の側壁をキヤパシタの一
部とする基本概念は変らない。たとえば以上説明した基
板接続孔29の形成法は、キヤパシタ絶縁膜の上層がSi₃N
₄膜19で形成され、これが多結晶Siのプレート８の酸化
の際に酸化されないので本方法が採用できる。The embodiment described above is chosen from among many alternative processes. Therefore, although there are various alternatives to each process, the present invention does not change the basic concept of using the sidewall of the groove formed in the substrate as a part of the capacitor. For example, in the method of forming the substrate connection hole 29 described above, the upper layer of the capacitor insulating film is Si ₃ N.
This method can be adopted because it is formed of _four films 19 and is not oxidized when the polycrystalline Si plate 8 is oxidized.

たとえば第35図に示すように、キヤパシタ絶縁膜がTa₂O
₅,NbOが800〜1000℃、酸素雰囲気中の処理に耐えないよ
うな非耐酸化性膜38であると、耐結晶Siプレート８を酸
化して第１層間絶縁膜を形成することができないので第
35図に示すように、非耐酸化性膜38の端部を覆うように
Si₃N₄膜で代表される耐酸化性第１層間絶縁膜39を被着
することになる。このとき基板接続孔９はプレート８や
非耐酸化性絶縁膜の孔と別個にパターン合せを必要と
し、これらの孔の間に合せ余裕を必要とする。また耐酸
化性キヤパシタ絶縁膜でも同方法を採用することもでき
る。For example, as shown in Fig. 35, the capacitor insulating film is Ta ₂ O.
_{5. If} the NbO is a non-oxidation resistant film 38 that cannot withstand treatment in an oxygen atmosphere at 800 to 1000 ° C., the crystalline Si plate 8 cannot be oxidized to form the first interlayer insulating film. First
As shown in Figure 35, cover the edge of the non-oxidation resistant film 38.
An oxidation resistant first interlayer insulating film 39 represented by a Si ₃ N ₄ film is deposited. At this time, the substrate connection hole 9 requires pattern alignment separately from the plate 8 and the holes of the non-oxidation-resistant insulating film, and an alignment margin is required between these holes. The same method can also be applied to an oxidation resistant capacitor insulating film.

また本発明を、ワード線４がメモリセルアレー内で連続
的なゲートとして説明したが、メモリセル内の多結晶Si
のトランスフアゲートを１つあるいは複数ケに対して、
コンタクト孔を介してAl等のワード線４で接続する方法
もある。こうすると従来から多くの実績のある多結晶Si
ゲートの信頼性と、Al等の抵抗の低いところから、高速
のメモリのスイツチング時間をうることができる。Also, although the present invention has been described with word line 4 as a continuous gate in the memory cell array, the polycrystalline Si in the memory cell
For one or more transfer gates of
There is also a method of connecting with a word line 4 such as Al through a contact hole. By doing this, polycrystalline Si with many proven records
Due to the reliability of the gate and the low resistance of Al or the like, a high-speed memory switching time can be obtained.

また、本発明は冒頭にも述べたように、ｎチヤネル型MO
Sトランジスタを用いて説明したが、ｐチヤネル型にす
るにはすべての不純物の導電型を逆にする不純物を用い
ることで達成できる。リンやAsはＢやAlに、Ｂはリン,A
s,Sbなどに置換すればよい。Further, as described in the beginning, the present invention is an n-channel MO
Although the description has been made using the S-transistor, it is possible to achieve the p-channel type by using impurities that reverse the conductivity types of all the impurities. Phosphorus or As is B or Al, B is Phosphorus, A
It may be replaced with s, Sb, etc.

以上本発明を詳細な実施例によつて説明してきたが、ス
イツチトランジスタを基板面に垂直に形成した本発明で
は同平面面積で従来型のメモリセルよりキヤパシタ容量
C_Sで10倍以上のC_S増加を期待しうる。実際には、溝の形
状の完全に直平面で構成されるわけではなく、多少丸み
を帯び、また微細部でのリソグラフイの解像力低下のた
め設計形状が正方形であつたとしても、円形になる場合
があるが、この場合でもC_Sの減少は10〜20％にとどま
る。The present invention has been described above with reference to the detailed embodiments. However, in the present invention in which the switch transistor is formed perpendicularly to the substrate surface, the capacitance of the capacitor is larger than that of the conventional memory cell in the same plane area.
We can expect C _S increased 10 times or more in C _S. In reality, the shape of the groove is not completely straight, but rather rounded, and even if the design shape is a square due to the decrease in resolution of the lithograph in the fine part, it becomes a circle. However, even in this case, the decrease in C _S is only 10 to 20%.

α線によるダイナミツクメモリの誤動作は、C_Sが10％増
加しても１桁以上改善される場合が多いので、C_Sの２倍
以上の増加はその規模のメモリの信頼性を上昇するばか
りでなく、さらに大規模のメモリ実現を可能とする。The malfunction of dynamic memory due to α-ray is often improved by one digit or more even if C _S increases by 10%, so an increase of C _S more than double increases the reliability of the memory of that scale. Not only that, it enables a larger-scale memory.

本発明はメモリセルに関するものであるが、実際のダイ
ナミツクRAMでは、メモリセルをマトリツスス状に構成
したメモリアレーの他に周辺回路を必要とする。この周
辺回路はトランジスタ，抵抗，キヤパシタ等で構成され
る。特に周辺回路のトランジスタは本発明の縦型のトラ
ンジスタを用いてもよいし、従来の横型のトランジスタ
をSi基板10、あるいはSOI層21表面上に形成することが
できる。どの部分に周辺回路のトランジスタを形成する
かは回路設計に依存するので、限定することはできな
い。Although the present invention relates to a memory cell, an actual dynamic RAM requires a peripheral circuit in addition to a memory array in which the memory cells are arranged in a matrix. This peripheral circuit is composed of transistors, resistors, capacitors, and the like. In particular, as the transistor of the peripheral circuit, the vertical transistor of the present invention may be used, or a conventional horizontal transistor can be formed on the Si substrate 10 or the surface of the SOI layer 21. Since which part the transistor of the peripheral circuit is formed in depends on the circuit design, it cannot be limited.

また本発明のスイツチトランジスタはいわゆるMIS型の
一種のMOS型を用いたが、原理的にはスイツチング特性
をもつのならなんでも用いることができる。特に第36図
に示す本発明の他の実施例は接合型のFET（電界効果ト
ランジスタを用いた場合である。これはn⁺型のキヤパシ
タ電極と拡散層15およびｎ型の突出Si部21と、これらの
間にｐ−ｎ接合を形成する接合ゲート40をもつもので、
第35図以前に説明したすべてに適用しうる。このときMO
S型トランジスタをこの接合型トランジスタに置きかえ
ればよい煩雑さを避けるため、第36図にスイツチトラン
ジスタ２の部分と、キヤパシタ電極25の一部を示してい
る。また当然第１図〜第３図のトランジスタはMIS型の
トランジスタの記号であるのでこれを接合型トランジス
タの記号におきかえる必要がある。The switch transistor of the present invention uses a so-called MIS type MOS type, but in principle, any type having a switching characteristic can be used. Particularly, another embodiment of the present invention shown in FIG. 36 is a case where a junction type FET (field effect transistor is used. This is an n ⁺ type capacitor electrode, a diffusion layer 15 and an n type protruding Si portion 21. , With a junction gate 40 forming a pn junction between them,
FIG. 35 Applicable to all previously described. At this time MO
In order to avoid the complexity of replacing the S-type transistor with this junction type transistor, FIG. 36 shows a part of the switch transistor 2 and a part of the capacitor electrode 25. Of course, the transistors shown in FIGS. 1 to 3 are symbols of MIS type transistors, so it is necessary to replace them with symbols of junction type transistors.

【図面の簡単な説明】[Brief description of drawings]

第１図〜第５図は従来のメモリセルを説明する図、第６
図〜第36図は本発明の実施例を示す図であり、第６図，
第15図，第22図〜第23図，第33図〜第34図は平面図、第
７図〜第11図，第13図，第16図〜第18図，第24〜26図，
第32図、第35図，第36図は断面図、第12図，第14図，第
19図〜第21図，第27図〜第31図は鳥瞰図である。 1,11,12……キヤパシタ、2,21,22……スイツチトランジ
スタ、3,31,32……ビツト線、4,41,42……ワード線、５
……センスアンプ、６……寄生容量、７……活性領域、
８……プレート、９……コンタクト孔、10……Si基板、
11……フイールド酸化膜、12……ゲート酸化膜、13……
第１層間絶縁膜、14……第２層間絶縁膜、15……拡散
層、16……キヤパシタ領域、17……溝、18……キヤパシ
タSiO₂膜、19……キヤパシタSi₃N₄膜、20……アイソレ
ーシヨン高濃度層、21……突出Si部、22……孔、23……
充填絶縁膜、24……キヤパシタ−コンタクト孔間距離、
25……キヤパシタ電極、26……突出部、27,271,272……
絶縁膜上単結晶層（SOI層）、28……スイツチトランジ
スタチヤネル部、29……基板接続孔、30……多結晶Si酸
化膜、31……絶縁基板、32……LOCOS用Si₃N₄膜、33……
突出柱、34……ビーム、35……種結晶部、36……単位メ
モリセル、37……下地絶縁膜、38……非耐酸化性膜、39
……耐酸化性第１層間絶縁膜、40……接合ゲート。1 to 5 are views for explaining a conventional memory cell, and FIG.
36 to 36 are views showing an embodiment of the present invention.
FIG. 15, FIG. 22 to FIG. 23, FIG. 33 to FIG. 34 are plan views, FIG. 7 to FIG. 11, FIG. 13, FIG. 16 to FIG. 18, and FIG.
32, 35 and 36 are sectional views, FIG. 12, FIG. 14 and FIG.
Figures 19-21 and 27-31 are bird's eye views. 1,11,12 …… Capacitor, 2,21,22 …… Switch transistor, 3,31,32 …… Bit line, 4,41,42 …… Word line, 5
…… Sense amplifier, 6 …… Parasitic capacitance, 7 …… Active area,
8 ... Plate, 9 ... Contact hole, 10 ... Si substrate,
11 …… Field oxide film, 12 …… Gate oxide film, 13 ……
First interlayer insulating film, 14 ... Second interlayer insulating film, 15 ... Diffusion layer, 16 ... Capacitor region, 17 ... Groove, 18 ... Capacitor SiO ₂ film, 19 ... Capacitor Si ₃ N ₄ film, 20 …… Isolation high concentration layer, 21 …… Projected Si part, 22 …… Hole, 23 ……
Filling insulation film, 24 ... Distance between capacitor and contact hole,
25 …… Capacitor electrode, 26 …… Projection part, 27,271,272 ……
Single crystal layer (SOI layer) on insulating film, 28 ... Switch transistor channel, 29 ... Substrate connection hole, 30 ... Polycrystalline Si oxide film, 31 ... Insulating substrate, 32 ... Si ₃ N ₄ for LOCOS Membrane, 33 ……
Projecting column, 34 ... Beam, 35 ... Seed crystal part, 36 ... Unit memory cell, 37 ... Base insulating film, 38 ... Non-oxidation resistant film, 39
...... Oxidation-resistant first interlayer insulating film, 40 ...... junction gate.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 楠川 喜久雄 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 茂庭 昌弘 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 木村 紳一郎 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 蕨迫 光紀 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 久礼 得男 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭57−79661（ＪＰ，Ａ) 実開 昭56−43171（ＪＰ，Ｕ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kikuo Kusukawa 1-280 Higashi Koigakubo, Kokubunji City, Tokyo Inside Hitachi Central Research Laboratory (72) Inventor Masahiro Moriwa 1-280 Higashi Koigakubo, Kokubunji City, Tokyo Hitachi Ltd. Central Research Laboratory (72) Inventor Shinichiro Kimura 1-280 Higashi Koigakubo, Kokubunji, Tokyo Hitachi Central Research Laboratory (72) Inventor Mitsunori Warabi, 1-280 Higashi Koigakubo, Kokubunji, Tokyo Hitachi Central Research Institute, Ltd. (72) Inventor Tokuo Kure 1-280, Higashi Koigakubo, Kokubunji, Tokyo (56) References, Central Research Laboratory, Hitachi, Ltd. (56) Reference JP-A-57-79661 (JP, A) )

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】第１導電型を有する基板と、該基板表面に
設けられ第１導電型と異なる第２導電型を有し、該基板
よりも不純物濃度が高い第１の半導体突出部と、該第１
の半導体突出部の側面及び上面の所定の領域に形成され
た絶縁膜と、該絶縁膜上に形成された第１の電極と、該
第１の半導体突出部の上面で該絶縁膜の形成されていな
い領域に設けられ第１導電型を有する第２の半導体突出
部と、該第２の半導体突出部の側壁に設けられた第２の
電極と、該第２の半導体突出部の上部に設けられた第２
導電型の半導体領域と、該半導体領域に接続された第３
の電極とを有し、上記第１の半導体突出部、第２の電極
及び半導体領域がそれぞれソース、ゲート及びドレイン
であるスイッチングトランジスタと、上記第１の半導体
突出部、絶縁膜及び第１の電極がそれぞれキャパシタ電
極、キャパシタ絶縁膜及びプレートである蓄積容量とか
らなるメモリセルを複数個備えたことを特徴とする半導
体メモリ。1. A substrate having a first conductivity type, a first semiconductor protrusion provided on a surface of the substrate, having a second conductivity type different from the first conductivity type, and having a higher impurity concentration than the substrate. The first
An insulating film formed in a predetermined region on the side surface and the upper surface of the semiconductor protruding portion, a first electrode formed on the insulating film, and the insulating film formed on the upper surface of the first semiconductor protruding portion. A second semiconductor protrusion having a first conductivity type provided in a non-exposed region, a second electrode provided on a sidewall of the second semiconductor protrusion, and provided on an upper portion of the second semiconductor protrusion. The second
A conductive type semiconductor region and a third region connected to the semiconductor region
A switching transistor in which the first semiconductor protrusion, the second electrode, and the semiconductor region are a source, a gate, and a drain, respectively, and the first semiconductor protrusion, the insulating film, and the first electrode. Is provided with a plurality of memory cells each of which includes a capacitor electrode, a capacitor insulating film, and a storage capacitor which is a plate. 【請求項２】上記第１導電型は、ｐ形であることを特徴
とする特許請求の範囲第１項に記載の半導体メモリ。2. The semiconductor memory according to claim 1, wherein the first conductivity type is p-type. 【請求項３】上記基板は、シリコン基板であることを特
徴とする特許請求の範囲第１項又は第２項記載の半導体
メモリ。3. The semiconductor memory according to claim 1 or 2, wherein the substrate is a silicon substrate. 【請求項４】上記第１の半導体突出部の不純物濃度は、
10¹⁷〜10²¹原子/cm³であることを特徴とする特許請求の
範囲第１項乃至第３項の何れかに記載の半導体メモリ。4. The impurity concentration of the first semiconductor protrusion is
The semiconductor memory according to claim 1, wherein the semiconductor memory has a concentration of 10 ¹⁷ to 10 ²¹ atoms / cm ³ . 【請求項５】上記絶縁膜は、SiO₂とSi₃N₄とを含むこと
を特徴とする特許請求の範囲第１項乃至第４項の何れか
に記載の半導体メモリ。5. The semiconductor memory according to any one of claims 1 to ₄ , wherein the insulating film contains SiO ₂ and Si ₃ N ₄ . 【請求項６】上記スイッチングトランジスタは、MOSト
ランジスタであることを特徴とする特許請求の範囲第１
項乃至第５項の何れかに記載の半導体メモリ。6. The switching transistor according to claim 1, wherein the switching transistor is a MOS transistor.
6. The semiconductor memory according to any one of items 5 to 5.