JP6100559B2 - Semiconductor memory device - Google Patents
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- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
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Description
本発明は、半導体記憶装置に関する。 The present invention relates to a semiconductor memory device.
半導体記憶装置の集積化に伴い、半導体素子の占有面積の縮小が求められている。例えば、半導体素子の一つであるトランジスタの集積度を上げるため、チャネルを基板に垂直に形成するいわゆる縦型トランジスタが知られている。この構造を採用すると、ソース電極またはドレイン電極と、チャネルが形成される活性層が重なり、そのトランジスタの占有面積を縮小することができる（例えば、特許文献１参照）。その結果、そのトランジスタを複数用いた半導体記憶装置を集積化することができる。 With the integration of semiconductor memory devices, there is a demand for a reduction in the area occupied by semiconductor elements. For example, a so-called vertical transistor is known in which a channel is formed perpendicular to a substrate in order to increase the degree of integration of a transistor which is one of semiconductor elements. When this structure is employed, a source electrode or a drain electrode and an active layer where a channel is formed overlap with each other, so that the area occupied by the transistor can be reduced (see, for example, Patent Document 1). As a result, a semiconductor memory device using a plurality of the transistors can be integrated.
ところで、半導体記憶装置には、電力の供給が停止すると記憶内容が失われる揮発性の半導体記憶装置と、電力の供給が停止しても記憶内容が保持される不揮発性の半導体記憶装置がある。 By the way, the semiconductor memory device includes a volatile semiconductor memory device in which stored contents are lost when power supply is stopped, and a non-volatile semiconductor memory device in which stored contents are retained even when power supply is stopped.
揮発性の半導体記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などが挙げられる。これら揮発性の半導体記憶装置は電力の供給が停止すると記憶内容が失われるが、不揮発性メモリのように大きな電圧を必要としないため消費電力は比較的小さい。 Typical examples of the volatile semiconductor memory device include a DRAM (Dynamic Random Access Memory) and an SRAM (Static Random Access Memory). These volatile semiconductor memory devices lose their stored contents when the supply of power is stopped, but they do not require a large voltage as in a non-volatile memory, so that their power consumption is relatively small.
不揮発性の半導体記憶装置の代表例としては、フローティングゲート型メモリがある。フローティングゲート型メモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献２参照）。 A typical example of a nonvolatile semiconductor memory device is a floating gate type memory. A floating gate type memory has a floating gate between a gate electrode of a transistor and a channel formation region, and stores data by holding electric charge in the floating gate. Therefore, a data holding period is extremely long (semi-permanent). The volatile memory device has an advantage that a refresh operation necessary for the volatile memory device is unnecessary (for example, see Patent Document 2).
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られる。しかし、これを実現するためには、複雑な周辺回路が必要になってしまう。また、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フローティングゲート型メモリは、情報の書き換え頻度が高い用途には不向きである。 However, the gate insulating layer included in the memory element is deteriorated by a tunnel current generated at the time of writing, which causes a problem that the memory element does not function after a predetermined number of writings. In order to alleviate the influence of this problem, for example, a method of making the number of writing times of each memory element uniform is adopted. However, in order to realize this, a complicated peripheral circuit is required. Further, even if such a method is adopted, the fundamental problem of lifetime is not solved. In other words, the floating gate type memory is not suitable for applications in which information is frequently rewritten.
そのようなフローティングゲート型メモリの問題を改善するため、二つのトランジスタと一つの容量素子を用いたメモリセルを備える半導体記憶装置が提案されている（特許文献３）。その開示発明による半導体記憶装置は、第１トランジスタのゲート電極上にキャパシタを設け、そのキャパシタにチャージを注入、除去するための第２トランジスタを備える。第２トランジスタは、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料で構成されている。第２トランジスタのオフ電流が十分に小さいため、長期間にわたってキャパシタの電荷が消失しない。そのため、当該半導体記憶装置は長期間において情報を保持することが可能である。 In order to improve the problem of such a floating gate type memory, a semiconductor memory device including a memory cell using two transistors and one capacitor is proposed (Patent Document 3). The semiconductor memory device according to the disclosed invention includes a capacitor provided on the gate electrode of the first transistor, and a second transistor for injecting and removing charge from the capacitor. The second transistor is formed using a material that can sufficiently reduce the off-state current of the transistor, for example, an oxide semiconductor material that is a wide gap semiconductor. Since the off-state current of the second transistor is sufficiently small, the charge of the capacitor does not disappear for a long time. Therefore, the semiconductor memory device can hold information for a long time.
当該半導体記憶装置は、情報を保持する機能について問題はない。しかしながら、半導体記憶装置として、更なる集積化が望まれている。 The semiconductor memory device has no problem with respect to the function of retaining information. However, further integration is desired as a semiconductor memory device.
上述の問題に鑑み、開示する発明の一態様では、集積度の高い半導体記憶装置を提供することを目的の一つとする。または、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置を提供することを目的の一つとする。または、書き込み可能な回数が多い半導体記憶装置を提供することを目的の一つとする。 In view of the above problems, an object of one embodiment of the disclosed invention is to provide a highly integrated semiconductor memory device. Another object is to provide a semiconductor memory device capable of holding stored data even in a situation where power is not supplied. Another object is to provide a semiconductor memory device that can be written many times.
本発明の一態様に係る半導体記憶装置は、メモリセルを二つのトランジスタと一つのキャパシタで構成するとともに、これらのトランジスタとキャパシタを立体的に配置する。メモリセルを構成するトランジスタとキャパシタを立体的に配置することにより、メモリセルアレイの単位面積当たりのセル密度を高める。メモリセルに設けられるトランジスタの一つは、キャパシタの電荷量を制御するトランジスタである。本発明の一態様では、このトランジスタのリーク電流を低減する。当該トランジスタのリーク電流を低減するために、チャネル領域にシリコンよりもバンドギャップの広い半導体材料を用いる。これにより、電力が供給されない状況でも一定期間は記憶内容の保持が可能な半導体記憶装置を提供する。 In the semiconductor memory device according to one embodiment of the present invention, a memory cell includes two transistors and one capacitor, and these transistors and capacitors are three-dimensionally arranged. The cell density per unit area of the memory cell array is increased by three-dimensionally arranging the transistors and capacitors constituting the memory cell. One of the transistors provided in the memory cell is a transistor that controls a charge amount of the capacitor. In one embodiment of the present invention, leakage current of the transistor is reduced. In order to reduce leakage current of the transistor, a semiconductor material having a wider band gap than silicon is used for a channel region. Thus, a semiconductor memory device is provided that can retain stored contents for a certain period even when power is not supplied.
すなわち、本発明の一態様は、第１トランジスタ、第２トランジスタ、及びキャパシタを含むメモリセルを有し、第１トランジスタは、第１半導体層と、第１半導体層の上に接する第１ゲート絶縁層と、第１ゲート絶縁層に接して、第１半導体層と重なる第１ゲート電極と、第１半導体層の第１ゲート電極と重なる領域を挟むように設けられたソース領域及びドレイン領域と、を有し、第２トランジスタは、第１ゲート電極に重なるように配置され、第１ゲート電極に電気的に接続した第２半導体層と、第２半導体層の側面に接する第２ゲート絶縁層と、第２ゲート絶縁層に接して、第２半導体層の側面の少なくとも一部を覆うように形成された第２ゲート電極と、を有し、キャパシタは、第１ゲート電極の側面に接する容量層と、容量層に接して、第１ゲート電極の側面の少なくとも一部を覆うように形成された第１容量電極とを有する半導体記憶装置である。 That is, one embodiment of the present invention includes a memory cell including a first transistor, a second transistor, and a capacitor. The first transistor includes a first semiconductor layer and a first gate insulating layer that is in contact with the first semiconductor layer. A first gate electrode that is in contact with the first gate insulating layer and overlaps the first semiconductor layer, and a source region and a drain region that are provided so as to sandwich a region that overlaps the first gate electrode of the first semiconductor layer, The second transistor is disposed so as to overlap the first gate electrode, and is electrically connected to the first gate electrode, and a second gate insulating layer in contact with the side surface of the second semiconductor layer A second gate electrode in contact with the second gate insulating layer and covering at least part of the side surface of the second semiconductor layer, and the capacitor is a capacitance layer in contact with the side surface of the first gate electrode And in the capacity layer To a semiconductor memory device having a first capacitor electrode formed to cover at least a part of the side surface of the first gate electrode.
第１ゲート電極は、第２トランジスタのソース電極またはドレイン電極として機能し、第２半導体層は、その第１ゲート電極と重なるように形成されている。そのため、第２トランジスタのソース電極とドレイン電極は、トランジスタを形成する基板に概略垂直に、第２半導体層を挟持して配置される。よって、第２トランジスタは、例えばプレーナ型のトランジスタに比べ、占有面積を小さくすることができる。 The first gate electrode functions as a source electrode or a drain electrode of the second transistor, and the second semiconductor layer is formed so as to overlap the first gate electrode. Therefore, the source electrode and the drain electrode of the second transistor are arranged with the second semiconductor layer sandwiched therebetween so as to be substantially perpendicular to the substrate on which the transistor is formed. Therefore, the area occupied by the second transistor can be reduced as compared with, for example, a planar transistor.
また、第１トランジスタの第１ゲート電極を、キャパシタの一方の容量電極として使用するため、キャパシタの占有面積を小さくすることができる。 Further, since the first gate electrode of the first transistor is used as one capacitor electrode of the capacitor, the area occupied by the capacitor can be reduced.
当該半導体記憶装置は、第２トランジスタをオンすると、キャパシタの一方の電極、すなわち第１トランジスタの第１ゲート電極と他方の第１容量電極との間に、電位差が生じる。その電位差にしたがって、キャパシタに電荷が保持される。その後、第１トランジスタをオフ状態とすることにより、書込まれたデータを保持することができる。 In the semiconductor memory device, when the second transistor is turned on, a potential difference is generated between one electrode of the capacitor, that is, the first gate electrode of the first transistor and the other first capacitor electrode. Charge is held in the capacitor according to the potential difference. Thereafter, the written data can be held by turning off the first transistor.
さらに、第２半導体層が、シリコンよりもバンドギャップの広い半導体材料で構成されている半導体記憶装置であることが好ましい。 Furthermore, it is preferable that the second semiconductor layer is a semiconductor memory device made of a semiconductor material having a wider band gap than silicon.
第２半導体層にシリコンよりもバンドギャップの広い材料からなる半導体を適用することにより、第２トランジスタのオフ電流を低減することができる。そのため、電力が供給されない状況でも第２トランジスタがシリコンを備える構成よりも、長期間、記憶内容の保持が可能な半導体記憶装置を提供することができる。 By applying a semiconductor made of a material having a wider band gap than silicon to the second semiconductor layer, the off-state current of the second transistor can be reduced. Therefore, it is possible to provide a semiconductor memory device capable of holding stored data for a long period of time even when power is not supplied, compared to a configuration in which the second transistor includes silicon.
また、当該半導体記憶装置は、フローティングゲート（ＦＧ）型の不揮発性メモリのように、データの書き込み−消去時に、キャリアがゲート絶縁層にダメージを与えないため、書き込み−消去を繰り返しても劣化しない。すなわち、当該半導体記憶装置は、ＦＧ型不揮発性メモリより、データ保持の信頼性を高めることができる。よって、書き込み可能な回数が多い（例えば、１００万回以上）半導体記憶装置を提供できる。 In addition, unlike the floating gate (FG) type non-volatile memory, the semiconductor memory device does not deteriorate even if the write-erase is repeated because carriers do not damage the gate insulating layer at the time of data write-erase. . That is, the semiconductor memory device can improve data retention reliability more than the FG nonvolatile memory. Therefore, it is possible to provide a semiconductor memory device that can be written many times (for example, 1 million times or more).
さらに、第２半導体層が、酸化物半導体で構成されている半導体記憶装置であることが好ましい。 Furthermore, it is preferable that the second semiconductor layer is a semiconductor memory device including an oxide semiconductor.
第２半導体層に酸化物半導体を適用することにより、第２トランジスタのオフ電流が低減されるので、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置を提供することができる。また、酸化物半導体膜は、シリコンウェハーを用いた半導体作製プロセスで一般的に用いる温度、例えば１０００℃より低い温度で形成ができるので、当該半導体記憶装置の作製を容易に行うことができる。また、第２半導体層に、成膜後に加熱処理等を施していない酸化物半導体を用いても、第２トランジスタは、例えば１００ｃｍ２／Ｖ・ｓｅｃを越える電界効果移動度を実現することも可能である。そのような電界効果移動度の高い第２トランジスタを用いると、書き込み速度の速い半導体記憶装置を得ることが出来る。 By applying an oxide semiconductor to the second semiconductor layer, the off-state current of the second transistor is reduced, so that a semiconductor memory device capable of holding stored data even when power is not supplied can be provided. In addition, since the oxide semiconductor film can be formed at a temperature generally used in a semiconductor manufacturing process using a silicon wafer, for example, lower than 1000 ° C., the semiconductor memory device can be easily manufactured. In addition, even when an oxide semiconductor that is not subjected to heat treatment or the like after film formation is used for the second semiconductor layer, the second transistor can achieve field effect mobility exceeding, for example, 100 cm 2 / V · sec. It is. When such a second transistor with high field effect mobility is used, a semiconductor memory device with a high writing speed can be obtained.
また、本発明の一態様は、第１トランジスタ、第２トランジスタ、及びキャパシタを含むメモリセルを有し、第１トランジスタは、第１半導体層と、第１半導体層の上に接する第１ゲート絶縁層と、第１ゲート絶縁層に接して、第１半導体層と重なる第１ゲート電極と、第１半導体層の第１ゲート電極と重なる領域を挟むように設けられたソース領域及びドレイン領域と、を有し、第２トランジスタは、第１ゲート電極に重なるように配置され、第１ゲート電極に電気的に接続した第２半導体層と、第２半導体層の側面に接する第２ゲート絶縁層と、第２ゲート絶縁層に接して、第２半導体層の側面の少なくとも一部を覆うように形成された第２ゲート電極と、を有し、キャパシタは、第１ゲート電極と第２半導体層とを電気的に接続する第２容量電極と、第２容量電極に接する容量層と、容量層に接し、第２容量電極の側面の少なくとも一部を覆うように形成された第１容量電極と、を有する半導体記憶装置である。 Another embodiment of the present invention includes a memory cell including a first transistor, a second transistor, and a capacitor. The first transistor includes a first semiconductor layer and a first gate insulating layer in contact with the first semiconductor layer. A first gate electrode that is in contact with the first gate insulating layer and overlaps the first semiconductor layer, and a source region and a drain region that are provided so as to sandwich a region that overlaps the first gate electrode of the first semiconductor layer, The second transistor is disposed so as to overlap the first gate electrode, and is electrically connected to the first gate electrode, and a second gate insulating layer in contact with the side surface of the second semiconductor layer A second gate electrode formed in contact with the second gate insulating layer so as to cover at least a part of the side surface of the second semiconductor layer, and the capacitor includes the first gate electrode, the second semiconductor layer, Electrically connect the second And the capacitor electrode, a second capacitor electrode in contact with the capacitance layer, the capacitance layer in contact with a semiconductor memory device having a first capacitor electrode formed to cover at least a part of the side surface of the second capacitor electrode.
第１ゲート電極は、第２トランジスタのソース電極またはドレイン電極として機能し、第２半導体層は、その第１ゲート電極と重なるように形成されている。そのため、第２トランジスタのソース電極とドレイン電極は、トランジスタを形成する基板に垂直に、第２半導体層を挟持して配置される。よって、第２トランジスタは、例えばプレーナ型のトランジスタに比べ、占有面積を小さくすることができる。 The first gate electrode functions as a source electrode or a drain electrode of the second transistor, and the second semiconductor layer is formed so as to overlap the first gate electrode. Therefore, the source electrode and the drain electrode of the second transistor are disposed perpendicular to the substrate on which the transistor is formed, with the second semiconductor layer interposed therebetween. Therefore, the area occupied by the second transistor can be reduced as compared with, for example, a planar transistor.
また、キャパシタは、第２容量電極と第１容量電極を容量電極として用いている。またキャパシタは、第１トランジスタおよび第２トランジスタと、重なっている。そのため、第１トランジスタとキャパシタと第２トランジスタが、重ならないように形成した場合に比べ、キャパシタの占有面積を小さくすることができる。 The capacitor uses the second capacitor electrode and the first capacitor electrode as the capacitor electrodes. The capacitor overlaps the first transistor and the second transistor. Therefore, the area occupied by the capacitor can be reduced as compared with the case where the first transistor, the capacitor, and the second transistor are formed so as not to overlap.
また、第２容量電極を設けることにより、第１ゲート電極と第２半導体層の電気的接続を容易にすることができる。 Further, by providing the second capacitor electrode, electrical connection between the first gate electrode and the second semiconductor layer can be facilitated.
当該半導体記憶装置は、第２トランジスタをオンすると、キャパシタの一方の電極、すなわち第２容量電極と第１容量電極との間に、電位差が生じる。その電位差にしたがって、キャパシタに電荷が保持される。その後、第１トランジスタをオフ状態とすることにより、書込まれたデータを保持することができる。 In the semiconductor memory device, when the second transistor is turned on, a potential difference is generated between one electrode of the capacitor, that is, between the second capacitor electrode and the first capacitor electrode. Charge is held in the capacitor according to the potential difference. Thereafter, the written data can be held by turning off the first transistor.
さらに、第２半導体層が、シリコンよりもバンドギャップの広い半導体材料で構成されている半導体記憶装置であることが好ましい。 Furthermore, it is preferable that the second semiconductor layer is a semiconductor memory device made of a semiconductor material having a wider band gap than silicon.
第２半導体層にシリコンよりもバンドギャップの広い材料からなる半導体を適用することにより、第２トランジスタのオフ電流を低減することができる。そのため、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置を提供することができる。 By applying a semiconductor made of a material having a wider band gap than silicon to the second semiconductor layer, the off-state current of the second transistor can be reduced. Therefore, it is possible to provide a semiconductor memory device capable of retaining stored contents even when power is not supplied.
また、当該半導体記憶装置は、フローティングゲート（ＦＧ）型の不揮発性メモリのように、データの書き込み−消去時に、キャリアがゲート絶縁層にダメージを与えないため、書き込み−消去を繰り返しても劣化しない。すなわち、当該半導体記憶装置は、ＦＧ型不揮発性メモリより、データ保持の信頼性を高めることができる。よって、書き込み可能な回数が多い（例えば、１００万回以上）半導体記憶装置を提供できる。 In addition, unlike the floating gate (FG) type non-volatile memory, the semiconductor memory device does not deteriorate even if the write-erase is repeated because carriers do not damage the gate insulating layer at the time of data write-erase. . That is, the semiconductor memory device can improve data retention reliability more than the FG nonvolatile memory. Therefore, it is possible to provide a semiconductor memory device that can be written many times (for example, 1 million times or more).
さらに、第２半導体層が、酸化物半導体で構成されている半導体記憶装置であることが好ましい。 Furthermore, it is preferable that the second semiconductor layer is a semiconductor memory device including an oxide semiconductor.
第２半導体層に酸化物半導体を適用することにより、第２トランジスタのオフ電流が低減されるので、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置を提供することができる。また、酸化物半導体膜は、シリコンウェハーを用いた半導体作製プロセスで一般的に用いる温度、例えば１０００℃より低い温度で形成ができるので、当該半導体記憶装置の作製を容易に行うことができる。また、第２半導体層に、成膜後に加熱処理等を施していない酸化物半導体を用いても、第２トランジスタは、例えば１００ｃｍ２／Ｖ・ｓｅｃを越える電界効果移動度を実現することも可能である。そのような電界効果移動度の高い第２トランジスタを用いると、書き込み速度の速い半導体記憶装置を得ることが出来る。 By applying an oxide semiconductor to the second semiconductor layer, the off-state current of the second transistor is reduced, so that a semiconductor memory device capable of holding stored data even when power is not supplied can be provided. In addition, since the oxide semiconductor film can be formed at a temperature generally used in a semiconductor manufacturing process using a silicon wafer, for example, lower than 1000 ° C., the semiconductor memory device can be easily manufactured. In addition, even when an oxide semiconductor that is not subjected to heat treatment or the like after film formation is used for the second semiconductor layer, the second transistor can achieve field effect mobility exceeding, for example, 100 cm 2 / V · sec. It is. When such a second transistor with high field effect mobility is used, a semiconductor memory device with a high writing speed can be obtained.
本発明の一態様によれば、集積度の高い半導体記憶装置を提供することができる。また、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置を提供することができる。また、書き込み可能な回数が多い半導体記憶装置を提供することができる。 According to one embodiment of the present invention, a highly integrated semiconductor memory device can be provided. In addition, it is possible to provide a semiconductor memory device capable of retaining stored contents even when power is not supplied. In addition, a semiconductor memory device with a large number of writable times can be provided.
本発明の一態様によれば、第２トランジスタの第２半導体層を、第１ゲート電極と重なるように配置していることで、メモリセルアレイの集積度を向上させることができる。また、メモリセルに設けられるキャパシタの電荷量を制御するトランジスタをシリコンよりもバンドギャップの広い半導体材料で形成することで、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置を提供することができる。また、メモリセルに設けられるキャパシタの電荷量を制御するトランジスタにリーク電流の少ないトランジスタを用いることで、不揮発性でありながら書き込み回数に制限のない半導体記憶装置を提供することができる。 According to one embodiment of the present invention, the second semiconductor layer of the second transistor is disposed so as to overlap with the first gate electrode, whereby the degree of integration of the memory cell array can be improved. In addition, a semiconductor memory device capable of holding stored data even when power is not supplied is provided by forming a transistor for controlling the amount of charge of a capacitor provided in a memory cell from a semiconductor material having a wider band gap than silicon. be able to. In addition, by using a transistor with small leakage current as a transistor for controlling the amount of charge in a capacitor provided in a memory cell, a semiconductor memory device that is non-volatile but has no limit on the number of times of writing can be provided.
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below.
（実施の形態１）
本実施の形態では、本発明の一態様である半導体記憶装置の構成例について、図１を用いて説明する。
(Embodiment 1)
In this embodiment, a structural example of a semiconductor memory device that is one embodiment of the present invention will be described with reference to FIGS.
図１（Ｂ）は、半導体記憶装置１の上面概略図であり、図１（Ａ）は、図１（Ｂ）中の一点鎖線Ａ１−Ｂ１に沿った断面概略図である。図１（Ｃ）は、半導体記憶装置１の回路図である。 FIG. 1B is a schematic top view of the semiconductor memory device 1, and FIG. 1A is a schematic cross-sectional view taken along the alternate long and short dash line A1-B1 in FIG. FIG. 1C is a circuit diagram of the semiconductor memory device 1.
本実施の形態で例示される半導体記憶装置１は、並行する複数のビット線５００と、ビット線５００と直交する第１ワード線１０５と第２ワード線１０６を複数本有し、ビット線５００、第１ワード線１０５および第２ワード線１０６の重なる領域に、第１トランジスタ１００、第２トランジスタ２００およびキャパシタ３００ａが形成されている。メモリセル１０とは、第１トランジスタ１００、第２トランジスタ２００およびキャパシタ３００ａを含む。なお、第１ワード線１０５は、第１容量電極３１０ａと、第２ワード線１０６は、第２ゲート電極２２０と電気的に接続している。 The semiconductor memory device 1 exemplified in this embodiment includes a plurality of bit lines 500 in parallel, a plurality of first word lines 105 and second word lines 106 orthogonal to the bit lines 500, and the bit lines 500, In a region where the first word line 105 and the second word line 106 overlap, the first transistor 100, the second transistor 200, and the capacitor 300a are formed. The memory cell 10 includes a first transistor 100, a second transistor 200, and a capacitor 300a. Note that the first word line 105 is electrically connected to the first capacitor electrode 310 a and the second word line 106 is electrically connected to the second gate electrode 220.
（（第１トランジスタ））
第１トランジスタ１００について説明する。第１トランジスタ１００は、第１半導体層１０１と、第１半導体層１０１の上に接する第１ゲート絶縁層１１０と、第１ゲート絶縁層１１０に接して、第１半導体層１０１と重なる第１ゲート電極１２０と、第１半導体層１０１の第１ゲート電極１２０と重なる領域を挟むように設けられたソース領域及びドレイン領域１３０と、第１層間膜１５０を有する。第１ゲート電極１２０は、第２トランジスタ２００の第２半導体層２０１と電気的に接続している。また、第１ゲート電極１２０は、キャパシタ３００ａの一方の電極として機能する。
((First transistor))
The first transistor 100 will be described. The first transistor 100 includes a first semiconductor layer 101, a first gate insulating layer 110 in contact with the first semiconductor layer 101, and a first gate in contact with the first gate insulating layer 110 and overlapping the first semiconductor layer 101. The electrode 120 includes a source region and a drain region 130 provided so as to sandwich a region overlapping with the first gate electrode 120 of the first semiconductor layer 101, and a first interlayer film 150. The first gate electrode 120 is electrically connected to the second semiconductor layer 201 of the second transistor 200. The first gate electrode 120 functions as one electrode of the capacitor 300a.
ソース領域またはドレイン領域１３０の一方は、導電層６００を介してビット線５００と電気的に接続されている。ソース領域またはドレイン領域１３０の他方は、配線として用いて、隣接する第１トランジスタ１００のソース領域またはドレイン領域１３０と電気的に接続する。ソース領域及びドレイン領域１３０の電気抵抗を下げるため、ソース領域及びドレイン領域１３０には不純物が高濃度でドーピングされている。また、ソース領域またはドレイン領域１３０は、隣接する素子のソース領域またはドレイン領域と、絶縁層７００で電気的に分離されている。 One of the source region and the drain region 130 is electrically connected to the bit line 500 through the conductive layer 600. The other of the source region or the drain region 130 is used as a wiring and electrically connected to the source region or the drain region 130 of the adjacent first transistor 100. In order to reduce the electric resistance of the source region and the drain region 130, the source region and the drain region 130 are doped with impurities at a high concentration. Further, the source region or the drain region 130 is electrically isolated from the source region or the drain region of an adjacent element by the insulating layer 700.
（第１半導体層）
第１半導体層１０１は、例えば、単結晶シリコン、ポリシリコン、マイクロクリスタルシリコン、酸化物半導体を用いることができる。第１トランジスタ１００は、後述するように情報の読み出しを行うトランジスタであるため、スイッチング速度の速いトランジスタを適用するのが好ましい。そのため、第１半導体層１０１は、単結晶シリコンを用いることが好ましい。
(First semiconductor layer)
For the first semiconductor layer 101, for example, single crystal silicon, polysilicon, microcrystal silicon, or an oxide semiconductor can be used. Since the first transistor 100 is a transistor that reads information as described later, it is preferable to use a transistor with a high switching speed. Therefore, it is preferable to use single crystal silicon for the first semiconductor layer 101.
（第１ゲート絶縁層）
第１ゲート絶縁層１１０の材料としては、絶縁物を用いることができる。例えば、酸化シリコン、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート、ハフニウムアルミネート、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネート、酸化ランタンなどを用いることができる。第１ゲート絶縁層１１０に用いる材料は、第１トランジスタ１００に用いる第１半導体層１０１の材料により最適な材料を用いればよい。また、第１ゲート絶縁層１１０の膜厚は、第１トランジスタ１００のチャネル長に対応して、適切な膜厚を設定すればよい。
(First gate insulating layer)
As a material of the first gate insulating layer 110, an insulator can be used. For example, silicon oxide, hafnium oxide, yttrium oxide, hafnium silicate, hafnium aluminate, hafnium silicate added with nitrogen, hafnium aluminate added with nitrogen, lanthanum oxide, or the like can be used. The material used for the first gate insulating layer 110 may be an optimal material depending on the material of the first semiconductor layer 101 used for the first transistor 100. In addition, the film thickness of the first gate insulating layer 110 may be set to an appropriate film thickness corresponding to the channel length of the first transistor 100.
（第１ゲート電極）
第１ゲート電極１２０の材料は、電気伝導性と、第１ゲート絶縁層１１０との密着性と、があればよい。低抵抗化したポリシリコン（導電性を付与するリン等の不純物を添加したポリシリコン）、または、例えば、モリブデン、チタン、タンタル、銅、タングステン、アルミニウム、クロム、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いて形成することができる。また、第１ゲート電極１２０は、単層構造としてもよいし、積層構造としてもよい。
(First gate electrode)
The material of the first gate electrode 120 only needs to have electrical conductivity and adhesion to the first gate insulating layer 110. Low-resistance polysilicon (polysilicon doped with impurities such as phosphorus that imparts conductivity), or metal material such as molybdenum, titanium, tantalum, copper, tungsten, aluminum, chromium, neodymium, scandium, or It can be formed using an alloy material containing these as main components. The first gate electrode 120 may have a single layer structure or a stacked structure.
（ソース領域またはドレイン領域）
ソース領域またはドレイン領域１３０は、ソース電極またはドレイン電極と良好なオーミックコンタクトが得られ、膜厚方向と垂直な方向の抵抗が低いことが好ましい。また、第１半導体層１０１のチャネルが形成される領域と、抵抗を生じないで接続できれば良い。第１半導体層１０１にシリコンを用いた場合、浅いｐｎ接合を形成して、第１ゲート電極１２０とソース領域またはドレイン領域１３０がオーバーラップしないことが好ましい。
(Source region or drain region)
The source or drain region 130 preferably has good ohmic contact with the source or drain electrode, and preferably has a low resistance in a direction perpendicular to the film thickness direction. In addition, it is only necessary that the first semiconductor layer 101 can be connected to a region where a channel is formed without generating resistance. When silicon is used for the first semiconductor layer 101, it is preferable that a shallow pn junction is formed so that the first gate electrode 120 and the source region or the drain region 130 do not overlap.
（第１層間膜）
第１層間膜１５０は、絶縁物を用いることができる。例えば、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機物を用いることができる。また、例えば、アクリル樹脂、ポリイミド樹脂等の有機樹脂を用いることができる。
(First interlayer film)
The first interlayer film 150 can use an insulator. For example, an inorganic substance such as silicon oxide, silicon oxynitride, silicon nitride, or aluminum oxide can be used. Further, for example, an organic resin such as an acrylic resin or a polyimide resin can be used.
（導電層）
導電層６００は、第１半導体層１０１とビット線５００と電気的に接続できればよく、例えば、金属を埋め込みＣＭＰ法等を用いて平坦化して形成することができる。
(Conductive layer)
The conductive layer 600 only needs to be electrically connected to the first semiconductor layer 101 and the bit line 500. For example, the conductive layer 600 can be formed by planarizing metal using a buried CMP method or the like.
（絶縁層）
絶縁層７００は、酸化シリコン、窒化シリコン等で形成すればよい。例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはシャロートレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いて、単結晶半導体基板に酸化膜により分離された、複数の素子形成領域を形成すればよい。
(Insulating layer)
The insulating layer 700 may be formed using silicon oxide, silicon nitride, or the like. For example, a plurality of element formation regions separated by an oxide film may be formed in a single crystal semiconductor substrate using a LOCOS (Local Oxidation of Silicon) method or a shallow trench isolation method (STI method).
（（キャパシタ））
次に、キャパシタ３００ａについて説明する。キャパシタ３００ａは、第１容量電極３１０ａと、第１ゲート電極１２０に接する容量層４１０とを有し、前記第１ゲート電極が、キャパシタの一方の電極として機能している。第１トランジスタ１００の第１ゲート電極１２０を、キャパシタ３００ａの一方の容量電極として使用するため、キャパシタ３００ａの占有面積を小さくすることができる。その結果、半導体記憶装置の占有面積を小さくすることができる。
((Capacitor))
Next, the capacitor 300a will be described. The capacitor 300a has a first capacitor electrode 310a and a capacitor layer 410 in contact with the first gate electrode 120, and the first gate electrode functions as one electrode of the capacitor. Since the first gate electrode 120 of the first transistor 100 is used as one capacitance electrode of the capacitor 300a, the area occupied by the capacitor 300a can be reduced. As a result, the area occupied by the semiconductor memory device can be reduced.
（第１容量電極）
第１容量電極３１０ａとしては、例えば、低抵抗化したポリシリコン、または、モリブデン、チタン、タンタル、銅、タングステン、アルミニウム、クロム、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いて形成することができる。なお、第１容量電極３１０ａは第１ワード線１０５に電気的に接続している。
(First capacitor electrode)
As the first capacitor electrode 310a, for example, low-resistance polysilicon, a metal material such as molybdenum, titanium, tantalum, copper, tungsten, aluminum, chromium, neodymium, or scandium, or an alloy material containing these as a main component is used. Can be used. Note that the first capacitor electrode 310 a is electrically connected to the first word line 105.
（容量層）
容量層４１０としては、絶縁物を用いることができる。例えば、酸化シリコン、酸窒化シリコン、窒化シリコン等の無機物を用いることができる。また、第１ゲート電極１２０に低抵抗化したポリシリコンを用いた場合、その表面に熱酸化等で酸化膜を形成して、容量層４１０として用いることもできる。
(Capacity layer)
As the capacitor layer 410, an insulator can be used. For example, an inorganic substance such as silicon oxide, silicon oxynitride, or silicon nitride can be used. In the case where polysilicon with reduced resistance is used for the first gate electrode 120, an oxide film can be formed on the surface by thermal oxidation or the like to be used as the capacitor layer 410.
キャパシタ３００ａは、第１トランジスタ１００の第１ゲート電極１２０を、キャパシタの一方の電極として使用している。そのため、キャパシタ３００ａの占有面積を小さくすることができる。 The capacitor 300a uses the first gate electrode 120 of the first transistor 100 as one electrode of the capacitor. Therefore, the area occupied by capacitor 300a can be reduced.
（（第２トランジスタ））
次に、第２トランジスタ２００について説明する。第２トランジスタ２００は、第１ゲート電極１２０に重なるように配置され、第１ゲート電極１２０に電気的に接続した第２半導体層２０１と、第２半導体層２０１の側面に接する第２ゲート絶縁層２１０と、第２ゲート絶縁層２１０に接して、第２半導体層２０１の側面の少なくとも一部を覆うように形成された第２ゲート電極２２０と、を有する。また、ビット線５００は、第２半導体層２０１と電気的に接続している。
((Second transistor))
Next, the second transistor 200 will be described. The second transistor 200 is disposed so as to overlap the first gate electrode 120, the second semiconductor layer 201 electrically connected to the first gate electrode 120, and the second gate insulating layer in contact with the side surface of the second semiconductor layer 201. 210 and a second gate electrode 220 formed in contact with the second gate insulating layer 210 so as to cover at least part of the side surface of the second semiconductor layer 201. The bit line 500 is electrically connected to the second semiconductor layer 201.
（第２半導体層）
第２半導体層２０１の形状について説明する。第２半導体層２０１側面は、第２ゲート絶縁層２１０を介して第２ゲート電極２２０に覆われている。したがって、第２トランジスタ２００は、第２半導体層２０１の側面を覆う第２ゲート電極２２０がゲートとして機能し、第２半導体層２０１の底面に接する第１ゲート電極１２０がソース電極、また上面に接するビット線５００がドレイン電極として機能する、縦型のトランジスタである。そのため、第２トランジスタ２００の占有面積を小さくすることができる。
(Second semiconductor layer)
The shape of the second semiconductor layer 201 will be described. The side surface of the second semiconductor layer 201 is covered with the second gate electrode 220 through the second gate insulating layer 210. Therefore, in the second transistor 200, the second gate electrode 220 covering the side surface of the second semiconductor layer 201 functions as a gate, and the first gate electrode 120 in contact with the bottom surface of the second semiconductor layer 201 is in contact with the source electrode and the top surface. This is a vertical transistor in which the bit line 500 functions as a drain electrode. Therefore, the area occupied by the second transistor 200 can be reduced.
また、第２トランジスタ２００はオフ電流が極めて小さいトランジスタである。そのため、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置とすることができる。また、キャパシタ３００ａに長期間に渡ってデータを保持することが可能となる。したがって半導体記憶装置において、定期的なデータの再書込み動作（以下、リフレッシュ動作とも呼ぶ。）が不要、若しくはリフレッシュ動作を行う頻度を極めて低くすることが可能となり、実質的に不揮発性の半導体記憶装置として機能させることが可能となる。 The second transistor 200 is a transistor with an extremely small off-state current. Therefore, a semiconductor memory device capable of retaining stored contents even when power is not supplied can be provided. In addition, data can be held in the capacitor 300a for a long period of time. Therefore, in the semiconductor memory device, a periodical data rewrite operation (hereinafter also referred to as a refresh operation) is unnecessary, or the frequency of performing the refresh operation can be made extremely low. It becomes possible to function as.
また、第２トランジスタ２００はオフ電流が極めて小さいトランジスタであるため、電荷を保持するキャパシタ３００ａのサイズを縮小することができる。また、キャパシタ３００ａのサイズの縮小に伴い、書込み、読み出しに要する時間を短縮でき、高速動作が可能な半導体記憶装置とすることができる。 In addition, since the second transistor 200 is a transistor with extremely small off-state current, the size of the capacitor 300a that holds electric charge can be reduced. Further, as the size of the capacitor 300a is reduced, the time required for writing and reading can be shortened, and a semiconductor memory device capable of high-speed operation can be obtained.
第２トランジスタ２００のチャネル長は、第２ゲート絶縁層２１０の厚さにもよるが、例えば第２半導体層２０１の対角の長さまたは直径に対して１０倍以上、好ましくは２０倍以上とすると、短チャネル効果を抑制できるため好ましい。 The channel length of the second transistor 200 depends on the thickness of the second gate insulating layer 210, for example, 10 times or more, preferably 20 times or more of the diagonal length or diameter of the second semiconductor layer 201. This is preferable because the short channel effect can be suppressed.
また、図１（Ｂ）において、第２半導体層２０１を円柱形状として明示したが、角柱形状としてもよい。例えば第２半導体層２０１が角柱形状であれば、その側面近傍に形成されるチャネルの実効的な幅を大きくとれるため、第２トランジスタ２００のオン電流を高くすることができる。また、円柱形状とするとその側面に突出した部分がなく、その側面にゲート電界が均一に印加されるため、信頼性の高い第２トランジスタ２００とすることができる。例えば、さらにオン電流を高くしたい場合には、第２半導体層２０１の底面の形状を例えば星型多角形のように、少なくともひとつの内角が１８０°を超える多角形（凹多角形）としてもよい。 In FIG. 1B, the second semiconductor layer 201 is clearly shown as a cylindrical shape, but may be a prismatic shape. For example, if the second semiconductor layer 201 has a prismatic shape, the effective width of the channel formed in the vicinity of the side surface can be increased, so that the on-state current of the second transistor 200 can be increased. In addition, since the cylindrical shape does not have a protruding portion on the side surface and a gate electric field is uniformly applied to the side surface, the highly reliable second transistor 200 can be obtained. For example, when it is desired to further increase the on-current, the shape of the bottom surface of the second semiconductor layer 201 may be a polygon (concave polygon) in which at least one interior angle exceeds 180 °, such as a star polygon. .
第２半導体層２０１として、シリコンより広いバンドギャップを有する半導体を用いることが好ましい。具体的には、非常に高いオフ抵抗を得るためには、シリコン（バンドギャップ１．１電子ボルト）では不十分で、バンドギャップが２．５電子ボルト以上４電子ボルト以下、好ましくは３電子ボルト以上３．８電子ボルト以下のワイドバンドギャップ半導体を使用することが必要となる。例えば、酸化インジウム、酸化亜鉛等の酸化物半導体、窒化ガリウム等の窒化物半導体、硫化亜鉛等の硫化物半導体等を用いればよい。このような半導体をチャネルが形成される領域に用いると、そのトランジスタのオフ電流を極めて小さくすることができる。 As the second semiconductor layer 201, a semiconductor having a wider band gap than silicon is preferably used. Specifically, in order to obtain a very high off-resistance, silicon (band gap 1.1 eV) is insufficient, and the band gap is 2.5 eV or more and 4 eV or less, preferably 3 eV. Thus, it is necessary to use a wide band gap semiconductor of 3.8 eV or less. For example, an oxide semiconductor such as indium oxide or zinc oxide, a nitride semiconductor such as gallium nitride, a sulfide semiconductor such as zinc sulfide may be used. When such a semiconductor is used for a region where a channel is formed, the off-state current of the transistor can be extremely reduced.
なお、酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物半導体、Ｓｎ−Ｚｎ系酸化物半導体、Ａｌ−Ｚｎ系酸化物半導体、Ｚｎ−Ｍｇ系酸化物半導体、Ｓｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｇａ系酸化物半導体や、酸化インジウム、酸化錫、酸化亜鉛などを用いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味であり、その化学量論的組成は特に問わない。 Note that an oxide semiconductor includes an In—Sn—Ga—Zn-based oxide semiconductor that is a quaternary metal oxide, an In—Ga—Zn-based oxide semiconductor that is a ternary metal oxide, and In—Sn—. Zn-based oxide semiconductor, In-Al-Zn-based oxide semiconductor, Sn-Ga-Zn-based oxide semiconductor, Al-Ga-Zn-based oxide semiconductor, Sn-Al-Zn-based oxide semiconductor, binary system In—Zn-based oxide semiconductor, Sn—Zn-based oxide semiconductor, Al—Zn-based oxide semiconductor, Zn—Mg-based oxide semiconductor, Sn—Mg-based oxide semiconductor, In—Mg-based oxide, which are metal oxides A physical semiconductor, an In—Ga-based oxide semiconductor, indium oxide, tin oxide, zinc oxide, or the like can be used. Note that in this specification, for example, an In—Sn—Ga—Zn-based oxide semiconductor is a metal oxide containing indium (In), tin (Sn), gallium (Ga), and zinc (Zn). Meaning, and its stoichiometric composition is not particularly limited.
酸化物半導体膜は、例えば、非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体をＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼び、詳細は、実施の形態６を参酌することができる。 For example, the oxide semiconductor film may include a non-single crystal. The non-single crystal includes, for example, CAAC (C Axis Aligned Crystal), polycrystal, microcrystal, and amorphous part. The amorphous part has a higher density of defect states than microcrystals and CAAC. In addition, microcrystals have a higher density of defect states than CAAC. Note that an oxide semiconductor including CAAC is referred to as a CAAC-OS (C Axis Crystalline Oxide Semiconductor), and Embodiment 6 can be referred to for details.
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。 For example, the oxide semiconductor film may include a CAAC-OS. For example, the CAAC-OS is c-axis oriented, and the a-axis and / or the b-axis are not aligned macroscopically.
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。 The oxide semiconductor film may include microcrystal, for example. Note that an oxide semiconductor including microcrystal is referred to as a microcrystalline oxide semiconductor. The microcrystalline oxide semiconductor film includes microcrystal (also referred to as nanocrystal) with a size greater than or equal to 1 nm and less than 10 nm, for example.
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。 For example, the oxide semiconductor film may include an amorphous part. Note that an oxide semiconductor having an amorphous part is referred to as an amorphous oxide semiconductor. An amorphous oxide semiconductor film has, for example, disordered atomic arrangement and no crystal component. Alternatively, the amorphous oxide semiconductor film is, for example, completely amorphous and has no crystal part.
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。 Note that the oxide semiconductor film may be a mixed film of a CAAC-OS, a microcrystalline oxide semiconductor, and an amorphous oxide semiconductor. For example, the mixed film includes an amorphous oxide semiconductor region, a microcrystalline oxide semiconductor region, and a CAAC-OS region. The mixed film may have a stacked structure of an amorphous oxide semiconductor region, a microcrystalline oxide semiconductor region, and a CAAC-OS region, for example.
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。 Note that the oxide semiconductor film may include a single crystal, for example.
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。 The oxide semiconductor film preferably includes a plurality of crystal parts, and the c-axis of the crystal parts is aligned in a direction parallel to the normal vector of the formation surface or the normal vector of the surface. Note that the directions of the a-axis and the b-axis may be different between different crystal parts. An example of such an oxide semiconductor film is a CAAC-OS film.
（第２ゲート絶縁層）
第２ゲート絶縁層２１０の材料としては、絶縁物を用いることができる。例えば、酸化シリコン、酸窒化シリコン、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート、ハフニウムアルミネート、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネート、酸化ランタンなどを用いることができる。化学量論比を満たす酸素よりも多くの酸素を含む酸化シリコンが好ましい。
(Second gate insulating layer)
As a material of the second gate insulating layer 210, an insulator can be used. For example, silicon oxide, silicon oxynitride, hafnium oxide, yttrium oxide, hafnium silicate, hafnium aluminate, hafnium silicate added with nitrogen, hafnium aluminate added with nitrogen, lanthanum oxide, or the like can be used. Silicon oxide containing more oxygen than oxygen that satisfies the stoichiometric ratio is preferred.
第２ゲート絶縁層２１０は、ＣＶＤ法またはスパッタリング法等を用いて形成することができる。第２ゲート絶縁層２１０として、酸化シリコン膜または酸窒化シリコン膜をＣＶＤ法で形成する際、グロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行うことが好ましい。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加することで行うこともできる。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。１ＧＨｚ以上のマイクロ波を用いて形成した酸化シリコン膜または酸窒化シリコン膜は、膜中および第２半導体層２０１との界面の固定電荷が、通常のプラズマＣＶＤ法で成膜した酸化シリコン膜または酸窒化シリコン膜より少ない。そのため、第２トランジスタ２００において、閾値電圧等の電気特性の信頼性を高くすることができる。 The second gate insulating layer 210 can be formed using a CVD method, a sputtering method, or the like. When a silicon oxide film or a silicon oxynitride film is formed as the second gate insulating layer 210 by a CVD method, the generation of glow discharge plasma is from 3 MHz to 30 MHz, typically 13.56 MHz, 27.12 MHz in the HF band. It is preferable to apply high-frequency power or high-frequency power in a VHF band from 30 MHz to about 300 MHz, typically 60 MHz. Moreover, it can also carry out by applying the microwave high frequency electric power of 1 GHz or more. Note that pulse oscillation in which high-frequency power is applied in a pulsed manner or continuous oscillation in which high-frequency power is continuously applied can be employed. A silicon oxide film or a silicon oxynitride film formed using a microwave of 1 GHz or more has a fixed charge at the interface between the film and the second semiconductor layer 201 formed by a normal plasma CVD method. Less than silicon nitride film. Therefore, in the second transistor 200, the reliability of electrical characteristics such as a threshold voltage can be increased.
また、第２ゲート絶縁層２１０の膜厚は、第２トランジスタ２００のチャネル長に対応して、適切な膜厚を設定すればよい。 The film thickness of the second gate insulating layer 210 may be set to an appropriate film thickness corresponding to the channel length of the second transistor 200.
（第２ゲート電極）
第２ゲート電極２２０の材料は、電気伝導性と、第２ゲート絶縁層２１０との密着性と、があればよい。低抵抗化したポリシリコン、または、例えば、モリブデン、チタン、タンタル、銅、タングステン、アルミニウム、クロム、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いて形成することができる。また、第２ゲート電極２２０は、単層構造としてもよいし、積層構造としてもよい。なお、第２ゲート電極２２０は、第２ワード線１０６に電気的に接続している。
(Second gate electrode)
The material of the second gate electrode 220 only needs to have electrical conductivity and adhesion to the second gate insulating layer 210. It can be formed using low-resistance polysilicon, or a metal material such as molybdenum, titanium, tantalum, copper, tungsten, aluminum, chromium, neodymium, or scandium, or an alloy material containing these as a main component. . The second gate electrode 220 may have a single layer structure or a stacked structure. Note that the second gate electrode 220 is electrically connected to the second word line 106.
（第２層間膜）
第２層間膜２５０は、絶縁物を用いることができる。例えば、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機物を用いることができる。また、例えば、アクリル樹脂、ポリイミド樹脂等の有機樹脂を用いることができる。
(Second interlayer film)
The second interlayer film 250 can use an insulator. For example, an inorganic substance such as silicon oxide, silicon oxynitride, silicon nitride, or aluminum oxide can be used. Further, for example, an organic resin such as an acrylic resin or a polyimide resin can be used.
（絶縁膜）
絶縁膜２５１は、絶縁物を用いることができる。例えば、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機物を用いることができる。ビット線５００と、第２ゲート電極２２０を電気的に絶縁できれば良い。
(Insulating film)
An insulating material can be used for the insulating film 251. For example, an inorganic substance such as silicon oxide, silicon oxynitride, silicon nitride, or aluminum oxide can be used. It is only necessary that the bit line 500 and the second gate electrode 220 can be electrically insulated.
図１において、第２ゲート電極２２０は第２ゲート絶縁層２１０を介して第２半導体層２０１の側面を覆う構成としたが、少なくとも側面の一部を覆って形成されていればよい。例えば、第２半導体層２０１の第２ゲート電極２２０に沿った片側の側面にのみ、第２ゲート電極２２０を設ける構成とすれば、ビット線５００方向の集積度を高くすることができる。一方で図１のように第２半導体層２０１の側面を覆う構成とすれば、第２トランジスタ２００の実効的なチャネル幅を大きくとれるためオン電流を高くすることが出来る。 In FIG. 1, the second gate electrode 220 is configured to cover the side surface of the second semiconductor layer 201 with the second gate insulating layer 210 interposed therebetween, but may be formed to cover at least a part of the side surface. For example, when the second gate electrode 220 is provided only on one side surface along the second gate electrode 220 of the second semiconductor layer 201, the degree of integration in the direction of the bit line 500 can be increased. On the other hand, if the side surface of the second semiconductor layer 201 is covered as shown in FIG. 1, the effective channel width of the second transistor 200 can be increased, so that the on-current can be increased.
（ビット線）
ビット線５００として、電気抵抗の低い材料を用いることが好ましい。例えば、アルミニウム、チタン、タングステン、銅の単層膜、または、チタンとアルミニウムの積層膜等を用いることが好ましい。
(Bit line)
It is preferable to use a material with low electrical resistance for the bit line 500. For example, it is preferable to use a single layer film of aluminum, titanium, tungsten, copper, a laminated film of titanium and aluminum, or the like.
次に、当該半導体記憶装置のデータの書き込み、読み出しについて説明する。 Next, writing and reading of data in the semiconductor memory device will be described.
＜データの書き込み＞
データを書込む際には、第２トランジスタ２００をオン状態とする。オン状態にすると、キャパシタ３００ａの一方の電極、すなわち第１トランジスタ１００の第１ゲート電極１２０と他方の電極である容量層４１０との間に、電位差が生じる。その電位差にしたがって、キャパシタ３００ａに電荷が保持される。その後、第１トランジスタ１００をオフ状態とすることにより、書込まれたデータを保持することができる。
<Data writing>
When writing data, the second transistor 200 is turned on. When the transistor is turned on, a potential difference is generated between one electrode of the capacitor 300a, that is, the first gate electrode 120 of the first transistor 100 and the capacitor layer 410 that is the other electrode. According to the potential difference, charge is held in the capacitor 300a. After that, the written data can be held by turning off the first transistor 100.
＜データの読み出し＞
第１トランジスタ１００がオン状態か、オフ状態かを判断することにより、データの読み出しを行う。キャパシタ３００ａにハイレベル電位が保持されていると、第１トランジスタ１００はオン状態となるため、ビット線５００には第１トランジスタ１００を介してソース線に与えられるハイレベル電位が出力される。そのビット線５００の電位の変化を、当該ビット線５００に接続されたセンスアンプなどの読み出し回路で検知することにより、読み出しを行うことができる。
<Reading data>
Data is read by determining whether the first transistor 100 is on or off. When the high-level potential is held in the capacitor 300a, the first transistor 100 is turned on, and thus the high-level potential supplied to the source line through the first transistor 100 is output to the bit line 500. Reading can be performed by detecting a change in the potential of the bit line 500 with a reading circuit such as a sense amplifier connected to the bit line 500.
以上のように本実施の形態で例示した半導体記憶装置１は、第１トランジスタ１００の第１ゲート電極１２０を、キャパシタ３００ａの一方の電極として使用している。そのため、キャパシタ３００ａの占有面積を小さくすることができる。また、基板の表面積に対して極めて占有面積が小さい第２トランジスタ２００を、第１トランジスタ１００の上に配置している。このことにより、半導体記憶装置の占有面積を小さくすることができる。 As described above, the semiconductor memory device 1 exemplified in this embodiment uses the first gate electrode 120 of the first transistor 100 as one electrode of the capacitor 300a. Therefore, the area occupied by capacitor 300a can be reduced. In addition, the second transistor 200 occupying a very small area with respect to the surface area of the substrate is disposed on the first transistor 100. As a result, the area occupied by the semiconductor memory device can be reduced.
また、第２半導体層に酸化物半導体を用いた第２トランジスタ２００は、オフ電流の極めて小さいトランジスタである。そのため、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置とすることが可能となる。また、当該半導体記憶装置は、フローティングゲート（ＦＧ）型の不揮発性メモリのように、データの書き込み−消去時に、キャリアがゲート絶縁層にダメージを与えないため、書き込み−消去を繰り返しても劣化しない。すなわち、当該半導体記憶装置は、ＦＧ型不揮発性メモリより、データ保持の信頼性を高めることができる。よって、書き込み可能な回数が多い（例えば、１００万回以上）半導体記憶装置とすることが可能となる。 The second transistor 200 using an oxide semiconductor for the second semiconductor layer is a transistor with extremely low off-state current. Therefore, it is possible to provide a semiconductor memory device capable of retaining stored contents even when power is not supplied. In addition, unlike the floating gate (FG) type non-volatile memory, the semiconductor memory device does not deteriorate even if the write-erase is repeated because carriers do not damage the gate insulating layer at the time of data write-erase. . That is, the semiconductor memory device can improve data retention reliability more than the FG nonvolatile memory. Therefore, a semiconductor memory device having a large number of writable times (for example, 1 million times or more) can be obtained.
（実施の形態２）
本実施の形態では、本発明の一態様である半導体記憶装置の構成例について、図２を用いて説明する。
(Embodiment 2)
In this embodiment, a structural example of a semiconductor memory device that is one embodiment of the present invention will be described with reference to FIGS.
図２（Ｂ）は、半導体記憶装置２の上面概略図であり、図２（Ａ）は、図２（Ｂ）中の一点鎖線Ａ２−Ｂ２に沿った断面概略図である。図２（Ｃ）は、半導体記憶装置２の回路図である。 2B is a schematic top view of the semiconductor memory device 2, and FIG. 2A is a schematic cross-sectional view taken along the alternate long and short dash line A2-B2 in FIG. 2B. FIG. 2C is a circuit diagram of the semiconductor memory device 2.
本実施の形態で例示される半導体記憶装置２は、並行する複数のビット線５００と、ビット線５００と直交する第１ワード線１０５と第２ワード線１０６を複数本有し、ビット線５００、第１ワード線１０５および第２ワード線１０６の重なる領域に、第１トランジスタ１００、第２トランジスタ２００およびキャパシタ３００ｂが形成されている。メモリセル２０とは、第１トランジスタ１００、第２トランジスタ２００およびキャパシタ３００ｂを含む。なお、第１ワード線１０５は、第１容量電極３１０ｂと、第２ワード線１０６は、第２ゲート電極２２０と電気的に接続している。 The semiconductor memory device 2 exemplified in this embodiment includes a plurality of bit lines 500 in parallel, a plurality of first word lines 105 and second word lines 106 orthogonal to the bit lines 500, and the bit lines 500, The first transistor 100, the second transistor 200, and the capacitor 300b are formed in a region where the first word line 105 and the second word line 106 overlap. The memory cell 20 includes a first transistor 100, a second transistor 200, and a capacitor 300b. Note that the first word line 105 is electrically connected to the first capacitor electrode 310 b and the second word line 106 is electrically connected to the second gate electrode 220.
（（第１トランジスタ））
第１トランジスタ１００について説明する。第１トランジスタ１００は、第１半導体層１０１と、第１半導体層１０１の上に接する第１ゲート絶縁層１１０と、第１ゲート絶縁層１１０に接して、第１半導体層１０１と重なる第１ゲート電極１２０と、第１ゲート電極１２０に接するサイドウォール層１４０と、第１半導体層１０１の第１ゲート電極１２０と重なる領域を挟むように設けられたソース領域及びドレイン領域１３０と、第１層間膜１５０を有する。第１ゲート電極１２０は、第２トランジスタ２００の第２半導体層２０１と電気的に接続している。また、第１ゲート電極１２０は、キャパシタ３００ｂの一方の電極として機能する。
((First transistor))
The first transistor 100 will be described. The first transistor 100 includes a first semiconductor layer 101, a first gate insulating layer 110 in contact with the first semiconductor layer 101, and a first gate in contact with the first gate insulating layer 110 and overlapping the first semiconductor layer 101. An electrode 120, a sidewall layer 140 in contact with the first gate electrode 120, a source region and a drain region 130 provided so as to sandwich a region overlapping the first gate electrode 120 of the first semiconductor layer 101, and a first interlayer film 150. The first gate electrode 120 is electrically connected to the second semiconductor layer 201 of the second transistor 200. The first gate electrode 120 functions as one electrode of the capacitor 300b.
第１ゲート電極１２０は、後述するキャパシタ３００ｂの第２容量電極３２０と電気的に接続している。 The first gate electrode 120 is electrically connected to a second capacitance electrode 320 of the capacitor 300b described later.
ソース領域またはドレイン領域１３０の一方は、導電層６００ａと第１容量電極３１０ｂと同時に形成される緩衝層３１０ｄと導電層６００ｂを介して、ビット線５００と電気的に接続されている。また、ソース領域またはドレイン領域１３０は、隣接する素子のソース領域またはドレイン領域と、絶縁層７００によって電気的に分離されている。 One of the source region or the drain region 130 is electrically connected to the bit line 500 through the buffer layer 310d and the conductive layer 600b formed simultaneously with the conductive layer 600a and the first capacitor electrode 310b. In addition, the source region or the drain region 130 is electrically isolated from the source region or the drain region of an adjacent element by the insulating layer 700.
第１半導体層１０１、第１ゲート絶縁層１１０、第１ゲート電極１２０、ソース領域またはドレイン領域１３０、第１層間膜１５０、絶縁層７００の詳細は、それぞれ実施の形態１を参酌できる。また、導電層６００ａ、６００ｂの詳細は、実施の形態１の導電層６００の記載を参酌できる。 Embodiment 1 can be referred to for details of the first semiconductor layer 101, the first gate insulating layer 110, the first gate electrode 120, the source or drain region 130, the first interlayer film 150, and the insulating layer 700, respectively. For the details of the conductive layers 600a and 600b, the description of the conductive layer 600 in Embodiment 1 can be referred to.
（サイドウォール層）
サイドウォール層１４０は、酸化シリコン、窒化シリコン等で形成することができる。サイドウォール層１４０により、ソース領域またはドレイン領域１３０とチャネルが形成される領域を分離することができる。チャネルが形成される領域と、ドレイン領域（またはソース領域）との間にＬＤＤ領域を有する低濃度ドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とすることが好ましい。
(Sidewall layer)
The sidewall layer 140 can be formed of silicon oxide, silicon nitride, or the like. By the sidewall layer 140, the source or drain region 130 and the region where the channel is formed can be separated. A lightly doped drain (LDD) structure having an LDD region between a region where a channel is formed and a drain region (or a source region) is preferable.
（（キャパシタ））
次に、キャパシタ３００ｂについて説明する。キャパシタ３００ｂは、第１ゲート電極１２０と第２半導体層２０１とを電気的に接続する第２容量電極３２０と、第２容量電極３２０に接する容量層４１０と、容量層４１０に接する第１容量電極３１０ｂと、を有し、第２容量電極３２０が、キャパシタの一方の電極として機能している。
((Capacitor))
Next, the capacitor 300b will be described. The capacitor 300b includes a second capacitor electrode 320 that electrically connects the first gate electrode 120 and the second semiconductor layer 201, a capacitor layer 410 that contacts the second capacitor electrode 320, and a first capacitor electrode that contacts the capacitor layer 410. 310b, and the second capacitor electrode 320 functions as one electrode of the capacitor.
第１容量電極３１０ｂの詳細は、実施の形態１の第１容量電極３１０ａの記載を参酌できる。また、容量層４１０の詳細は、実施の形態１を参酌できる。 For the details of the first capacitor electrode 310b, the description of the first capacitor electrode 310a of Embodiment 1 can be referred to. Embodiment 1 can be referred to for details of the capacitor layer 410.
（第２容量電極）
第２容量電極３２０としては、例えば、低抵抗化したポリシリコン、または、モリブデン、チタン、タンタル、銅、タングステン、アルミニウム、クロム、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いて形成することができる。第２容量電極３２０を設けることにより、第１ゲート電極１２０と第２半導体層２０１の電気的接続を容易にすることができる。
(Second capacitance electrode)
As the second capacitor electrode 320, for example, low-resistance polysilicon, a metal material such as molybdenum, titanium, tantalum, copper, tungsten, aluminum, chromium, neodymium, scandium, or an alloy material containing these as a main component is used. Can be used. By providing the second capacitor electrode 320, electrical connection between the first gate electrode 120 and the second semiconductor layer 201 can be facilitated.
第２容量電極３２０の幅（第１トランジスタ１００のチャネル形成方向の幅）と、第２容量電極３２０の膜厚の関係は、膜厚の比率が高いことが好ましい。第２容量電極３２０の膜厚を大きくすると、第２容量電極３２０をキャパシタの一方の電極として使用できるので、キャパシタの占有面積を小さくすることができるからである。 The relationship between the width of the second capacitor electrode 320 (the width of the first transistor 100 in the channel formation direction) and the thickness of the second capacitor electrode 320 is preferably high. This is because, when the film thickness of the second capacitor electrode 320 is increased, the second capacitor electrode 320 can be used as one electrode of the capacitor, so that the area occupied by the capacitor can be reduced.
キャパシタ３００ｂは、第２容量電極３２０と第１容量電極３１０ｂを容量電極として用いている。そのため、キャパシタ３００ｂの占有面積を小さくすることができる。 The capacitor 300b uses the second capacitor electrode 320 and the first capacitor electrode 310b as capacitor electrodes. Therefore, the area occupied by capacitor 300b can be reduced.
（（第２トランジスタ））
次に、第２トランジスタ２００について説明する。第２トランジスタ２００は、第２半導体層２０１、第２ゲート絶縁層２１０、第２ゲート電極２２０を有する。第２トランジスタ２００は、第１ゲート電極１２０に重なるように配置されている。また、第２半導体層２０１は、第１ゲート電極１２０に電気的に接続している。また、第２ゲート絶縁層２１０は、第２半導体層２０１の側面に接している。また、第２ゲート電極２２０は、第２ゲート絶縁層２１０に接して、第２半導体層２０１の側面の少なくとも一部を覆うように形成されている。また、ビット線５００は、第２半導体層２０１と電気的に接続している。
((Second transistor))
Next, the second transistor 200 will be described. The second transistor 200 includes a second semiconductor layer 201, a second gate insulating layer 210, and a second gate electrode 220. The second transistor 200 is disposed so as to overlap the first gate electrode 120. The second semiconductor layer 201 is electrically connected to the first gate electrode 120. The second gate insulating layer 210 is in contact with the side surface of the second semiconductor layer 201. The second gate electrode 220 is formed so as to be in contact with the second gate insulating layer 210 and cover at least part of the side surface of the second semiconductor layer 201. The bit line 500 is electrically connected to the second semiconductor layer 201.
第２トランジスタの詳細は、実施の形態１を参酌できる。また、第２半導体層２０１、第２ゲート絶縁層２１０、第２ゲート電極２２０、第２層間膜２５０、絶縁膜２５１、及びビット線５００の詳細も、それぞれ実施の形態１を参酌できる。さらに、半導体記憶装置のデータの書き込み、読み出しについても実施の形態１を参酌できる。 Embodiment 1 can be referred to for details of the second transistor. The details of the second semiconductor layer 201, the second gate insulating layer 210, the second gate electrode 220, the second interlayer film 250, the insulating film 251 and the bit line 500 can also be referred to in the first embodiment. Further, Embodiment 1 can be referred to for data writing and reading in the semiconductor memory device.
以上のように本実施の形態で例示した半導体記憶装置２では、第２容量電極３２０は、第２トランジスタ２００のソース電極またはドレイン電極として機能する。そのため、第２トランジスタ２００において、ソース電極とドレイン電極は、トランジスタを形成する基板に垂直に配置される。よって、第２トランジスタ２００は、例えばプレーナ型のトランジスタに比べ、占有面積を小さくすることができる。したがって、集積度の高い半導体記憶装置を提供することができる。 As described above, in the semiconductor memory device 2 exemplified in this embodiment, the second capacitor electrode 320 functions as a source electrode or a drain electrode of the second transistor 200. Therefore, in the second transistor 200, the source electrode and the drain electrode are arranged perpendicular to the substrate on which the transistor is formed. Therefore, the second transistor 200 can occupy a smaller area than, for example, a planar transistor. Therefore, a highly integrated semiconductor memory device can be provided.
また、基板の表面積に対して極めて占有面積が小さい第２トランジスタ２００を、第１トランジスタ１００の上に配置している。このことにより、半導体記憶装置の占有面積を小さくすることができる。 In addition, the second transistor 200 occupying a very small area with respect to the surface area of the substrate is disposed on the first transistor 100. As a result, the area occupied by the semiconductor memory device can be reduced.
また、第２容量電極３２０を設けることにより、第１ゲート電極１２０と第２半導体層２０１の電気的接続を容易にすることができる。 In addition, by providing the second capacitor electrode 320, electrical connection between the first gate electrode 120 and the second semiconductor layer 201 can be facilitated.
また、第２半導体層２０１に酸化物半導体を用いた第２トランジスタ２００は、オフ電流の極めて小さいトランジスタである。そのため、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置とすることが可能となる。また、当該半導体記憶装置は、ＦＧ型の不揮発性メモリのように、データの書き込み−消去時に、キャリアがゲート絶縁層にダメージを与えないため、書き込み−消去を繰り返しても劣化しない。すなわち、当該半導体記憶装置は、ＦＧ型不揮発性メモリより、データ保持の信頼性を高めることができる。よって、書き込み可能な回数が多い（例えば、１００万回以上）半導体記憶装置とすることが可能となる。 The second transistor 200 using an oxide semiconductor for the second semiconductor layer 201 is a transistor with extremely low off-state current. Therefore, it is possible to provide a semiconductor memory device capable of retaining stored contents even when power is not supplied. In addition, unlike the FG type non-volatile memory, the semiconductor memory device does not deteriorate even when writing and erasing are repeated because carriers do not damage the gate insulating layer at the time of writing and erasing data. That is, the semiconductor memory device can improve data retention reliability more than the FG nonvolatile memory. Therefore, a semiconductor memory device having a large number of writable times (for example, 1 million times or more) can be obtained.
（実施の形態３）
本実施の形態では、本発明の一態様である半導体記憶装置の構成例について、図３を用いて説明する。
(Embodiment 3)
In this embodiment, a structural example of a semiconductor memory device that is one embodiment of the present invention will be described with reference to FIGS.
図３（Ｂ）は、半導体記憶装置３の上面概略図であり、図３（Ａ）は、図３（Ｂ）中の一点鎖線Ａ３−Ｂ３に沿った断面概略図である。図３（Ｃ）は、半導体記憶装置３の回路図である。 FIG. 3B is a schematic top view of the semiconductor memory device 3, and FIG. 3A is a schematic cross-sectional view taken along one-dot chain line A3-B3 in FIG. FIG. 3C is a circuit diagram of the semiconductor memory device 3.
本実施の形態で例示される半導体記憶装置３は、並行する複数のビット線５００と、ビット線５００と直交する第１ワード線１０５と第２ワード線１０６を複数本有し、ビット線５００、第１ワード線１０５および第２ワード線１０６の重なる領域に、第１トランジスタ１００、第２トランジスタ２００およびキャパシタ３００ｃが形成されている。メモリセル３０とは、第１トランジスタ１００、第２トランジスタ２００およびキャパシタ３００ｃを含む。なお、第１ワード線１０５は、第１容量電極３１０ｃと、第２ワード線１０６は、第２ゲート電極２２０と電気的に接続している。 The semiconductor memory device 3 exemplified in this embodiment includes a plurality of bit lines 500 in parallel, a plurality of first word lines 105 and second word lines 106 orthogonal to the bit lines 500, and the bit lines 500, A first transistor 100, a second transistor 200, and a capacitor 300c are formed in a region where the first word line 105 and the second word line 106 overlap. The memory cell 30 includes a first transistor 100, a second transistor 200, and a capacitor 300c. Note that the first word line 105 is electrically connected to the first capacitor electrode 310 c and the second word line 106 is electrically connected to the second gate electrode 220.
（（第１トランジスタ））
第１トランジスタ１００について説明する。第１トランジスタ１００は、第１半導体層１０１と、第１半導体層１０１の上に接する第１ゲート絶縁層１１０と、第１ゲート絶縁層１１０に接して、第１半導体層１０１と重なる第１ゲート電極１２０と、第１ゲート電極１２０に接するサイドウォール層１４０と、第１半導体層１０１の第１ゲート電極１２０と重なる領域を挟むように設けられたソース領域及びドレイン領域１３０と、第１層間膜１５０を有する。第１ゲート電極１２０は、第２トランジスタ２００の第２半導体層２０１と電気的に接続している。また、第１ゲート電極１２０は、キャパシタ３００ｃの一方の電極として機能する。
((First transistor))
The first transistor 100 will be described. The first transistor 100 includes a first semiconductor layer 101, a first gate insulating layer 110 in contact with the first semiconductor layer 101, and a first gate in contact with the first gate insulating layer 110 and overlapping the first semiconductor layer 101. An electrode 120, a sidewall layer 140 in contact with the first gate electrode 120, a source region and a drain region 130 provided so as to sandwich a region overlapping the first gate electrode 120 of the first semiconductor layer 101, and a first interlayer film 150. The first gate electrode 120 is electrically connected to the second semiconductor layer 201 of the second transistor 200. The first gate electrode 120 functions as one electrode of the capacitor 300c.
第１ゲート電極１２０は、後述するキャパシタ３００ｃの第２容量電極３２０と電気的に接続している。 The first gate electrode 120 is electrically connected to a second capacitance electrode 320 of the capacitor 300c described later.
ソース領域またはドレイン領域１３０の一方は、導電層６００ａと導電層６００ｂを介してビット線５００と電気的に接続されている。また、ソース領域またはドレイン領域１３０は、隣接する素子のソース領域またはドレイン領域と、絶縁層７００で電気的に分離されている。 One of the source region and the drain region 130 is electrically connected to the bit line 500 through the conductive layer 600a and the conductive layer 600b. Further, the source region or the drain region 130 is electrically isolated from the source region or the drain region of an adjacent element by the insulating layer 700.
第１半導体層１０１、第１ゲート絶縁層１１０、第１ゲート電極１２０、ソース領域またはドレイン領域１３０、サイドウォール層１４０、第１層間膜１５０、絶縁層７００の詳細は、それぞれ実施の形態１を参酌できる。また、導電層６００ａ、６００ｂの詳細は、実施の形態１の導電層６００の記載を参酌できる。 The details of the first semiconductor layer 101, the first gate insulating layer 110, the first gate electrode 120, the source or drain region 130, the sidewall layer 140, the first interlayer film 150, and the insulating layer 700 are the same as those in Embodiment 1. You can visit. For the details of the conductive layers 600a and 600b, the description of the conductive layer 600 in Embodiment 1 can be referred to.
（（キャパシタ））
次に、キャパシタ３００ｃについて説明する。キャパシタ３００ｃは、第１ゲート電極１２０と第２半導体層２０１とを電気的に接続する第２容量電極３２０と、第２容量電極３２０に接する容量層４１０と、容量層４１０に接する第１容量電極３１０ｃと、を有し、第２容量電極３２０が、キャパシタの一方の電極として機能している。
((Capacitor))
Next, the capacitor 300c will be described. The capacitor 300 c includes a second capacitor electrode 320 that electrically connects the first gate electrode 120 and the second semiconductor layer 201, a capacitor layer 410 that contacts the second capacitor electrode 320, and a first capacitor electrode that contacts the capacitor layer 410. 310c, and the second capacitor electrode 320 functions as one electrode of the capacitor.
第１容量電極３１０ｃの詳細は、実施の形態１の第１容量電極３１０ａの記載を参酌できる。また、容量層４１０の詳細は、実施の形態１を参酌できる。 For the details of the first capacitor electrode 310c, the description of the first capacitor electrode 310a of Embodiment 1 can be referred to. Embodiment 1 can be referred to for details of the capacitor layer 410.
第２容量電極３２０の詳細は、実施の形態２を参酌できる。また、第２容量電極３２０の幅（第１トランジスタ１００のチャネル形成方向の幅）は、キャパシタの容量によって決定すればよいが、第１トランジスタ１００のサイドウォール層１４０の端まで広げることができる。第２容量電極３２０の幅（第１トランジスタ１００のチャネル形成方向の幅）を広げることにより、第２容量電極３２０と第２半導体層２０１の位置あわせの裕度を広くすることができる。 Embodiment 2 can be referred to for details of the second capacitor electrode 320. The width of the second capacitor electrode 320 (the width of the first transistor 100 in the channel formation direction) may be determined by the capacitance of the capacitor, but can be extended to the end of the sidewall layer 140 of the first transistor 100. By increasing the width of the second capacitor electrode 320 (the width in the channel formation direction of the first transistor 100), the tolerance of alignment between the second capacitor electrode 320 and the second semiconductor layer 201 can be increased.
キャパシタ３００ｃは、第２容量電極３２０と第１容量電極３１０ｃを容量電極として用いている。そのため、キャパシタ３００ｃの占有面積を小さくすることができる。 The capacitor 300c uses the second capacitor electrode 320 and the first capacitor electrode 310c as capacitor electrodes. Therefore, the area occupied by capacitor 300c can be reduced.
（（第２トランジスタ））
次に、第２トランジスタ２００について説明する。第２トランジスタ２００は、第２半導体層２０１、第２ゲート絶縁層２１０、第２ゲート電極２２０を有する。第２トランジスタ２００は、第１ゲート電極１２０に重なるように配置されている。また、第２半導体層２０１は、第１ゲート電極１２０に電気的に接続している。また、第２ゲート絶縁層２１０は、第２半導体層２０１の側面に接している。また、第２ゲート電極２２０は、第２ゲート絶縁層２１０に接して、第２半導体層２０１の側面の少なくとも一部を覆うように形成されている。また、ビット線５００は、第２半導体層２０１と電気的に接続している。
((Second transistor))
Next, the second transistor 200 will be described. The second transistor 200 includes a second semiconductor layer 201, a second gate insulating layer 210, and a second gate electrode 220. The second transistor 200 is disposed so as to overlap the first gate electrode 120. The second semiconductor layer 201 is electrically connected to the first gate electrode 120. The second gate insulating layer 210 is in contact with the side surface of the second semiconductor layer 201. The second gate electrode 220 is formed so as to be in contact with the second gate insulating layer 210 and cover at least part of the side surface of the second semiconductor layer 201. The bit line 500 is electrically connected to the second semiconductor layer 201.
第２トランジスタの詳細は、実施の形態１を参酌できる。また、第２半導体層２０１、第２ゲート絶縁層２１０、第２ゲート電極２２０、第２層間膜２５０、絶縁膜２５１、及びビット線５００の詳細も、それぞれ実施の形態１を参酌できる。さらに、半導体記憶装置のデータの書き込み、読み出しについても実施の形態１を参酌できる。 Embodiment 1 can be referred to for details of the second transistor. The details of the second semiconductor layer 201, the second gate insulating layer 210, the second gate electrode 220, the second interlayer film 250, the insulating film 251 and the bit line 500 can also be referred to in the first embodiment. Further, Embodiment 1 can be referred to for data writing and reading in the semiconductor memory device.
以上のように本実施の形態で例示した半導体記憶装置３は、第２容量電極３２０は、第２トランジスタ２００のソース電極またはドレイン電極として機能する。そのため、第２トランジスタ２００において、ソース電極とドレイン電極は、トランジスタを形成する基板に垂直に配置される。よって、第２トランジスタ２００は、例えばプレーナ型のトランジスタに比べ、占有面積を小さくすることができる。したがって、集積度の高い半導体記憶装置を提供することができる。 As described above, in the semiconductor memory device 3 exemplified in this embodiment, the second capacitor electrode 320 functions as a source electrode or a drain electrode of the second transistor 200. Therefore, in the second transistor 200, the source electrode and the drain electrode are arranged perpendicular to the substrate on which the transistor is formed. Therefore, the second transistor 200 can occupy a smaller area than, for example, a planar transistor. Therefore, a highly integrated semiconductor memory device can be provided.
また、基板の表面積に対して極めて占有面積が小さい第２トランジスタ２００を、第１トランジスタ１００の上に配置している。このことにより、半導体記憶装置の占有面積を小さくすることができる。 In addition, the second transistor 200 occupying a very small area with respect to the surface area of the substrate is disposed on the first transistor 100. As a result, the area occupied by the semiconductor memory device can be reduced.
また、第２容量電極３２０を設けることにより、第１ゲート電極１２０と第２半導体層２０１の電気的接続を容易にすることができる。 In addition, by providing the second capacitor electrode 320, electrical connection between the first gate electrode 120 and the second semiconductor layer 201 can be facilitated.
また、第２半導体層２０１に酸化物半導体を用いた第２トランジスタ２００は、オフ電流の極めて小さいトランジスタである。そのため、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置とすることが可能となる。また、当該半導体記憶装置は、ＦＧ型の不揮発性メモリのように、データの書き込み−消去時に、キャリアがゲート絶縁層にダメージを与えないため、書き込み−消去を繰り返しても劣化しない。すなわち、当該半導体記憶装置は、ＦＧ型不揮発性メモリより、データ保持の信頼性を高めることができる。よって、書き込み可能な回数が多い（例えば、１００万回以上）半導体記憶装置とすることが可能となる。 The second transistor 200 using an oxide semiconductor for the second semiconductor layer 201 is a transistor with extremely low off-state current. Therefore, it is possible to provide a semiconductor memory device capable of retaining stored contents even when power is not supplied. In addition, unlike the FG type non-volatile memory, the semiconductor memory device does not deteriorate even when writing and erasing are repeated because carriers do not damage the gate insulating layer at the time of writing and erasing data. That is, the semiconductor memory device can improve data retention reliability more than the FG nonvolatile memory. Therefore, a semiconductor memory device having a large number of writable times (for example, 1 million times or more) can be obtained.
（実施の形態４）
本実施の形態では、本発明の一態様である半導体記憶装置の作製方法について説明する。
(Embodiment 4)
In this embodiment, a method for manufacturing a semiconductor memory device which is one embodiment of the present invention will be described.
以下に、図１に示す半導体記憶装置１の作製工程を図４乃至図７を用いて説明する。各工程の断面図は、半導体記憶装置１の上面図における、一点鎖線Ａ１−Ｂ１の断面に相当する場所について、各工程を実施した後の状態を示したものである。各作製工程を実施した後の状態を示す上面図は省略する。なお、本実施の形態では、基板に単結晶シリコンを用いた場合について説明する。なお、以下に示す構成要件に用いることができる材料は、実施の形態１〜３を参酌することができる。 A manufacturing process of the semiconductor memory device 1 shown in FIG. 1 will be described below with reference to FIGS. The cross-sectional view of each process shows a state after performing each process on a place corresponding to the cross-section of the alternate long and short dash line A1-B1 in the top view of the semiconductor memory device 1. A top view showing the state after each manufacturing process is omitted. Note that in this embodiment, the case where single crystal silicon is used for a substrate is described. Note that Embodiments 1 to 3 can be referred to for materials that can be used for the constituent elements described below.
図４に、絶縁層７００の形成工程から、容量層４１０の形成工程まで実施した、半導体記憶装置１の断面を示す。 FIG. 4 shows a cross section of the semiconductor memory device 1 that is performed from the step of forming the insulating layer 700 to the step of forming the capacitor layer 410.
絶縁層７００は、単結晶半導体基板に電気的に分離された領域を形成する。電気的に第１トランジスタ１００を分離できればよい（図４（Ａ））。 The insulating layer 700 forms an electrically isolated region in the single crystal semiconductor substrate. It is only necessary that the first transistor 100 can be electrically separated (FIG. 4A).
次に、第１ゲート絶縁層１１０を形成する。たとえば熱酸化膜で形成すればよい（図４（Ｂ））。 Next, the first gate insulating layer 110 is formed. For example, a thermal oxide film may be used (FIG. 4B).
次に、第１ゲート電極１２０を形成する。第１ゲート電極１２０は、低抵抗化したポリシリコン、またはタングステン等の金属を用いて、形成すればよい（図４（Ｂ））。 Next, the first gate electrode 120 is formed. The first gate electrode 120 may be formed using low resistance polysilicon or metal such as tungsten (FIG. 4B).
次に、フォトリソグラフィー法により、所望のゲート長に、第１ゲート電極１２０を加工する（図４（Ｃ））。 Next, the first gate electrode 120 is processed into a desired gate length by photolithography (FIG. 4C).
次に、ソース及びドレインを形成する領域に、不純物をドーピングして、ソース領域及びドレイン領域１３０を形成する。ソースまたはドレインを形成する領域のシリコンに、所望の導電型のトランジスタを形成できる不純物を注入すればよい。注入法は、例えばイオン打ち込み法等で行えばよい（図４（Ｄ））。 Next, the source and drain regions 130 are formed by doping impurities into regions where the source and drain are to be formed. An impurity capable of forming a transistor having a desired conductivity type may be implanted into silicon in a region where a source or a drain is formed. The implantation method may be performed by, for example, an ion implantation method (FIG. 4D).
次に、容量層４１０を形成する。容量層４１０がキャパシタの絶縁層として機能する（図４（Ｅ））。 Next, the capacitor layer 410 is formed. The capacitor layer 410 functions as an insulating layer of the capacitor (FIG. 4E).
図５に、第１層間膜１５０の形成工程から、第２ゲート絶縁層２１０の形成工程まで実施した、半導体記憶装置１の断面を示す。 FIG. 5 shows a cross section of the semiconductor memory device 1 that is implemented from the step of forming the first interlayer film 150 to the step of forming the second gate insulating layer 210.
次に、第１層間膜１５０を形成する。第１層間膜１５０の材料としては、絶縁物を用いることができる。例えば、酸化シリコン、酸窒化シリコン、窒化シリコン等をＣＶＤ法で形成すればよい。または酸化アルミニウム等をスパッタリング法で形成すればよい。 Next, the first interlayer film 150 is formed. As a material of the first interlayer film 150, an insulator can be used. For example, silicon oxide, silicon oxynitride, silicon nitride, or the like may be formed by a CVD method. Alternatively, aluminum oxide or the like may be formed by a sputtering method.
次に、フォトリソグラフィー工程と、エッチング工程を用いて、第１容量電極３１０ａを形成する領域の加工を行う。微細なパターンを形成するため、エッチング工程は、ドライエッチング法を用いるのが好ましい（図５（Ａ））。 Next, a region where the first capacitor electrode 310a is formed is processed using a photolithography process and an etching process. In order to form a fine pattern, it is preferable to use a dry etching method for the etching step (FIG. 5A).
第１容量電極３１０ａとしては、電気抵抗の低い半導体、金属を用いることができる。例えば、低抵抗化したポリシリコンをＣＶＤ法で形成すればよい。または、モリブデン、チタン、タンタル、銅、タングステン、アルミニウム、クロム、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を、スパッタリング法を用いて形成することもできる。 As the first capacitor electrode 310a, a semiconductor or metal with low electrical resistance can be used. For example, low resistance polysilicon may be formed by a CVD method. Alternatively, a metal material such as molybdenum, titanium, tantalum, copper, tungsten, aluminum, chromium, neodymium, or scandium, or an alloy material containing any of these materials as a main component can be formed by a sputtering method.
次に、第１ゲート電極１２０の表面が露出するまで、第１容量電極３１０ａを研磨する。研磨は、例えばＣＭＰ法を用いて行えばよい。この研磨により、第１ゲート電極１２０の表面が露出するので、次の工程で形成する第２半導体層２０１と第１ゲート電極１２０を電気的に接続することが可能となる（図５（Ｂ））。 Next, the first capacitor electrode 310a is polished until the surface of the first gate electrode 120 is exposed. Polishing may be performed using, for example, a CMP method. Since the surface of the first gate electrode 120 is exposed by this polishing, the second semiconductor layer 201 to be formed in the next step and the first gate electrode 120 can be electrically connected (FIG. 5B). ).
次に、露出した第１ゲート電極１２０の表面に、第２半導体層２０１を形成する。第２半導体層２０１に酸化物半導体を用いることが好ましい。酸化物半導体膜は例えば、スパッタリング法で形成することができる（図５（Ｃ））。 Next, the second semiconductor layer 201 is formed on the exposed surface of the first gate electrode 120. An oxide semiconductor is preferably used for the second semiconductor layer 201. For example, the oxide semiconductor film can be formed by a sputtering method (FIG. 5C).
本実施の形態では、第２半導体層２０１と第１ゲート電極１２０は、重なるように形成されているが、第２半導体層２０１は第１ゲート電極１２０と電気的接続をしていればよく、第２半導体層２０１の幅は第１ゲート電極１２０と同一である必要はない。 In this embodiment mode, the second semiconductor layer 201 and the first gate electrode 120 are formed so as to overlap with each other, but the second semiconductor layer 201 only needs to be electrically connected to the first gate electrode 120. The width of the second semiconductor layer 201 is not necessarily the same as that of the first gate electrode 120.
次に、第２半導体層２０１を覆うように、第２ゲート絶縁層２１０を形成する（図５（Ｄ））。 Next, a second gate insulating layer 210 is formed so as to cover the second semiconductor layer 201 (FIG. 5D).
図６に、第２ゲート電極２２０を形成する領域の形成工程から、第２ゲート電極２２０の形成工程まで実施した、半導体記憶装置１の断面を示す。 FIG. 6 shows a cross section of the semiconductor memory device 1 that is implemented from the step of forming the region for forming the second gate electrode 220 to the step of forming the second gate electrode 220.
次に、第２層間膜２５０を成膜し、第２ゲート電極２２０を形成する領域をフォトリソグラフィー工程と、エッチング工程により形成する。エッチング工程は、微細なパターンを形成するため、ドライエッチング法を用いるのが好ましい（図６（Ａ））。 Next, a second interlayer film 250 is formed, and a region for forming the second gate electrode 220 is formed by a photolithography process and an etching process. In the etching step, a dry etching method is preferably used in order to form a fine pattern (FIG. 6A).
上記で形成したパターンに埋め込まれるように、導電層６０１を成膜する（図６（Ｂ））。導電層６０１の材料は、電気伝導性と第２ゲート絶縁層２１０と密着性があればよい。低抵抗化したポリシリコン、または、例えば、モリブデン、チタン、タンタル、銅、タングステン、アルミニウム、クロム、ネオジム、スカンジウム等の金属材料、またはこれらを主成分とする合金材料を用いて形成することができる。また、導電層６０１は、単層構造としてもよいし、積層構造としてもよい。 A conductive layer 601 is formed so as to be embedded in the pattern formed above (FIG. 6B). The material of the conductive layer 601 only needs to have electrical conductivity and adhesion to the second gate insulating layer 210. It can be formed using low-resistance polysilicon, or a metal material such as molybdenum, titanium, tantalum, copper, tungsten, aluminum, chromium, neodymium, or scandium, or an alloy material containing these as a main component. . The conductive layer 601 may have a single-layer structure or a stacked structure.
次に、少なくとも第２ゲート絶縁層２１０の表面が露出するまで、導電層６０１を研磨することで第２ゲート電極２２０を形成する（図６（Ｃ））。研磨は、例えばＣＭＰ法を用いればよい。この研磨により、第２半導体層２０１の表面が露出するまで研磨を行うと、第２半導体層２０１にダメージが入り、第２トランジスタの電気特性を劣化させる原因となる。そのため、第２ゲート絶縁層２１０が残るように導電層６０１を研磨することが好ましい。 Next, the second gate electrode 220 is formed by polishing the conductive layer 601 until at least the surface of the second gate insulating layer 210 is exposed (FIG. 6C). For polishing, for example, a CMP method may be used. If the polishing is performed until the surface of the second semiconductor layer 201 is exposed by this polishing, the second semiconductor layer 201 is damaged, and the electrical characteristics of the second transistor are deteriorated. Therefore, the conductive layer 601 is preferably polished so that the second gate insulating layer 210 remains.
図７に、第２半導体層２０１を露出させる工程から、ビット線５００の形成工程まで実施した、半導体記憶装置１の断面を示す。 FIG. 7 shows a cross section of the semiconductor memory device 1 that is implemented from the step of exposing the second semiconductor layer 201 to the step of forming the bit line 500.
第２ゲート絶縁層２１０をドライエッチング法により取り除き、第２半導体層２０１を露出させる（図７（Ａ））。 The second gate insulating layer 210 is removed by a dry etching method to expose the second semiconductor layer 201 (FIG. 7A).
次に、絶縁膜２５１を形成する。次に、第１トランジスタ１００のソース領域またはドレイン領域１３０と、ビット線５００を電気的に接続するための導通孔を形成して、その孔を導電層６００で充填する。例えば、アルミニウム、タングステン、銅、ポリシリコン等を用いて、その孔を充填すればよい。 Next, an insulating film 251 is formed. Next, a conduction hole for electrically connecting the source region or drain region 130 of the first transistor 100 and the bit line 500 is formed, and the hole is filled with the conductive layer 600. For example, the hole may be filled with aluminum, tungsten, copper, polysilicon, or the like.
次に、ビット線５００を形成する（図７（Ｂ））。 Next, the bit line 500 is formed (FIG. 7B).
以上の工程により、半導体記憶装置１を作製することができる。 Through the above steps, the semiconductor memory device 1 can be manufactured.
当該半導体記憶装置は、第１ゲート電極は、第２トランジスタのソース電極またはドレイン電極として機能し、第２半導体層は、その第１ゲート電極と重なるように形成されている。そのため、第２トランジスタのソース電極とドレイン電極は、トランジスタを形成する基板に垂直に、第２半導体層を挟持して配置される。よって、第２トランジスタは、例えばプレーナ型のトランジスタに比べ、占有面積を小さくすることができる。したがって、集積度の高い半導体記憶装置を提供することができる。 In the semiconductor memory device, the first gate electrode functions as a source electrode or a drain electrode of the second transistor, and the second semiconductor layer is formed so as to overlap the first gate electrode. Therefore, the source electrode and the drain electrode of the second transistor are disposed perpendicular to the substrate on which the transistor is formed, with the second semiconductor layer interposed therebetween. Therefore, the area occupied by the second transistor can be reduced as compared with, for example, a planar transistor. Therefore, a highly integrated semiconductor memory device can be provided.
また、第１トランジスタの第１ゲート電極を、キャパシタの一方の容量電極として使用するため、キャパシタの占有面積を小さくすることができる。その結果、集積度の高い半導体記憶装置を提供することができる。 Further, since the first gate electrode of the first transistor is used as one capacitor electrode of the capacitor, the area occupied by the capacitor can be reduced. As a result, a highly integrated semiconductor memory device can be provided.
（実施の形態５）
本実施の形態では、本発明の一態様である半導体記憶装置の作製方法について説明する。
(Embodiment 5)
In this embodiment, a method for manufacturing a semiconductor memory device which is one embodiment of the present invention will be described.
以下に、図２に示す半導体記憶装置２の作製工程を図８から図１１を用いて説明する。各工程の断面図は、半導体記憶装置２の上面図における、一点鎖線Ａ２−Ｂ２の断面に相当する場所について、各工程を実施した後の状態を示したものである。各作製工程を実施した後の状態を示す上面図は省略する。なお、本実施の形態では、基板に単結晶シリコンを用いた場合について説明する。なお、以下に示す構成要件に用いることができる材料は、実施の形態１〜４を参酌することができる。 Hereinafter, a manufacturing process of the semiconductor memory device 2 illustrated in FIG. 2 will be described with reference to FIGS. The cross-sectional view of each process shows a state after performing each process on a location corresponding to the cross-section of the alternate long and short dash line A2-B2 in the top view of the semiconductor memory device 2. A top view showing the state after each manufacturing process is omitted. Note that in this embodiment, the case where single crystal silicon is used for a substrate is described. Note that Embodiments 1 to 4 can be referred to for materials that can be used for the constituent elements described below.
図８に、第１ゲート電極１２０の形成工程から、ソース領域およびドレイン領域に不純物ドーピングを行い、導電層６００ｂの形成工程を実施した、工程中の半導体記憶装置２の断面を示す。 FIG. 8 shows a cross section of the semiconductor memory device 2 during the process in which the source region and the drain region are doped from the formation process of the first gate electrode 120 and the formation process of the conductive layer 600b is performed.
第１ゲート電極１２０の形成工程（図８（Ａ））までは、実施の形態４を参酌することができる。 Embodiment 4 can be referred to until the step of forming the first gate electrode 120 (FIG. 8A).
第１ゲート電極１２０を形成後、サイドウォール層１４０を形成する領域に、チャネル領域より電気抵抗が低く、ソース領域およびドレイン領域より電気抵抗が高くなるように、不純物をドーピングする。ドーピングする不純物種は、第１トランジスタ１００の所望の導通型により選択すればよい（図８（Ｂ））。 After forming the first gate electrode 120, an impurity is doped in the region where the sidewall layer 140 is formed so that the electrical resistance is lower than that of the channel region and higher than that of the source region and the drain region. The impurity species to be doped may be selected depending on the desired conduction type of the first transistor 100 (FIG. 8B).
次に、サイドウォール層１４０を形成する。サイドウォール層１４０を形成する方法は、例えば、酸化シリコン膜、窒化シリコン膜を、第１ゲート電極１２０を覆うように形成して、その表面を異方性エッチング、いわゆるエッチバックを行って形成すればよい（図８（Ｃ））。 Next, the sidewall layer 140 is formed. As a method for forming the sidewall layer 140, for example, a silicon oxide film or a silicon nitride film is formed so as to cover the first gate electrode 120, and the surface thereof is subjected to anisotropic etching, so-called etch back. What is necessary (FIG. 8C).
次に、ソースまたはドレインを形成する領域に、不純物をドーピングして、ソース領域またはドレイン領域１３０を形成する。ソースまたはドレインを形成する領域のシリコンに、所望の導電型のトランジスタを形成できる不純物を注入すればよい。注入法は、例えばイオン打ち込み法等で行えばよい（図８（Ｄ））。 Next, a source region or a drain region 130 is formed by doping an impurity in a region where the source or drain is to be formed. An impurity capable of forming a transistor having a desired conductivity type may be implanted into silicon in a region where a source or a drain is formed. The implantation method may be performed, for example, by an ion implantation method or the like (FIG. 8D).
次に、第１層間膜１５０を形成する（図８（Ｅ））。 Next, a first interlayer film 150 is formed (FIG. 8E).
次に、第１トランジスタ１００のソース領域またはドレイン領域１３０と、後の工程で形成するビット線５００とを電気的に接続するための導通孔を形成して、その孔を導電層６００ｂで充填する。例えば、アルミニウム、タングステン、銅、ポリシリコン等を用いて、その孔を充填すればよい（図８（Ｅ））。 Next, a conduction hole for electrically connecting the source region or the drain region 130 of the first transistor 100 and the bit line 500 formed in a later step is formed, and the hole is filled with the conductive layer 600b. . For example, the hole may be filled with aluminum, tungsten, copper, polysilicon, or the like (FIG. 8E).
図９に、第２容量電極３２０の形成工程から、絶縁層１５２の形成工程を示す。 FIG. 9 shows the formation process of the insulating layer 152 from the formation process of the second capacitor electrode 320.
第２容量電極３２０を、第１ゲート電極１２０と電気的に接続するように形成する。また、導電層３２１を導電層６００ｂと電気的に接続するように形成する。導電層３２１は、第２容量電極３２０と同じ材料で形成することが好ましい。 The second capacitor electrode 320 is formed so as to be electrically connected to the first gate electrode 120. In addition, the conductive layer 321 is formed so as to be electrically connected to the conductive layer 600b. The conductive layer 321 is preferably formed using the same material as the second capacitor electrode 320.
次に、容量層４１０を、第２容量電極３２０と接するように形成する（図９（Ａ））。 Next, the capacitor layer 410 is formed so as to be in contact with the second capacitor electrode 320 (FIG. 9A).
次に、第１容量電極３１０ｂを容量層４１０に接するように形成する。キャパシタ３００ｂで必要とする容量に基づいて、第１容量電極３１０ｂの幅と膜厚を決定すればよい（図９（Ｂ））。 Next, the first capacitor electrode 310 b is formed in contact with the capacitor layer 410. The width and film thickness of the first capacitor electrode 310b may be determined based on the capacitance required for the capacitor 300b (FIG. 9B).
次に、絶縁層１５１と絶縁層１５２を形成する。絶縁層１５１と絶縁層１５２は、絶縁物であれば良い。例えば、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウムなどを用いることができる。この工程の段階において、絶縁層１５１又は絶縁層１５２の表面を平坦化することが好ましい（図９（Ｃ））。 Next, the insulating layer 151 and the insulating layer 152 are formed. The insulating layer 151 and the insulating layer 152 may be an insulator. For example, silicon oxide, silicon oxynitride, silicon nitride, aluminum oxide, or the like can be used. In this step, the surface of the insulating layer 151 or the insulating layer 152 is preferably planarized (FIG. 9C).
図１０に、第２層間膜２５０の形成から、第２ゲート絶縁層２１０の形成工程を実施した後の断面図を示す。 FIG. 10 is a cross-sectional view after the formation process of the second gate insulating layer 210 is performed after the formation of the second interlayer film 250.
まず、第２層間膜２５０を形成し、第２ゲート電極２２０を形成する領域の開口を形成する（図１０（Ａ））。開口の形成はドライエッチングで行うことが好ましい。 First, the second interlayer film 250 is formed, and an opening in a region where the second gate electrode 220 is formed is formed (FIG. 10A). The opening is preferably formed by dry etching.
次に、第２ゲート電極２２０を形成する（図１０（Ｂ））。 Next, the second gate electrode 220 is formed (FIG. 10B).
次に、第２半導体層２０１を形成する領域に開口を形成する。これにより第２容量電極３２０の表面が露出する。開口の側壁は、第２トランジスタ２００のゲート絶縁層になる。そのため、開口を形成したのち、第２ゲート絶縁層２１０をその開口の側面に形成することが好ましい（図１０（Ｃ））。第２ゲート絶縁層２１０は、ＣＶＤ法またはスパッタリング法等を用いて形成することができる。 Next, an opening is formed in a region where the second semiconductor layer 201 is formed. As a result, the surface of the second capacitor electrode 320 is exposed. The side wall of the opening becomes a gate insulating layer of the second transistor 200. Therefore, after forming the opening, it is preferable to form the second gate insulating layer 210 on a side surface of the opening (FIG. 10C). The second gate insulating layer 210 can be formed using a CVD method, a sputtering method, or the like.
図１１に、第２半導体層２０１の形成から、ビット線５００の形成工程を実施した後の断面図を示す。 FIG. 11 shows a cross-sectional view after the formation of the second semiconductor layer 201 and the formation process of the bit line 500 are performed.
第２半導体層２０１は、第２容量電極３２０と電気的に接続するように形成する。とくに、第２半導体層２０１に酸化物半導体を用いることが好ましい。酸化物半導体膜は例えば、スパッタリング法で形成することができる（図１１（Ａ））。 The second semiconductor layer 201 is formed so as to be electrically connected to the second capacitor electrode 320. In particular, an oxide semiconductor is preferably used for the second semiconductor layer 201. For example, the oxide semiconductor film can be formed by a sputtering method (FIG. 11A).
次に、絶縁膜２５１を形成したのち、第２半導体層２０１と重なる領域をエッチングで取り除く。このとき、絶縁膜２５１、第２層間膜２５０、絶縁層１５１及び絶縁層１５２の、導電層３２１と重なる領域に開口を形成することが好ましい（図１１（Ｂ））。 Next, after the insulating film 251 is formed, a region overlapping with the second semiconductor layer 201 is removed by etching. At this time, an opening is preferably formed in a region of the insulating film 251, the second interlayer film 250, the insulating layer 151, and the insulating layer 152 that overlaps with the conductive layer 321 (FIG. 11B).
次に、導電層３２１と電気的に接続するように導電層６００ａを形成する。また、ビット線５００を第２半導体層２０１と電気的に接続するように形成する。 Next, the conductive layer 600 a is formed so as to be electrically connected to the conductive layer 321. Further, the bit line 500 is formed so as to be electrically connected to the second semiconductor layer 201.
以上の工程により、半導体記憶装置２を作製することができる。 The semiconductor memory device 2 can be manufactured through the above steps.
当該半導体記憶装置は、第１ゲート電極は、第２トランジスタのソース電極またはドレイン電極として機能し、第２半導体層は、その第１ゲート電極と重なるように形成されている。そのため、第２トランジスタのソース電極とドレイン電極は、トランジスタを形成する基板に垂直に、第２半導体層を挟持して配置される。よって、第２トランジスタは、例えばプレーナ型のトランジスタに比べ、占有面積を小さくすることができる。したがって、集積度の高い半導体記憶装置を提供することができる。 In the semiconductor memory device, the first gate electrode functions as a source electrode or a drain electrode of the second transistor, and the second semiconductor layer is formed so as to overlap the first gate electrode. Therefore, the source electrode and the drain electrode of the second transistor are disposed perpendicular to the substrate on which the transistor is formed, with the second semiconductor layer interposed therebetween. Therefore, the area occupied by the second transistor can be reduced as compared with, for example, a planar transistor. Therefore, a highly integrated semiconductor memory device can be provided.
また、キャパシタ３００ｂは、第２容量電極３２０と第１容量電極３１０ｂを容量電極として用いているため、キャパシタ３００ｂの占有面積を小さくすることができる。その結果、集積度の高い半導体記憶装置を提供することができる。 In addition, since the capacitor 300b uses the second capacitor electrode 320 and the first capacitor electrode 310b as capacitor electrodes, the area occupied by the capacitor 300b can be reduced. As a result, a highly integrated semiconductor memory device can be provided.
（実施の形態６）
本実施の形態では、実施の形態１から５に例示した酸化物半導体膜に用いることができる、ＣＡＡＣ−ＯＳ膜について説明する。
(Embodiment 6)
In this embodiment, a CAAC-OS film that can be used for the oxide semiconductor films described in Embodiments 1 to 5 will be described.
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。 In most cases, a crystal part included in the CAAC-OS film fits in a cube whose one side is less than 100 nm. Further, in the observation image obtained by a transmission electron microscope (TEM), the boundary between the crystal part and the crystal part included in the CAAC-OS film is not clear. In addition, a clear grain boundary (also referred to as a grain boundary) cannot be confirmed in the CAAC-OS film by TEM. Therefore, in the CAAC-OS film, reduction in electron mobility due to grain boundaries is suppressed.
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。 The crystal part included in the CAAC-OS film is aligned so that, for example, the c-axis is in a direction parallel to the normal vector of the formation surface of the CAAC-OS film or the normal vector of the surface, and is perpendicular to the ab plane. When viewed from the direction, the metal atoms are arranged in a triangular shape or a hexagonal shape, and when viewed from the direction perpendicular to the c-axis, the metal atoms are arranged in layers, or the metal atoms and oxygen atoms are arranged in layers. Note that the directions of the a-axis and the b-axis may be different between different crystal parts. In this specification, the term “perpendicular” includes a range of 80 ° to 100 °, preferably 85 ° to 95 °. In addition, a simple term “parallel” includes a range of −10 ° to 10 °, preferably −5 ° to 5 °.
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。 Note that the distribution of crystal parts in the CAAC-OS film is not necessarily uniform. For example, in the formation process of the CAAC-OS film, when crystal growth is performed from the surface side of the oxide semiconductor film, the ratio of crystal parts in the vicinity of the surface of the oxide semiconductor film is higher in the vicinity of the surface. Further, when an impurity is added to the CAAC-OS film, the crystallinity of a crystal part in the impurity-added region may be decreased.
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。 Since the c-axis of the crystal part included in the CAAC-OS film is aligned in a direction parallel to the normal vector of the formation surface of the CAAC-OS film or the normal vector of the surface, the shape of the CAAC-OS film ( Depending on the cross-sectional shape of the surface to be formed or the cross-sectional shape of the surface, they may face in different directions. The crystal part is formed when a film is formed or when a crystallization process such as a heat treatment is performed after the film formation. Therefore, the c-axes of the crystal parts are aligned in a direction parallel to the normal vector of the surface where the CAAC-OS film is formed or the normal vector of the surface.
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。 In a transistor using a CAAC-OS film, change in electrical characteristics due to irradiation with visible light or ultraviolet light is small. Therefore, the transistor has high reliability.
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図１２乃至図１５を用いて詳細に説明する。なお、特に断りがない限り、図１２乃至図１５は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１２において丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。 An example of a crystal structure included in the CAAC-OS film will be described in detail with reference to FIGS. Unless otherwise specified, in FIGS. 12 to 15, the upward direction is the c-axis direction, and the plane orthogonal to the c-axis direction is the ab plane. Note that the upper half and the lower half simply refer to the upper half and the lower half when the ab surface is used as a boundary. In FIG. 12, O surrounded by a circle represents tetracoordinate O, and O surrounded by a double circle represents tricoordinate O.
図１２（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１２（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１２（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１２（Ａ）に示す小グループは電荷が０である。 FIG. 12A illustrates a structure including one hexacoordinate In and six tetracoordinate oxygen atoms adjacent to In (hereinafter, tetracoordinate O). Here, a structure in which only one oxygen atom is adjacent to one metal atom is referred to as a small group. The structure in FIG. 12A has an octahedral structure, but is illustrated as a planar structure for simplicity. Note that three tetracoordinate O atoms exist in each of an upper half and a lower half in FIG. In the small group illustrated in FIG. 12A, electric charge is 0.
図１２（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１２（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１２（Ｂ）に示す構造をとりうる。図１２（Ｂ）に示す小グループは電荷が０である。 FIG. 12B illustrates one pentacoordinate Ga, three tricoordinate oxygen atoms adjacent to Ga (hereinafter, tricoordinate O), and two tetracoordinates close to Ga. And a structure having O. All tricoordinate O atoms are present on the ab plane. One tetracoordinate O atom exists in each of an upper half and a lower half in FIG. Further, since In also has five coordination, the structure illustrated in FIG. 12B can be employed. In the small group illustrated in FIG. 12B, electric charge is 0.
図１２（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１２（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１２（Ｃ）に示す小グループは電荷が０である。 FIG. 12C illustrates a structure including one tetracoordinate Zn and four tetracoordinate O adjacent to Zn. There may be three tetracoordinate O atoms in the upper half of FIG. 12C and one tetracoordinate O atom in the lower half. In the small group illustrated in FIG. 12C, electric charge is 0.
図１２（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１２（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１２（Ｄ）に示す小グループは電荷が＋１となる。 FIG. 12D illustrates a structure including one hexacoordinate Sn and six tetracoordinate O adjacent to Sn. In FIG. 12D, there are three tetracoordinate O atoms in the upper half and three tetracoordinate O atoms in the lower half. In the small group illustrated in FIG. 12D, electric charge is +1.
図１２（Ｅ）に、２個のＺｎを含む小グループを示す。図１２（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１２（Ｅ）に示す小グループは電荷が−１となる。 FIG. 12E illustrates a small group including two Zn atoms. In FIG. 12E, there is one tetracoordinate O in the upper half and one tetracoordinate O in the lower half. In the small group illustrated in FIG. 12E, electric charge is -1.
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループと呼ぶ。 Here, an aggregate of a plurality of small groups is referred to as a medium group, and an aggregate of a plurality of medium groups is referred to as a large group.
ここで、これらの小グループ同士が結合する規則について説明する。６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、４配位の金属原子（Ｚｎ）のいずれかと結合することになる。 Here, a rule for combining these small groups will be described. The three Os in the upper half of hexacoordinate In each have three adjacent Ins in the downward direction, and the three Os in the lower half each have three adjacent Ins in the upper direction. One O in the upper half of pentacoordinate Ga has one adjacent Ga in the downward direction, and one O in the lower half has one adjacent Ga in the upper direction. One O in the upper half of tetracoordinate Zn has one neighboring Zn in the lower direction, and three Os in the lower half each have three neighboring Zn in the upper direction. In this way, the number of upward tetracoordinate O atoms of a metal atom is equal to the number of adjacent metal atoms in the downward direction of the O, and similarly the number of downward tetracoordinate O atoms of the metal atom is , The number of adjacent metal atoms in the upper direction of O is equal. Since O is 4-coordinate, the sum of the number of adjacent metal atoms in the downward direction and the number of adjacent metal atoms in the upward direction is 4. Therefore, when the sum of the number of tetracoordinate O atoms in the upward direction of a metal atom and the number of tetracoordinate O atoms in the downward direction of another metal atom is four, Small groups can be joined together. For example, in the case where a hexacoordinate metal atom (In or Sn) is bonded via tetracoordinate O in the lower half, since there are three tetracoordinate O atoms, a pentacoordinate metal atom (Ga or In) and any of four-coordinate metal atoms (Zn).
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。 The metal atoms having these coordination numbers are bonded via tetracoordinate O in the c-axis direction. In addition, a plurality of small groups are combined to form a middle group so that the total charge of the layer structure becomes zero.
図１３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１３（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１３（Ｃ）は、図１３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。 FIG. 13A is a model diagram of a middle group included in an In—Sn—Zn—O-based layer structure. FIG. 13B illustrates a large group including three medium groups. Note that FIG. 13C illustrates an atomic arrangement in the case where the layered structure in FIG. 13B is observed from the c-axis direction.
図１３（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１３（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１３（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。 In FIG. 13A, for simplicity, tricoordinate O is omitted, and tetracoordinate O is only the number. For example, three tetracoordinates are provided in each of the upper half and the lower half of Sn. The presence of O is shown as 3 in a round frame. Similarly, in FIG. 13A, one tetracoordinate O atom exists in each of the upper half and the lower half of In, which is indicated as 1 in a round frame. Similarly, in FIG. 13A, the lower half includes one tetracoordinate O, the upper half includes three tetracoordinate O, and the upper half includes one. In the lower half, Zn having three tetracoordinate O atoms is shown.
図１３（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。 In FIG. 13A, the middle group forming the In—Sn—Zn—O-based layer structure includes three tetracoordinate O atoms in the upper half and the lower half in order from the top. Are bonded to In in the upper and lower halves one by one, and the In is bonded to Zn having three tetracoordinate O atoms in the upper half. A small group consisting of two Zn atoms with four tetracoordinate O atoms in the upper half and the lower half through Coordinate O, and the In is composed of two Zn atoms with one tetracoordinate O atom in the upper half. In this configuration, three tetracoordinate O atoms are bonded to Sn in the upper and lower halves through one tetracoordinate O atom in the lower half of the small group. A plurality of medium groups are combined to form a large group.
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１２（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。 Here, in the case of tricoordinate O and tetracoordinate O, the charges per bond can be considered to be −0.667 and −0.5, respectively. For example, the charges of In (6-coordinate or 5-coordinate), Zn (4-coordinate), and Sn (5-coordinate or 6-coordinate) are +3, +2, and +4, respectively. Therefore, the small group including Sn has a charge of +1. Therefore, in order to form a layer structure including Sn, a charge −1 that cancels the charge +1 is required. As a structure with charge −1, a small group including two Zn atoms can be given as illustrated in FIG. For example, if there is one small group containing Sn and one small group containing 2 Zn, the charge is canceled out, so the total charge of the layer structure can be zero.
具体的には、図１３（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。 Specifically, when the large group illustrated in FIG. 13B is repeated, an In—Sn—Zn—O-based crystal (In 2 SnZn 3 O 8 ) can be obtained. Note that an In—Sn—Zn—O-based layer structure obtained can be represented by a composition formula, In 2 SnZn 2 O 7 (ZnO) m (m is 0 or a natural number). Note that an In—Sn—Zn—O-based crystal is preferable when the number of m is large because crystallinity is improved.
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系の材料などを用いた場合も同様である。 In addition, an In—Sn—Ga—Zn-based oxide, which is an oxide of a quaternary metal, and an In—Ga—Zn-based oxide, which is an oxide of a ternary metal (also referred to as IGZO). In-Al-Zn-based oxide, Sn-Ga-Zn-based oxide, Al-Ga-Zn-based oxide, Sn-Al-Zn-based oxide, In-Hf-Zn-based oxide, In -La-Zn oxide, In-Ce-Zn oxide, In-Pr-Zn oxide, In-Nd-Zn oxide, In-Sm-Zn oxide, In-Eu-Zn oxide Oxide, In-Gd-Zn-based oxide, In-Tb-Zn-based oxide, In-Dy-Zn-based oxide, In-Ho-Zn-based oxide, In-Er-Zn-based oxide, In- Tm-Zn-based oxides, In-Yb-Zn-based oxides, In-Lu-Zn-based oxides, and binary metal acids In-Zn oxides, Sn-Zn oxides, Al-Zn oxides, Zn-Mg oxides, Sn-Mg oxides, In-Mg oxides, In-Ga oxides The same applies to the case where the above materials are used.
例えば、図１４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループのモデル図を示す。 For example, FIG. 14A illustrates a model diagram of a middle group forming an In—Ga—Zn-based layer structure.
図１４（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。 In FIG. 14A, the middle group that forms the In—Ga—Zn-based layer structure includes three tetracoordinate O atoms in the upper half and the lower half in order from the top. Is bonded to Zn in the upper half, and through four tetracoordinate O atoms in the lower half of the Zn, one tetracoordinate O atom is bonded to Ga in the upper and lower halves one by one. In this configuration, three tetracoordinate O atoms are bonded to In in the upper half and the lower half through one tetracoordinate O atom in the lower half of the Ga. A plurality of medium groups are combined to form a large group.
図１４（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。 FIG. 14B illustrates a large group including three medium groups. Note that FIG. 14C illustrates an atomic arrangement in the case where the layered structure in FIG. 14B is observed from the c-axis direction.
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。 Here, charges of In (6-coordinate or 5-coordinate), Zn (4-coordinate), and Ga (5-coordinate) are +3, +2, and +3, respectively. The small group including the charge is 0. Therefore, in the case of a combination of these small groups, the total charge of the medium group is always zero.
また、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループは、図１４（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。 In addition, the middle group forming the In—Ga—Zn-based layer structure is not limited to the middle group illustrated in FIG. 14A, and a large group in which middle groups having different arrangements of In, Ga, and Zn are combined. Possible.
具体的には、図１４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。 Specifically, when the large group illustrated in FIG. 14B is repeated, an In—Ga—Zn-based crystal can be obtained. Note that the obtained In—Ga—Zn-based layer structure can be represented by a composition formula, InGaO 3 (ZnO) n (n is a natural number).
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図１５（Ａ）に示す結晶構造を取りうる。なお、図１５（Ａ）に示す結晶構造において、図１２（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。 In the case of n = 1 (InGaZnO 4 ), for example, the crystal structure shown in FIG. Note that in the crystal structure illustrated in FIG. 15A, as described with reference to FIG. 12B, since Ga and In have five coordination, a structure in which Ga is replaced with In can be employed.
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図１５（Ｂ）に示す結晶構造を取りうる。なお、図１５（Ｂ）に示す結晶構造において、図１２（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。 In the case of n = 2 (InGaZn 2 O 5 ), for example, the crystal structure shown in FIG. 15B can be taken. Note that in the crystal structure illustrated in FIG. 15B, as described in FIG. 12B, since Ga and In have five coordination, a structure in which Ga is replaced with In can be used.
（実施の形態７）
本実施の形態では、本発明の一態様の半導体記憶装置の構成例について、図１６を参照して説明する。
(Embodiment 7)
In this embodiment, a structural example of a semiconductor memory device according to one embodiment of the present invention will be described with reference to FIGS.
図１６は、本発明の一態様の半導体記憶装置の主要部における回路図である。半導体記憶装置は、第１トランジスタ１１０１、第２トランジスタ１１０２及びキャパシタ１１０３を備える。 FIG. 16 is a circuit diagram of a main part of the semiconductor memory device of one embodiment of the present invention. The semiconductor memory device includes a first transistor 1101, a second transistor 1102, and a capacitor 1103.
半導体記憶装置は、第１トランジスタ１１０１のゲートと、第２トランジスタ１１０２の第１の電極と、キャパシタ１１０３の一方の電極とがそれぞれ電気的に接続されるノード（保持ノードＲ）を備える。 The semiconductor memory device includes a node (holding node R) to which the gate of the first transistor 1101, the first electrode of the second transistor 1102, and one electrode of the capacitor 1103 are electrically connected.
また、第１トランジスタ１１０１の第１の電極と電気的に接続する配線を配線Ｓ２、第２の電極と電気的に接続する配線を配線Ｄとする。また、第２トランジスタ１１０２のゲートに接続する配線を配線Ｗ１、第２の電極と電気的に接続する配線を配線Ｓ１とする。また、キャパシタ１１０３の他方の電極と電気的に接続する配線を配線Ｗ２とする。 A wiring electrically connected to the first electrode of the first transistor 1101 is a wiring S2, and a wiring electrically connected to the second electrode is a wiring D. A wiring connected to the gate of the second transistor 1102 is a wiring W1, and a wiring electrically connected to the second electrode is a wiring S1. A wiring electrically connected to the other electrode of the capacitor 1103 is a wiring W2.
半導体記憶装置へデータを書き込む際、配線Ｗ１に第２トランジスタ１１０２をオン状態にさせる電位を入力し、配線Ｓ１から第２トランジスタ１１０２の第２の電極に所定の電位を入力することにより、保持ノードＲに所定の電位を書き込むことができる。その後、配線Ｗ１に第２トランジスタ１１０２をオフ状態とする電位を入力すると、保持ノードＲに当該電位が保持される。 When writing data to the semiconductor memory device, a potential for turning on the second transistor 1102 is input to the wiring W1, and a predetermined potential is input to the second electrode of the second transistor 1102 from the wiring S1, so that the holding node A predetermined potential can be written to R. After that, when a potential for turning off the second transistor 1102 is input to the wiring W1, the potential is held in the holding node R.
また、保持ノードＲに保持されている電位に応じて、保持ノードＲにゲートが接続された第１トランジスタ１１０１はオン状態またはオフ状態となる。したがって、配線Ｓ２と配線Ｄの一方に読み出しのための電位を入力し、他方の電位を検知することにより、読み出しを行うことができる。 Further, the first transistor 1101 whose gate is connected to the holding node R is turned on or off depending on the potential held at the holding node R. Therefore, reading can be performed by inputting a potential for reading to one of the wiring S2 and the wiring D and detecting the other potential.
このように、本発明の一態様の半導体記憶装置へのデータの書き込みまたは消去を行う際、第２トランジスタ１１０２をオン状態とするだけの電圧を用いればよい。さらに、保持ノードＲに書き込むのに要する電圧として、第１トランジスタ１１０１のオン状態またはオフ状態を制御するだけの電圧を用いればよい。したがって、本発明の一態様の半導体記憶装置の駆動において、フラッシュメモリのように高電圧を必要としないため、極めて消費電力が低減された半導体記憶装置が実現できる。 In this manner, when data is written to or erased from the semiconductor memory device according to one embodiment of the present invention, a voltage that only turns on the second transistor 1102 may be used. Further, as a voltage required for writing to the holding node R, a voltage that only controls the on state or the off state of the first transistor 1101 may be used. Therefore, the driving of the semiconductor memory device according to one embodiment of the present invention does not require a high voltage unlike a flash memory, so that a semiconductor memory device with extremely low power consumption can be realized.
ここで第２トランジスタ１１０２として、チャネルが形成される半導体にシリコンを用いたトランジスタに比べて、オフ状態におけるリーク電流（オフ電流）が低減されたトランジスタを用いることが好ましい。具体的には、チャネルが形成される半導体として、シリコンよりもバンドギャップの広い半導体を用いたトランジスタを用いる。シリコンよりも広いバンドギャップを有する半導体として化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。 Here, as the second transistor 1102, it is preferable to use a transistor with reduced leakage current (off-state current) in an off state as compared with a transistor in which silicon is used for a semiconductor in which a channel is formed. Specifically, a transistor using a semiconductor having a wider band gap than silicon is used as a semiconductor in which a channel is formed. As a semiconductor having a wider band gap than silicon, there are compound semiconductors such as an oxide semiconductor and a nitride semiconductor.
特に、第２トランジスタ１１０２のチャネルを構成する半導体として、酸化物半導体を用いることが好ましい。 In particular, an oxide semiconductor is preferably used as a semiconductor included in the channel of the second transistor 1102.
このように、第２トランジスタ１１０２にオフ電流が低減されたトランジスタを適用することにより、電力が供給されない状況でも記憶内容の保持が可能な半導体記憶装置を得ることが出来る。 In this manner, by using a transistor with reduced off-state current as the second transistor 1102, a semiconductor memory device capable of holding stored data even when power is not supplied can be obtained.
（実施の形態８）
本実施の形態では、上記実施の形態に開示した半導体記憶装置を少なくとも一部に用いた半導体装置の一例であるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）について説明する。
(Embodiment 8)
In this embodiment, a CPU (Central Processing Unit) which is an example of a semiconductor device using at least part of the semiconductor memory device disclosed in the above embodiment will be described.
図１７（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１７（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１７（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。 FIG. 17A is a block diagram illustrating a specific structure of a CPU. The CPU shown in FIG. 17A has an ALU 1191 (ALU: arithmetic circuit unit), an ALU controller 1192, an instruction decoder 1193, an interrupt controller 1194, a timing controller 1195, a register 1196, a register controller 1197, an ALU 1191 (arithmetic logic unit). A bus interface 1198 (Bus I / F), a rewritable ROM 1199, and a ROM interface 1189 (ROM I / F) are included. As the substrate 1190, a semiconductor substrate, an SOI substrate, a glass substrate, or the like is used. The ROM 1199 and the ROM interface 1189 may be provided in separate chips. Needless to say, the CPU illustrated in FIG. 17A is just an example in which the configuration is simplified, and an actual CPU may have various configurations depending on the application.
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。 Instructions input to the CPU via the bus interface 1198 are input to the instruction decoder 1193, decoded, and then input to the ALU controller 1192, interrupt controller 1194, register controller 1197, and timing controller 1195.
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。 The ALU controller 1192, interrupt controller 1194, register controller 1197, and timing controller 1195 perform various controls based on the decoded instructions. Specifically, the ALU controller 1192 generates a signal for controlling the operation of the ALU 1191. The interrupt controller 1194 determines and processes an interrupt request from an external input / output device or a peripheral circuit from the priority or mask state during execution of the CPU program. The register controller 1197 generates an address of the register 1196, and reads and writes the register 1196 according to the state of the CPU.
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。 In addition, the timing controller 1195 generates a signal for controlling the operation timing of the ALU 1191, the ALU controller 1192, the instruction decoder 1193, the interrupt controller 1194, and the register controller 1197. For example, the timing controller 1195 includes an internal clock generation unit that generates an internal clock signal CLK2 based on the reference clock signal CLK1, and supplies the internal clock signal CLK2 to the various circuits.
図１７（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルには、論理（値）を反転させる論理素子と上記実施の形態に開示した半導体記憶装置の両方を備える。 In the CPU illustrated in FIG. 17A, a memory cell is provided in the register 1196. The memory cell of the register 1196 includes both a logic element that inverts logic (value) and the semiconductor memory device disclosed in the above embodiment.
図１７（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、論理（値）を反転させる論理素子によるデータの保持を行うか、半導体記憶装置によるデータの保持を行うかを、選択する。論理（値）を反転させる論理素子によるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。半導体記憶装置におけるデータの保持が選択されている場合、半導体記憶装置へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。 In the CPU illustrated in FIG. 17A, the register controller 1197 selects a holding operation in the register 1196 in accordance with an instruction from the ALU 1191. In other words, in the memory cell included in the register 1196, whether to hold data by a logic element that inverts logic (value) or to hold data by a semiconductor memory device is selected. When holding of data by a logic element that inverts logic (value) is selected, power supply voltage is supplied to a memory cell in the register 1196. When data retention in the semiconductor memory device is selected, data is rewritten to the semiconductor memory device, and supply of power supply voltage to the memory cells in the register 1196 can be stopped.
電源停止に関しては、図１７（Ｂ）または図１７（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１７（Ｂ）及び図１７（Ｃ）の回路の説明を行う。 The power supply is stopped by providing a switching element between the memory cell group and a node to which the power supply potential VDD or the power supply potential VSS is applied, as shown in FIG. 17B or FIG. Can do. The circuits in FIGS. 17B and 17C will be described below.
図１７（Ｂ）及び図１７（Ｃ）では、レジスタ１１９６は、メモリセルへの電源電位の供給を制御するスイッチング素子を備える。 In FIGS. 17B and 17C, the register 1196 includes a switching element that controls supply of a power supply potential to the memory cell.
図１７（Ｂ）に示すレジスタ１１９６は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、論理（値）を反転させる論理素子と上記半導体記憶装置の両方を備えている。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。 A register 1196 illustrated in FIG. 17B includes a switching element 1141 and a memory cell group 1143 including a plurality of memory cells 1142. Specifically, each memory cell 1142 includes both a logic element that inverts logic (value) and the semiconductor memory device. A high-level power supply potential VDD is supplied to each memory cell 1142 included in the memory cell group 1143 through the switching element 1141. Further, each memory cell 1142 included in the memory cell group 1143 is supplied with the potential of the signal IN and the low-level power supply potential VSS.
図１７（Ｂ）では、スイッチング素子１１４１として、トランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。 In FIG. 17B, a transistor is used as the switching element 1141, and switching of the transistor is controlled by a signal SigA applied to the gate electrode.
なお、図１７（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。 Note that FIG. 17B illustrates a structure in which the switching element 1141 includes only one transistor; however, there is no particular limitation, and a plurality of transistors may be included. In the case where the switching element 1141 includes a plurality of transistors functioning as switching elements, the plurality of transistors may be connected in parallel, may be connected in series, or may be combined in series and parallel. May be connected.
また、図１７（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、レジスタ１１９６の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。 FIG. 17C illustrates an example of the register 1196 in which a low-level power supply potential VSS is supplied to each memory cell 1142 included in the memory cell group 1143 through the switching element 1141. The switching element 1141 can control supply of the low-level power supply potential VSS to each memory cell 1142 included in the memory cell group 1143.
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。 A switching element is provided between the memory cell group and a node to which the power supply potential VDD or the power supply potential VSS is applied to temporarily stop the operation of the CPU and retain data even when the supply of the power supply voltage is stopped. It is possible to reduce power consumption. Specifically, for example, the operation of the CPU can be stopped while the user of the personal computer stops inputting information to an input device such as a keyboard, thereby reducing power consumption. it can.
また、このようなＣＰＵが適用された電子機器は、消費電力が低減されているため、例えば太陽電池や非接触給電（ワイヤレス給電ともいう）によって得られる比較的小さな電力でも十分に動作させることができる。例えば、電子機器に太陽電池モジュールまたは非接触給電モジュールと、このようなモジュールによって得られた電力を蓄電する２次電池（リチウムイオン電池など）を備える構成とする。 In addition, since electronic devices to which such a CPU is applied have reduced power consumption, they can operate sufficiently even with relatively small power obtained by, for example, solar cells or non-contact power feeding (also referred to as wireless power feeding). it can. For example, the electronic device includes a solar battery module or a non-contact power supply module and a secondary battery (such as a lithium ion battery) that stores electric power obtained by such a module.
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。 Here, the CPU has been described as an example, but the present invention can also be applied to LSIs such as a DSP (Digital Signal Processor), a custom LSI, and an FPGA (Field Programmable Gate Array).
（実施の形態９）
本明細書に開示する半導体記憶装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１８及び図１９に示す。
(Embodiment 9)
The semiconductor memory device disclosed in this specification can be applied to a variety of electronic devices (including game machines). As electronic equipment, display devices such as televisions, monitors, lighting devices, desktop or notebook personal computers, word processors, image playback that plays back still images or moving images stored on recording media such as DVDs (Digital Versatile Discs) Device, Portable CD player, Radio, Tape recorder, Headphone stereo, Stereo, Cordless phone cordless handset, Transceiver, Portable radio, Mobile phone, Car phone, Portable game machine, Calculator, Personal digital assistant, Electronic notebook, Electronic book, Electronic translators, audio input devices, video cameras, digital still cameras, high-frequency heating devices such as electric shavers, microwave ovens, electric rice cookers, electric washing machines, vacuum cleaners, air conditioners, etc., dishwashers, dish drying Container, clothes dryer, futon燥器, electric refrigerators, electric freezers, electric refrigerator, DNA storage freezers, smoke detectors, radiation counters, medical devices such as dialyzers, and the like. Further examples include industrial equipment such as guide lights, traffic lights, belt conveyors, elevators, escalators, industrial robots, and power storage systems. In addition, an engine using petroleum, a moving body driven by an electric motor using electric power from a non-aqueous secondary battery, and the like are also included in the category of electric equipment. Examples of the moving body include an electric vehicle (EV), a hybrid vehicle (HEV) having both an internal combustion engine and an electric motor, a plug-in hybrid vehicle (PHEV), a tracked vehicle in which these tire wheels are changed to an endless track, and electric assist. Examples include motorbikes including bicycles, motorcycles, electric wheelchairs, golf carts, small or large ships, submarines, helicopters, aircraft, rockets, artificial satellites, space probes, planetary probes, and space ships. Specific examples of these electronic devices are shown in FIGS.
図１８（Ａ）は、携帯音楽プレーヤであり、本体３０２１には表示部３０２３、耳に装着するための固定部３０２２、スピーカ、操作ボタン３０２４、外部メモリスロット３０２５等が設けられている。上記実施の形態で例示した半導体記憶装置や半導体装置を、本体３０２１に内蔵されているメモリやＣＰＵなどに適用することにより、より省電力化された携帯音楽プレーヤとすることができる。 FIG. 18A illustrates a portable music player, which includes a main body 3021 provided with a display portion 3023, a fixing portion 3022 to be attached to the ear, a speaker, operation buttons 3024, an external memory slot 3025, and the like. By applying the semiconductor memory device or the semiconductor device illustrated in the above embodiment mode to a memory or CPU incorporated in the main body 3021, a portable music player with further reduced power consumption can be obtained.
さらに、図１８（Ａ）に示す携帯音楽プレーヤにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。 Further, if the portable music player shown in FIG. 18A has an antenna, a microphone function, and a wireless function and is linked to a mobile phone, a wireless hands-free conversation is possible while driving a passenger car or the like.
図１８（Ｂ）はコンピュータであり、ＣＰＵを含む本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む。上記実施の形態に示した半導体記憶装置やＣＰＵ等の半導体装置を利用すれば、省電力化されたコンピュータとすることが可能となる。 FIG. 18B illustrates a computer, which includes a main body 9201 including a CPU, a housing 9202, a display portion 9203, a keyboard 9204, an external connection port 9205, a pointing device 9206, and the like. When the semiconductor memory device or the semiconductor device such as a CPU described in the above embodiment is used, a power-saving computer can be obtained.
図１９（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。上記実施の形態で例示した半導体記憶装置または半導体装置を筐体８００１に組み込まれた表示部８００２を動作するための駆動回路に用いることが可能である。 In FIG. 19A, a television device 8000 includes a display portion 8002 incorporated in a housing 8001, can display an image on the display portion 8002, and can output sound from a speaker portion 8003. The semiconductor memory device or the semiconductor device illustrated in the above embodiment can be used for a driver circuit for operating the display portion 8002 incorporated in the housing 8001.
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの、半導体表示装置を用いることができる。 The display portion 8002 includes a semiconductor display device such as a liquid crystal display device, a light emitting device including a light emitting element such as an organic EL element in each pixel, an electrophoretic display device, a DMD (Digital Micromirror Device), and a PDP (Plasma Display Panel). Can be used.
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。 The television device 8000 may include a receiver, a modem, and the like. The television device 8000 can receive a general television broadcast by a receiver, and is connected to a wired or wireless communication network via a modem so that it can be transmitted in one direction (sender to receiver) or bidirectional. It is also possible to perform information communication (between the sender and the receiver or between the receivers).
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。テレビジョン装置８０００は、上記実施の形態で例示した半導体記憶装置や、ＣＰＵなどの半導体装置を用いることが可能である。 In addition, the television device 8000 may include a CPU for performing information communication and a memory. As the television device 8000, the semiconductor memory device exemplified in the above embodiment modes or a semiconductor device such as a CPU can be used.
図１９（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、上記実施の形態で例示したＣＰＵなどの半導体装置を用いた電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１９（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。上記実施の形態で例示したＣＰＵを用いることにより、省電力に優れたエアコンディショナーを実現できる。 In FIG. 19A, an air conditioner including an indoor unit 8200 and an outdoor unit 8204 is an example of an electrical appliance using a semiconductor device such as a CPU exemplified in the above embodiment. Specifically, the indoor unit 8200 includes a housing 8201, an air outlet 8202, a CPU 8203, and the like. 19A illustrates the case where the CPU 8203 is provided in the indoor unit 8200, the CPU 8203 may be provided in the outdoor unit 8204. Alternatively, the CPU 8203 may be provided in both the indoor unit 8200 and the outdoor unit 8204. By using the CPU exemplified in the above embodiment, an air conditioner excellent in power saving can be realized.
図１９（Ａ）において、電気冷凍冷蔵庫８３００は、上記実施の形態で例示したＣＰＵなどの半導体装置を備える電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１９（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。上記実施の形態で例示したＣＰＵなどの半導体装置を電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。 In FIG. 19A, an electric refrigerator-freezer 8300 is an example of an electrical appliance including a semiconductor device such as a CPU exemplified in the above embodiment. Specifically, the electric refrigerator-freezer 8300 includes a housing 8301, a refrigerator door 8302, a freezer door 8303, a CPU 8304, and the like. In FIG. 19A, the CPU 8304 is provided inside the housing 8301. By using a semiconductor device such as a CPU exemplified in the above embodiment for the CPU 8304 of the electric refrigerator-freezer 8300, power saving can be achieved.
図１９（Ｂ）、及び図１９（Ｃ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。上記実施の形態で例示した半導体記憶装置やＣＰＵなどの半導体装置を電気自動車９７００の処理装置９７０４に用いることによって省電力化が図れる。 FIGS. 19B and 19C illustrate an example of an electric vehicle which is an example of an electric device. An electric vehicle 9700 is equipped with a secondary battery 9701. The output of the power of the secondary battery 9701 is adjusted by the control circuit 9702 and supplied to the driving device 9703. The control circuit 9702 is controlled by a processing device 9704 having a ROM, a RAM, a CPU, etc. (not shown). Power saving can be achieved by using a semiconductor device such as the semiconductor memory device or CPU exemplified in the above embodiment for the processing device 9704 of the electric vehicle 9700.
駆動装置９７０３は、直流電動機若しくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。 Drive device 9703 is configured by a DC motor or an AC motor alone, or a combination of an electric motor and an internal combustion engine. The processing device 9704 is based on input information such as operation information (acceleration, deceleration, stop, etc.) of the driver of the electric vehicle 9700 and information at the time of travel (information such as uphill and downhill, load information on the drive wheels, etc.). The control signal is output to the control circuit 9702. The control circuit 9702 controls the output of the driving device 9703 by adjusting the electric energy supplied from the secondary battery 9701 according to the control signal of the processing device 9704. When an AC motor is mounted, an inverter that converts direct current to alternating current is also built in, although not shown.
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。 This embodiment can be implemented in appropriate combination with any of the other embodiments described in this specification.
１ 半導体記憶装置
２ 半導体記憶装置
３ 半導体記憶装置
１０ メモリセル
２０ メモリセル
３０ メモリセル
１００ 第１トランジスタ
１０１ 第１半導体層
１０５ 第１ワード線
１０６ 第２ワード線
１１０ 第１ゲート絶縁層
１２０ 第１ゲート電極
１３０ ソース領域またはドレイン領域
１５０ 第１層間膜
１５１ 絶縁層
１５２ 絶縁層
２００ 第２トランジスタ
２０１ 第２半導体層
２１０ 第２ゲート絶縁層
２２０ 第２ゲート電極
２５０ 第２層間膜
２５１ 絶縁膜
３００ａ キャパシタ
３００ｂ キャパシタ
３００ｃ キャパシタ
３１０ａ 第１容量電極
３１０ｂ 第１容量電極
３１０ｃ 第１容量電極
３２０ 第２容量電極
３２１ 導電層
４１０ 容量層
５００ ビット線
７００ 絶縁層
６００ 導電層
６００ａ 導電層
６００ｂ 導電層
６０１ 導電層
１１０１ 第１トランジスタ
１１０２ 第２トランジスタ
１１０３ キャパシタ
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３０２１ 本体
３０２２ 固定部
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部メモリスロット
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置
DESCRIPTION OF SYMBOLS 1 Semiconductor memory device 2 Semiconductor memory device 3 Semiconductor memory device 10 Memory cell 20 Memory cell 30 Memory cell 100 1st transistor 101 1st semiconductor layer 105 1st word line 106 2nd word line 110 1st gate insulating layer 120 1st gate Electrode 130 source region or drain region 150 first interlayer film 151 insulating layer 152 insulating layer 200 second transistor 201 second semiconductor layer 210 second gate insulating layer 220 second gate electrode 250 second interlayer film 251 insulating film 300a capacitor 300b capacitor 300c capacitor 310a first capacitor electrode 310b first capacitor electrode 310c first capacitor electrode 320 second capacitor electrode 321 conductive layer 410 capacitor layer 500 bit line 700 insulating layer 600 conductive layer 600a conductive layer 600b conductive layer 601 conductive layer 1101 first layer Njisuta 1102 second transistor 1103 capacitor 1141 switching elements 1142 memory cells 1143 memory cell group 1189 ROM interface 1190 substrate 1191 ALU
1192 ALU Controller 1193 Instruction Decoder 1194 Interrupt Controller 1195 Timing Controller 1196 Register 1197 Register Controller 1198 Bus Interface 1199 ROM
3021 Main body 3022 Fixed portion 3023 Display portion 3024 Operation button 3025 External memory slot 8000 Television apparatus 8001 Case 8002 Display portion 8003 Speaker portion 8200 Indoor unit 8201 Case 8202 Air outlet 8203 CPU
8204 Outdoor unit 8300 Electric refrigerator-freezer 8301 Housing 8302 Refrigeration room door 8303 Freezing room door 8304 CPU
9201 Main body 9202 Case 9203 Display unit 9204 Keyboard 9205 External connection port 9206 Pointing device 9700 Electric vehicle 9701 Secondary battery 9702 Control circuit 9703 Driving device 9704 Processing device
Claims (4)
前記第１トランジスタは、第１半導体と、前記第１半導体の上に接する第１ゲート絶縁層と、前記第１ゲート絶縁層に接して前記第１半導体と重なる第１ゲート電極と、前記第１半導体の前記第１ゲート電極と重なる領域を挟むように設けられたソース領域及びドレイン領域と、を有し、
前記第２トランジスタは、前記第１ゲート電極に重なるように配置され前記第１ゲート電極に電気的に接続した第２半導体層と、前記第２半導体層の側面に接する第２ゲート絶縁層と、前記第２ゲート絶縁層に接して前記第２半導体層の側面の少なくとも一部を覆うように形成された第２ゲート電極と、を有し、
前記キャパシタは、前記第１ゲート電極の側面に接する容量層と、前記容量層に接して前記第１ゲート電極の側面の少なくとも一部を覆うように形成された第１容量電極と、を有し、
前記第１容量電極は絶縁膜を介して前記第２ゲート電極と重なる領域を有する半導体記憶装置。 A memory cell including a first transistor, a second transistor, and a capacitor;
The first transistor includes a first semiconductor, a first gate insulating layer in contact with the first semiconductor, a first gate electrode in contact with the first semiconductor and overlapping the first semiconductor, and the first transistor. A source region and a drain region provided so as to sandwich a region overlapping with the first gate electrode of the semiconductor,
The second transistor includes a second semiconductor layer disposed to overlap the first gate electrode and electrically connected to the first gate electrode; a second gate insulating layer in contact with a side surface of the second semiconductor layer; A second gate electrode formed in contact with the second gate insulating layer so as to cover at least a part of a side surface of the second semiconductor layer;
The capacitor, possess a capacitance layer in contact with the side surfaces of the first gate electrode, and a first capacitor electrode formed to cover at least a part of the side surface of the first gate electrode in contact with the capacitor layer ,
The first capacitor electrode is a semiconductor memory device that have a region overlapping with the second gate electrode through the insulating film.
前記第１トランジスタは、第１半導体と、前記第１半導体の上に接する第１ゲート絶縁層と、前記第１ゲート絶縁層に接して前記第１半導体と重なる第１ゲート電極と、前記第１半導体の前記第１ゲート電極と重なる領域を挟むように設けられたソース領域及びドレイン領域と、を有し、
前記第２トランジスタは、前記第１ゲート電極に重なるように配置され前記第１ゲート電極に電気的に接続した第２半導体層と、前記第２半導体層の側面に接する第２ゲート絶縁層と、前記第２ゲート絶縁層に接して前記第２半導体層の側面の少なくとも一部を覆うように形成された第２ゲート電極と、を有し、
前記キャパシタは、前記第１ゲート電極と前記第２半導体層とを電気的に接続する第２容量電極と、前記第２容量電極に接する容量層と、前記容量層に接し前記第２容量電極の側面の少なくとも一部を覆うように形成された第１容量電極と、を有する半導体記憶装置。 A memory cell including a first transistor, a second transistor, and a capacitor;
The first transistor includes a first semiconductor, a first gate insulating layer in contact with the first semiconductor, a first gate electrode in contact with the first semiconductor and overlapping the first semiconductor, and the first transistor. A source region and a drain region provided so as to sandwich a region overlapping with the first gate electrode of the semiconductor,
The second transistor includes a second semiconductor layer disposed to overlap the first gate electrode and electrically connected to the first gate electrode; a second gate insulating layer in contact with a side surface of the second semiconductor layer; A second gate electrode formed in contact with the second gate insulating layer so as to cover at least a part of a side surface of the second semiconductor layer;
The capacitor includes a second capacitor electrode that electrically connects the first gate electrode and the second semiconductor layer, a capacitor layer that is in contact with the second capacitor electrode, and a capacitor layer that is in contact with the capacitor layer. And a first capacitor electrode formed to cover at least part of the side surface.
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