JP3014316B2 - 半導体記憶装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ダイナミック型
半導体記憶装置に関し、特に信号読み出し誤り防止に関
するものである。 【０００２】 【従来の技術】図４は従来のダイナミック型半導体記憶
装置のビット線対の構造を示す。ビット線対ＢＬ，ＢＬ
バーには複数個のメモリセル（Ｃｓ）及びメモリセルと
ビット線を接続するための、ゲートにワード線信号（Ｗ
Ｌ0 ，ＷＬ1 ……）を受けるトランスファゲートＴＧが
接続される。また、各ビット線にはレファレンスレベル
発生のためのダミーセル（ＤＣ0 ，ＤＣ1 ）及びこれと
ビット線を接続するダミーワード線（ＤＷＬ1 ，ＤＷＬ
1 ）が接続され、またワード線，ダミーワード線が立ち
上って、ビット線対に信号電圧差が現われた後に、この
ビット線電位をセンス増幅するためのセンスアンプ（Ｓ
Ａ）が接続されている。また、コラムアドレスに従って
選択されたビット線対をデータ入出力線対（Ｉ／Ｏ，Ｉ
／Ｏバー）に接続するトランスファゲートＱ1 ，Ｑ1 バ
ーがあり、このゲートにはコラムデコーダ１出力が入力
される。 【０００３】次に、信号読み出し時に、各ビット線対上
に現われる信号電圧を考える。各ビット線は図５に示す
ように、各々セルプレートあるいは基板を介して接地電
位（固定電位）に対してＣ1 、対をなすビット線に対し
てＣ2 、隣接するビット線対のビット線に対してＣ3 な
る容量を有するものとする。ビット線長をｌ、メモリセ
ル容量をＣｓとする。メモリセルには、 “Ｈ”レベル：ＣｓＶCC（ＶCC書き込み） “Ｌ”レベル：０ （０Ｖ書き込み） ダミーセルには、１／２ＣｓＶCC（Ｃｓの容量に１／２
ＶCC書き込み等）なる電荷が蓄えられているものとす
る。 【０００４】ビット線のプリチャージレベルをＶCCとす
ると、例えばビット線ＢＬ1 に接続されるメモリセルが
選択され、ビット線ＢＬ1 バーにダミーセルが接続され
た場合、ビット線ＢＬ1 ，ＢＬ1 バーの電位ＶBL1 ，Ｖ
/BL1（／ＢＬ１はＢＬ１バーを示す）は、 【数１】 【０００５】式(1) 〜(3) より、ビット線ＢＬ1 ，ＢＬ
1 バーは共にプリチャージレベルが等しいことを考え、
式(1)-(2) ，式(1)-(3) の演算より、ビット線対間の電
位差は次のようになる。 【数２】【０００６】(4) 式の右辺第１項は本来の読み出し電圧
差、第２項は隣接するビット線対のビット線ＢＬ0 バ
ー，ＢＬ2 からの結合容量を介したノイズ成分である。 【０００７】ところでメモリの高集積化が進んで、ビッ
ト線ピッチが減少してくると、ビット線対間容量Ｃ3 が
増大し、(4) 式の第２項が大きくなってくる。従ってこ
れにより、読み出し電圧を著しく損ない、読み出し余裕
が低下するとともに、ソフトエラー率が悪化し、ついに
は誤動作に至るという問題を生ずる。 【０００８】以下の例は本発明者らの考案になる装置
で、上記の装置のもつ問題点を解消したもので、ビット
線間容量による隣接ビット線対間での雑音による読み出
し電圧振幅の低下を完全に零にすることができる半導体
記憶装置を示すものである。この例に係る半導体記憶装
置では、ビット線対上の１箇所又は複数箇所に交差部分
を設けることにより、対をなすビット線の各々が隣接ビ
ット線対から受ける容量結合雑音を全く同一にし、読み
出し電圧差の低下をなくすようにしている。 【０００９】次に、この従来の改良例による半導体記憶
装置を図６に従って説明する。本改良例においては、図
に示すように、各ビット線対（ＢＬ0 ，ＢＬ0 バー，Ｂ
Ｌ1 ，ＢＬ1 バー，……）は、４等分の区分ａ，ｂ，
ｃ，ｄに分かれ、これらの等分点ＣＰ1 ，ＣＰ2 ，ＣＰ
3 で、以下のように交差している。 ＢＬ0 ，ＢＬ0 バーは、ＣＰ2 で交差、 ＢＬ1 ，ＢＬ1 バーは、ＣＰ1 及びＣＰ3 で交差、 ´ＢＬ2 ，ＢＬ2 バーは、ＣＰ2 で交差、 ´ＢＬ3 ，ＢＬ3 バーは、ＣＰ1 及びＣＰ3 で交差、 即ち、ビット線対ＢＬ0 ，ＢＬ0 バーから数えて、奇数
番目のビット線対はＣＰ2 で交差し、偶数番目のビット
線対はＣＰ1 及びＣＰ3 で交差している。これにより、
各ビット線対が隣接するビット線対から受ける容量結合
ノイズは、前述の従来例と同様に考えると、以下のよう
になる。 【００１０】 ビット線ＢＬ1 及びＢＬ1 バーが隣接
ビット線対から受ける容量結合ノイズΔＶBL1 ´，Ｖ
/BL1´（／ＢＬ１はＢＬ１バーを示す）は、 【数３】 であり、両者は全く等しい。 【００１１】 ビット線ＢＬ2 及びＢＬ2 バーが隣接
ビット線対から受ける容量結合ノイズΔＶBL2 ´，Ｖ
/BL2´（／ＢＬ２はＢＬ２バーを示す）は、 【数４】であり、両者は全く等しい。 【００１２】以下、同様に、全ビット線対について、そ
れぞれ対をなすビット線が、隣接ビット線対から受ける
容量結合ノイズは全く等しいものとなる。なお、メモリ
アレイ端のビット線対ＢＬ0 ，ＢＬ0 バーについても、 【数５】 となり、両者は全く等しい。 【００１３】このように、本改良例では、対をなすビッ
ト線の各々が信号読み出し時に隣接するビット線対から
受ける容量結合ノイズが、全く等しくなっているので、
このノイズによる読み出し電圧差の低下を全くなくする
ことができ、読み出しマージンの拡大，ソフトエラー率
の向上を達成できる。 【００１４】図７は従来の第２の改良例を示す。本改良
例が図６の改良例と異なるのは、奇数番目のビット線対
（ＢＬ0 ，ＢＬ0 バー，ＢＬ2 ，ＢＬ2 バー，……）
に、更に、ビット線端ＣＰ4 で交差が追加されているこ
とである。本改良で設ける交差ＣＰ1 ，ＣＰ2 ，ＣＰ3
はいずれも、これらをビット線対について、完全に対称
形でレイアウトすることは不可能である。図６の改良例
の場合、偶数番目のビット線対（ＢＬ1 ，ＢＬ1 バー，
ＢＬ3 ，ＢＬ3 バー，……）については、各々、交差が
２ヶ所あるので、ビット線対全体については、バランス
したレイアウトが可能である。例えば、ビット線をＡｌ
層、これと交差可能な配線層をポリＳｉ層とすると、Ｃ
Ｐ1 では、ＢＬ1 をＡｌ，ＢＬ1 バーをポリＳｉ、ＣＰ
3 では、ＢＬ1 をポリＳｉ，ＢＬ1 バーをＡｌとすれば
よく、これにより、ビット線対の浮遊容量のアンバラン
スを避けることができる。図７の改良は、これと同様の
趣旨で、奇数番目のビット線対についてもバランスする
ように、ダミーの交差ＣＰ4 を追加したものであり、こ
れにより、全ビット線対について容量がバランスした状
態を実現できるものである。 【００１５】なお、上記改良例では、ビット線対を４区
分に分け、適当な場所で各々、交差させる場合を示した
が、この区分は８区分，１２区分等その整数倍であって
も同様の効果を奏する。図８は８区分の場合の例を示
し、これは、図７の形を２回繰り返した形であり、図７
の例と同様の効果が得られることは明らかである。 【００１６】次に、このような従来の改良例の問題点を
述べる。上記改良例のように、ビット線対に交差を含む
場合に、ダミーセル方式を適用する場合を考える。図９
は、図７の装置に従来のダミーセル方式を適用した場合
の構成例を示す。この図では、ワード線（ＷＬ0 ，ＷＬ
0 ´，ＷＬ1 ，ＷＬ1 ´，……）とビット線との交点の
○印はメモリセルが配置されていることを示し、また、
ダミーワード線（ＤＷＬ0 ，ＤＷＬ1 ）とビット線との
交点の○印はダミーセルが配置されていることを示す。
メモリセル配置は、図に示したように、例えば、ワード
線ＷＬ0 により選択されるメモリセルは、ビット線ＢＬ
0 ，ＢＬ1，ＢＬ2 ，ＢＬ3 ，……に接続され、ワード
線ＷＬ0 の隣りのワード線ＷＬ0 ´により選択されるメ
モリセルは、ビット線ＢＬ0 バー，ＢＬ1 バー，ＢＬ2
バー，ＢＬ3 バー，……に接続される等、交互に配置さ
れている。これは、ダミーセル配置についても同様で、
例えば、ダミーワード線ＤＷＬ0 により選択されるダミ
ーセルは、ビット線ＢＬ0 ，ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，
……に接続され、ダミーワード線ＤＷＬ1 により選択さ
れるダミーセルは、ビット線ＢＬ0 バー，ＢＬ1 バー，
ＢＬ2 バー，ＢＬ3 バー，……に接続される。 【００１７】ダミーセルは、メモリセルが接続されるビ
ット線とは反対側のビット線（レファレンス側のビット
線）に接続することが必要であることを考えると、図９
の場合、 ブロックａ中のワード線、ＷＬ0 ，ＷＬ0 ´が選択
された場合、ＷＬ0 が選択された場合、 ＤＷＬ1 を選
択し、ＷＬ0 ´が選択された場合、ＤＷＬ0 を選択すれ
ばよい。 ブロックｂ中のワード線、ＷＬ1 ，ＷＬ1 ´が選択
された場合、ＤＷＬ0 ，ＤＷＬ1 のいずれを選択しても
必ず不適合となるビット線対が総数のうち半数だけ存在
する。 ブロックｃ中のワード線、ＷＬ2 ，ＷＬ2 ´が選択
された場合、同様ＷＬ2 が選択された場合、 ＤＷＬ
0 を選択し、ＷＬ2 ´が選択された場合、ＤＷＬ1 を選
択すればよい。 ブロックｄ中のワード線、ＷＬ3 ，ＷＬ3 ´が選択
された場合、と同様の状況となる。 このように、従来のダミーセル方式は、このようなビッ
ト線対に交差を含む場合には適用できない。 【００１８】 【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、ビット線対に交差
を含む場合、通常のダミーセル方式ではダミーセルがレ
ファレンス側のビット線に接続されないビット線対が現
れ、その方式に適合しないという問題点があった。 【００１９】この発明は上記のような問題点を解消する
ためになされたもので、ビット線対に交差を含む場合に
も、ダミーセル方式を適用できる半導体記憶装置を得る
ことを目的とする。 【００２０】 【課題を解決するための手段】この発明に係る半導体記
憶装置は、それぞれが，それぞれが対応した列に配設さ
れた複数のメモリセルのうちの半数が接続される第１の
ビット線と残りの半数が接続される第２のビット線とか
らなる複数のビット線対、複数列に配設され，それぞれ
が対応した列のビット線対の第１のビット線と第２のビ
ット線との間の電位差を検知する複数のセンスアンプ、
それぞれが奇数列のビット線対の第１のビット線に接続
されたメモリセルと偶数列のビット線対の第１のビット
線に接続されたメモリセルとに接続された複数の第１の
ワード線、それぞれが奇数列のビット線対の第１のビッ
ト線に接続されたメモリセルと偶数列のビット線対の第
２のビット線に接続されたメモリセルとに接続された複
数の第２のワード線、それぞれが奇数列のビット線対の
第２のビット線に接続されたメモリセルと偶数列のビッ
ト線対の第１のビット線に接続されたメモリセルとに接
続された複数の第３のワード線、それぞれが奇数列のビ
ット線対の第２のビット線に接続されたメモリセルと偶
数列のビット線対の第２のビット線に接続されたメモリ
セルとに接続された複数の第４のワード線、上記各ビッ
ト線対のビット線に与えるためのレファレンス電位を発
生するレファレンス電位発生手段、レファレンス電位発
生手段を，奇数列のビット線対の第１のビット線と偶数
列のビット線対の第１のビット線に接続するための第１
のレファレンスワード線、レファレンス電位発生手段
を，奇数列のビット線対の第１のビット線と偶数列のビ
ット線対の第２のビット線に接続するための第２のレフ
ァレンスワード線、レファレンス電位発生手段を，奇数
列のビット線対の第２のビット線と偶数列のビット線対
の第１のビット線に接続するための第３のレファレンス
ワード線、レファレンス電位発生手段を，奇数列のビッ
ト線対の第２のビット線と偶数列のビット線対の第２の
ビット線に接続するための第４のレファレンスワード
線、選択されたワード線が第１ないし第４のいずれかで
あるかに応じて、上記第１ないし第４のレファレンスワ
ード線のうちのいずれかを選択するレファレンスワード
線デコード手段を備えたものである。 【００２１】また、この発明に係る半導体記憶装置は、
複数列，複数行に配設された複数のメモリセル、複数列
に配設され，それぞれが対応した列に配設された複数の
メモリセルのうちの半数が接続される第１のビット線と
残りの半数が接続される第２のビット線とからなる複数
のビット線対、複数列に配設され，それぞれが対応した
列のビット線対の第１のビット線と第２のビット線との
間の電位差を検知する複数のセンスアンプ、複数行に配
設され，それぞれが，対応した行に配設されるとともに
奇数列に配設されたビット線対の第１のビット線に接続
された複数のメモリセルと偶数列に配設されたビット線
対の第１のビット線に接続された複数のメモリセルとが
接続される複数の第１のワード線、複数行に配設され，
それぞれが，対応した行に配設されるとともに奇数列に
配設されたビット線対の第１のビット線に接続された複
数のメモリセルと偶数列に配設されたビット線対の第２
のビット線に接続された複数のメモリセルとが接続され
る複数の第２のワード線、複数行に配設され，それぞれ
が，対応した行に配設されるとともに奇数列に配設され
たビット線対の第２のビット線に接続された複数のメモ
リセルと偶数列に配設されたビット線対の第１のビット
線に接続された複数のメモリセルとが接続される複数の
第３のワード線、複数行に配設され，それぞれが，対応
した行に配設されるとともに奇数列に配設されたビット
線対の第２のビット線に接続された複数のメモリセルと
偶数列に配設されたビット線対の第２のビット線に接続
された複数のメモリセルとが接続される複数の第４のワ
ード線、複数列，４行に配設され，レファレンス電位を
与えるための複数のレファレンス電位供給手段、対応し
た行でかつ奇数列に配設されたレファレンス電位供給手
段のレファレンス電位を奇数列に配設されたビット線対
の第１のビット線に与えさせるとともに，対応した行で
かつ偶数列に配設されたレファレンス電位供給手段のレ
ファレンス電位を偶数列に配設されたビット線対の第１
のビット線に与えさせるための第１のレファレンスワー
ド線、対応した行でかつ奇数列に配設されたレファレン
ス電位供給手段のレファレンス電位を奇数列に配設され
たビット線対の第１のビット線に与えさせるとともに，
対応した行でかつ偶数列に配設されたレファレンス電位
供給手段のレファレンス電位を偶数列に配設されたビッ
ト線対の第２のビット線に与えさせるための第２のレフ
ァレンスワード線、対応した行でかつ奇数列に配設され
たレファレンス電位供給手段のレファレンス電位を奇数
列に配設されたビット線対の第２のビット線に与えさせ
るとともに，対応した行でかつ偶数列に配設されたレフ
ァレンス電位供給手段のレファレンス電位を偶数列に配
設されたビット線対の第１のビット線に与えさせるため
の第３のレファレンスワード線、対応した行でかつ奇数
列に配設されたレファレンス電位供給手段のレファレン
ス電位を奇数列に配設されたビット線対の第２のビット
線に与えさせるとともに，対応した行でかつ偶数列に配
設されたレファレンス電位供給手段のレファレンス電位
を偶数列に配設されたビット線対の第２のビット線に与
えさせるための第４のレファレンスワード線を備えたも
のである。 【００２２】 【００２３】 【００２４】 【発明の実施の形態】以下、この発明の実施例を述べ
る。図１に本発明の第１の実施例による半導体記憶装置
を示す。本実施例では、図９に示す従来のものと比べ
て、ダミーセルの構成が異なっている。ダミーワード線
ＤＷＬ0 〜ＤＷＬ3 は、選択ワード線の位置によりデコ
ードされ、４本のうち１本が選択状態になる。各ダミー
ワード線には、図示したようにダミーセルが配置され、
かつ、これらダミーワード線ＤＷＬ0 〜ＤＷＬ3 は、交
差ＣＰ4 の両側に２本ずつ配置されている。また、各ブ
ロックａ〜ｄは、ロウアドレスＲＡi ，ＲＡj （ｉ≠
ｊ）により、 ブロックａ：ＲＡi ＝ＲＡj ＝０ ブロックｂ：ＲＡi ＝０，ＲＡj ＝１ ブロックｃ：ＲＡi ＝１，ＲＡj ＝０ ブロックｄ：ＲＡi ＝ＲＡj ＝１ のように対応し、また、ワード線ＷＬ0 ，ＷＬ0 ´，Ｗ
Ｌ1 ，ＷＬ1 ´，……は、ロウアドレスＲＡk （ｋ≠
ｉ，ｋ≠ｊ）により、 ＷＬ0 ，ＷＬ1 ，ＷＬ2 ，ＷＬ3 ，… ：ＲＡk ＝０ ＷＬ0 ´，ＷＬ1 ´，ＷＬ2 ´，ＷＬ3 ´，… ：ＲＡ
k ＝１ のようにデコードされているものとする。 【００２５】このような本実施例では、選択されたワー
ド線に応じて、ダミーワード線ＤＷＬ0 〜ＤＷＬ3 を、
以下のように選択すればよい。 ブロックａ中の ＷＬ0 が選択された場合：ＤＷＬ0 ＷＬ0 ´が選択された場合：ＤＷＬ1 ブロックｂ中の ＷＬ1 が選択された場合：ＤＷＬ2 ＷＬ1 ´が選択された場合：ＤＷＬ3 ブロックｃ中の ＷＬ2 が選択された場合：ＤＷＬ1 ＷＬ2 ´が選択された場合：ＤＷＬ0 ブロックｄ中の ＷＬ3 が選択された場合：ＤＷＬ3 ＷＬ3 ´が選択された場合：ＤＷＬ2 【００２６】これらは、前期ロウアドレスＲＡi ，ＲＡ
j ，ＲＡk の値に対して、選択ダミーワード線を以下の
ように選択することを意味する。 【表１】 【００２７】このような動作の実現例を図２に示す。こ
れにより、上表に従ったデコードで、ダミーワード線駆
動トランジスタＴ0 〜Ｔ3 のうちの１つのゲートが
“Ｈ”レベルになり、ダミーワード線立ち上げ信号φR
の立ち上がりと共に、対応するダミーワード線が立ち上
がり、選択状態となる。 【００２８】このように、本実施例によれば、従来のダ
ミーセル方式と全く同様のダミーセル及びダミーワード
線を、１セット（ダミーワード線２本分）、交差ＣＰ4
をはさんで追加配置することにより、容易に交差を含む
ビット線方式の場合に適用できるダミーセル方式が実現
できる。 【００２９】なお、以上の説明中で、ワード線ＷＬ0 ，
ＷＬ0 ´はブロックａ中のワード線を代表して示したも
のであり、これはブロックａ中の他のワード線について
も全く同様であり、他のブロックに関しても同様であ
る。また、ダミーワード線の配置位置は、上記実施例の
位置に限らず、他の交差部の両側であってもよい。ま
た、上記実施例では、図７に示す従来の装置に適用した
場合を示したが、本発明は図６，図８等の他の装置にも
同様に適用が可能である。 【００３０】図３は本発明の第２の実施例による半導体
記憶装置を示す。この場合は、ダミーワード線ＤＷ
Ｌ2 ，ＤＷＬ3 に対しては、交差するビット線について
２本おきに隣り合うビット線に対して連続して、かつ、
１ビット線対あたりに１ヶ所ずつダミーセルを配置して
いる。このようにダミーセル配置を一部のダミーワード
線に関して変更することにより、交差部の片側にダミー
ワード線ＤＷＬ0 〜ＤＷＬ3 を４本共配置しても、支障
なくダミーセル方式が実現できる。なお、この場合も、
ダミーワード線ＤＷＬ0 〜ＤＷＬ3 のデコードは図２と
全く同じものを用いればよい。
半導体記憶装置に関し、特に信号読み出し誤り防止に関
するものである。 【０００２】 【従来の技術】図４は従来のダイナミック型半導体記憶
装置のビット線対の構造を示す。ビット線対ＢＬ，ＢＬ
バーには複数個のメモリセル（Ｃｓ）及びメモリセルと
ビット線を接続するための、ゲートにワード線信号（Ｗ
Ｌ0 ，ＷＬ1 ……）を受けるトランスファゲートＴＧが
接続される。また、各ビット線にはレファレンスレベル
発生のためのダミーセル（ＤＣ0 ，ＤＣ1 ）及びこれと
ビット線を接続するダミーワード線（ＤＷＬ1 ，ＤＷＬ
1 ）が接続され、またワード線，ダミーワード線が立ち
上って、ビット線対に信号電圧差が現われた後に、この
ビット線電位をセンス増幅するためのセンスアンプ（Ｓ
Ａ）が接続されている。また、コラムアドレスに従って
選択されたビット線対をデータ入出力線対（Ｉ／Ｏ，Ｉ
／Ｏバー）に接続するトランスファゲートＱ1 ，Ｑ1 バ
ーがあり、このゲートにはコラムデコーダ１出力が入力
される。 【０００３】次に、信号読み出し時に、各ビット線対上
に現われる信号電圧を考える。各ビット線は図５に示す
ように、各々セルプレートあるいは基板を介して接地電
位（固定電位）に対してＣ1 、対をなすビット線に対し
てＣ2 、隣接するビット線対のビット線に対してＣ3 な
る容量を有するものとする。ビット線長をｌ、メモリセ
ル容量をＣｓとする。メモリセルには、 “Ｈ”レベル：ＣｓＶCC（ＶCC書き込み） “Ｌ”レベル：０ （０Ｖ書き込み） ダミーセルには、１／２ＣｓＶCC（Ｃｓの容量に１／２
ＶCC書き込み等）なる電荷が蓄えられているものとす
る。 【０００４】ビット線のプリチャージレベルをＶCCとす
ると、例えばビット線ＢＬ1 に接続されるメモリセルが
選択され、ビット線ＢＬ1 バーにダミーセルが接続され
た場合、ビット線ＢＬ1 ，ＢＬ1 バーの電位ＶBL1 ，Ｖ
/BL1（／ＢＬ１はＢＬ１バーを示す）は、 【数１】 【０００５】式(1) 〜(3) より、ビット線ＢＬ1 ，ＢＬ
1 バーは共にプリチャージレベルが等しいことを考え、
式(1)-(2) ，式(1)-(3) の演算より、ビット線対間の電
位差は次のようになる。 【数２】【０００６】(4) 式の右辺第１項は本来の読み出し電圧
差、第２項は隣接するビット線対のビット線ＢＬ0 バ
ー，ＢＬ2 からの結合容量を介したノイズ成分である。 【０００７】ところでメモリの高集積化が進んで、ビッ
ト線ピッチが減少してくると、ビット線対間容量Ｃ3 が
増大し、(4) 式の第２項が大きくなってくる。従ってこ
れにより、読み出し電圧を著しく損ない、読み出し余裕
が低下するとともに、ソフトエラー率が悪化し、ついに
は誤動作に至るという問題を生ずる。 【０００８】以下の例は本発明者らの考案になる装置
で、上記の装置のもつ問題点を解消したもので、ビット
線間容量による隣接ビット線対間での雑音による読み出
し電圧振幅の低下を完全に零にすることができる半導体
記憶装置を示すものである。この例に係る半導体記憶装
置では、ビット線対上の１箇所又は複数箇所に交差部分
を設けることにより、対をなすビット線の各々が隣接ビ
ット線対から受ける容量結合雑音を全く同一にし、読み
出し電圧差の低下をなくすようにしている。 【０００９】次に、この従来の改良例による半導体記憶
装置を図６に従って説明する。本改良例においては、図
に示すように、各ビット線対（ＢＬ0 ，ＢＬ0 バー，Ｂ
Ｌ1 ，ＢＬ1 バー，……）は、４等分の区分ａ，ｂ，
ｃ，ｄに分かれ、これらの等分点ＣＰ1 ，ＣＰ2 ，ＣＰ
3 で、以下のように交差している。 ＢＬ0 ，ＢＬ0 バーは、ＣＰ2 で交差、 ＢＬ1 ，ＢＬ1 バーは、ＣＰ1 及びＣＰ3 で交差、 ´ＢＬ2 ，ＢＬ2 バーは、ＣＰ2 で交差、 ´ＢＬ3 ，ＢＬ3 バーは、ＣＰ1 及びＣＰ3 で交差、 即ち、ビット線対ＢＬ0 ，ＢＬ0 バーから数えて、奇数
番目のビット線対はＣＰ2 で交差し、偶数番目のビット
線対はＣＰ1 及びＣＰ3 で交差している。これにより、
各ビット線対が隣接するビット線対から受ける容量結合
ノイズは、前述の従来例と同様に考えると、以下のよう
になる。 【００１０】 ビット線ＢＬ1 及びＢＬ1 バーが隣接
ビット線対から受ける容量結合ノイズΔＶBL1 ´，Ｖ
/BL1´（／ＢＬ１はＢＬ１バーを示す）は、 【数３】 であり、両者は全く等しい。 【００１１】 ビット線ＢＬ2 及びＢＬ2 バーが隣接
ビット線対から受ける容量結合ノイズΔＶBL2 ´，Ｖ
/BL2´（／ＢＬ２はＢＬ２バーを示す）は、 【数４】であり、両者は全く等しい。 【００１２】以下、同様に、全ビット線対について、そ
れぞれ対をなすビット線が、隣接ビット線対から受ける
容量結合ノイズは全く等しいものとなる。なお、メモリ
アレイ端のビット線対ＢＬ0 ，ＢＬ0 バーについても、 【数５】 となり、両者は全く等しい。 【００１３】このように、本改良例では、対をなすビッ
ト線の各々が信号読み出し時に隣接するビット線対から
受ける容量結合ノイズが、全く等しくなっているので、
このノイズによる読み出し電圧差の低下を全くなくする
ことができ、読み出しマージンの拡大，ソフトエラー率
の向上を達成できる。 【００１４】図７は従来の第２の改良例を示す。本改良
例が図６の改良例と異なるのは、奇数番目のビット線対
（ＢＬ0 ，ＢＬ0 バー，ＢＬ2 ，ＢＬ2 バー，……）
に、更に、ビット線端ＣＰ4 で交差が追加されているこ
とである。本改良で設ける交差ＣＰ1 ，ＣＰ2 ，ＣＰ3
はいずれも、これらをビット線対について、完全に対称
形でレイアウトすることは不可能である。図６の改良例
の場合、偶数番目のビット線対（ＢＬ1 ，ＢＬ1 バー，
ＢＬ3 ，ＢＬ3 バー，……）については、各々、交差が
２ヶ所あるので、ビット線対全体については、バランス
したレイアウトが可能である。例えば、ビット線をＡｌ
層、これと交差可能な配線層をポリＳｉ層とすると、Ｃ
Ｐ1 では、ＢＬ1 をＡｌ，ＢＬ1 バーをポリＳｉ、ＣＰ
3 では、ＢＬ1 をポリＳｉ，ＢＬ1 バーをＡｌとすれば
よく、これにより、ビット線対の浮遊容量のアンバラン
スを避けることができる。図７の改良は、これと同様の
趣旨で、奇数番目のビット線対についてもバランスする
ように、ダミーの交差ＣＰ4 を追加したものであり、こ
れにより、全ビット線対について容量がバランスした状
態を実現できるものである。 【００１５】なお、上記改良例では、ビット線対を４区
分に分け、適当な場所で各々、交差させる場合を示した
が、この区分は８区分，１２区分等その整数倍であって
も同様の効果を奏する。図８は８区分の場合の例を示
し、これは、図７の形を２回繰り返した形であり、図７
の例と同様の効果が得られることは明らかである。 【００１６】次に、このような従来の改良例の問題点を
述べる。上記改良例のように、ビット線対に交差を含む
場合に、ダミーセル方式を適用する場合を考える。図９
は、図７の装置に従来のダミーセル方式を適用した場合
の構成例を示す。この図では、ワード線（ＷＬ0 ，ＷＬ
0 ´，ＷＬ1 ，ＷＬ1 ´，……）とビット線との交点の
○印はメモリセルが配置されていることを示し、また、
ダミーワード線（ＤＷＬ0 ，ＤＷＬ1 ）とビット線との
交点の○印はダミーセルが配置されていることを示す。
メモリセル配置は、図に示したように、例えば、ワード
線ＷＬ0 により選択されるメモリセルは、ビット線ＢＬ
0 ，ＢＬ1，ＢＬ2 ，ＢＬ3 ，……に接続され、ワード
線ＷＬ0 の隣りのワード線ＷＬ0 ´により選択されるメ
モリセルは、ビット線ＢＬ0 バー，ＢＬ1 バー，ＢＬ2
バー，ＢＬ3 バー，……に接続される等、交互に配置さ
れている。これは、ダミーセル配置についても同様で、
例えば、ダミーワード線ＤＷＬ0 により選択されるダミ
ーセルは、ビット線ＢＬ0 ，ＢＬ1 ，ＢＬ2 ，ＢＬ3 ，
……に接続され、ダミーワード線ＤＷＬ1 により選択さ
れるダミーセルは、ビット線ＢＬ0 バー，ＢＬ1 バー，
ＢＬ2 バー，ＢＬ3 バー，……に接続される。 【００１７】ダミーセルは、メモリセルが接続されるビ
ット線とは反対側のビット線（レファレンス側のビット
線）に接続することが必要であることを考えると、図９
の場合、 ブロックａ中のワード線、ＷＬ0 ，ＷＬ0 ´が選択
された場合、ＷＬ0 が選択された場合、 ＤＷＬ1 を選
択し、ＷＬ0 ´が選択された場合、ＤＷＬ0 を選択すれ
ばよい。 ブロックｂ中のワード線、ＷＬ1 ，ＷＬ1 ´が選択
された場合、ＤＷＬ0 ，ＤＷＬ1 のいずれを選択しても
必ず不適合となるビット線対が総数のうち半数だけ存在
する。 ブロックｃ中のワード線、ＷＬ2 ，ＷＬ2 ´が選択
された場合、同様ＷＬ2 が選択された場合、 ＤＷＬ
0 を選択し、ＷＬ2 ´が選択された場合、ＤＷＬ1 を選
択すればよい。 ブロックｄ中のワード線、ＷＬ3 ，ＷＬ3 ´が選択
された場合、と同様の状況となる。 このように、従来のダミーセル方式は、このようなビッ
ト線対に交差を含む場合には適用できない。 【００１８】 【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、ビット線対に交差
を含む場合、通常のダミーセル方式ではダミーセルがレ
ファレンス側のビット線に接続されないビット線対が現
れ、その方式に適合しないという問題点があった。 【００１９】この発明は上記のような問題点を解消する
ためになされたもので、ビット線対に交差を含む場合に
も、ダミーセル方式を適用できる半導体記憶装置を得る
ことを目的とする。 【００２０】 【課題を解決するための手段】この発明に係る半導体記
憶装置は、それぞれが，それぞれが対応した列に配設さ
れた複数のメモリセルのうちの半数が接続される第１の
ビット線と残りの半数が接続される第２のビット線とか
らなる複数のビット線対、複数列に配設され，それぞれ
が対応した列のビット線対の第１のビット線と第２のビ
ット線との間の電位差を検知する複数のセンスアンプ、
それぞれが奇数列のビット線対の第１のビット線に接続
されたメモリセルと偶数列のビット線対の第１のビット
線に接続されたメモリセルとに接続された複数の第１の
ワード線、それぞれが奇数列のビット線対の第１のビッ
ト線に接続されたメモリセルと偶数列のビット線対の第
２のビット線に接続されたメモリセルとに接続された複
数の第２のワード線、それぞれが奇数列のビット線対の
第２のビット線に接続されたメモリセルと偶数列のビッ
ト線対の第１のビット線に接続されたメモリセルとに接
続された複数の第３のワード線、それぞれが奇数列のビ
ット線対の第２のビット線に接続されたメモリセルと偶
数列のビット線対の第２のビット線に接続されたメモリ
セルとに接続された複数の第４のワード線、上記各ビッ
ト線対のビット線に与えるためのレファレンス電位を発
生するレファレンス電位発生手段、レファレンス電位発
生手段を，奇数列のビット線対の第１のビット線と偶数
列のビット線対の第１のビット線に接続するための第１
のレファレンスワード線、レファレンス電位発生手段
を，奇数列のビット線対の第１のビット線と偶数列のビ
ット線対の第２のビット線に接続するための第２のレフ
ァレンスワード線、レファレンス電位発生手段を，奇数
列のビット線対の第２のビット線と偶数列のビット線対
の第１のビット線に接続するための第３のレファレンス
ワード線、レファレンス電位発生手段を，奇数列のビッ
ト線対の第２のビット線と偶数列のビット線対の第２の
ビット線に接続するための第４のレファレンスワード
線、選択されたワード線が第１ないし第４のいずれかで
あるかに応じて、上記第１ないし第４のレファレンスワ
ード線のうちのいずれかを選択するレファレンスワード
線デコード手段を備えたものである。 【００２１】また、この発明に係る半導体記憶装置は、
複数列，複数行に配設された複数のメモリセル、複数列
に配設され，それぞれが対応した列に配設された複数の
メモリセルのうちの半数が接続される第１のビット線と
残りの半数が接続される第２のビット線とからなる複数
のビット線対、複数列に配設され，それぞれが対応した
列のビット線対の第１のビット線と第２のビット線との
間の電位差を検知する複数のセンスアンプ、複数行に配
設され，それぞれが，対応した行に配設されるとともに
奇数列に配設されたビット線対の第１のビット線に接続
された複数のメモリセルと偶数列に配設されたビット線
対の第１のビット線に接続された複数のメモリセルとが
接続される複数の第１のワード線、複数行に配設され，
それぞれが，対応した行に配設されるとともに奇数列に
配設されたビット線対の第１のビット線に接続された複
数のメモリセルと偶数列に配設されたビット線対の第２
のビット線に接続された複数のメモリセルとが接続され
る複数の第２のワード線、複数行に配設され，それぞれ
が，対応した行に配設されるとともに奇数列に配設され
たビット線対の第２のビット線に接続された複数のメモ
リセルと偶数列に配設されたビット線対の第１のビット
線に接続された複数のメモリセルとが接続される複数の
第３のワード線、複数行に配設され，それぞれが，対応
した行に配設されるとともに奇数列に配設されたビット
線対の第２のビット線に接続された複数のメモリセルと
偶数列に配設されたビット線対の第２のビット線に接続
された複数のメモリセルとが接続される複数の第４のワ
ード線、複数列，４行に配設され，レファレンス電位を
与えるための複数のレファレンス電位供給手段、対応し
た行でかつ奇数列に配設されたレファレンス電位供給手
段のレファレンス電位を奇数列に配設されたビット線対
の第１のビット線に与えさせるとともに，対応した行で
かつ偶数列に配設されたレファレンス電位供給手段のレ
ファレンス電位を偶数列に配設されたビット線対の第１
のビット線に与えさせるための第１のレファレンスワー
ド線、対応した行でかつ奇数列に配設されたレファレン
ス電位供給手段のレファレンス電位を奇数列に配設され
たビット線対の第１のビット線に与えさせるとともに，
対応した行でかつ偶数列に配設されたレファレンス電位
供給手段のレファレンス電位を偶数列に配設されたビッ
ト線対の第２のビット線に与えさせるための第２のレフ
ァレンスワード線、対応した行でかつ奇数列に配設され
たレファレンス電位供給手段のレファレンス電位を奇数
列に配設されたビット線対の第２のビット線に与えさせ
るとともに，対応した行でかつ偶数列に配設されたレフ
ァレンス電位供給手段のレファレンス電位を偶数列に配
設されたビット線対の第１のビット線に与えさせるため
の第３のレファレンスワード線、対応した行でかつ奇数
列に配設されたレファレンス電位供給手段のレファレン
ス電位を奇数列に配設されたビット線対の第２のビット
線に与えさせるとともに，対応した行でかつ偶数列に配
設されたレファレンス電位供給手段のレファレンス電位
を偶数列に配設されたビット線対の第２のビット線に与
えさせるための第４のレファレンスワード線を備えたも
のである。 【００２２】 【００２３】 【００２４】 【発明の実施の形態】以下、この発明の実施例を述べ
る。図１に本発明の第１の実施例による半導体記憶装置
を示す。本実施例では、図９に示す従来のものと比べ
て、ダミーセルの構成が異なっている。ダミーワード線
ＤＷＬ0 〜ＤＷＬ3 は、選択ワード線の位置によりデコ
ードされ、４本のうち１本が選択状態になる。各ダミー
ワード線には、図示したようにダミーセルが配置され、
かつ、これらダミーワード線ＤＷＬ0 〜ＤＷＬ3 は、交
差ＣＰ4 の両側に２本ずつ配置されている。また、各ブ
ロックａ〜ｄは、ロウアドレスＲＡi ，ＲＡj （ｉ≠
ｊ）により、 ブロックａ：ＲＡi ＝ＲＡj ＝０ ブロックｂ：ＲＡi ＝０，ＲＡj ＝１ ブロックｃ：ＲＡi ＝１，ＲＡj ＝０ ブロックｄ：ＲＡi ＝ＲＡj ＝１ のように対応し、また、ワード線ＷＬ0 ，ＷＬ0 ´，Ｗ
Ｌ1 ，ＷＬ1 ´，……は、ロウアドレスＲＡk （ｋ≠
ｉ，ｋ≠ｊ）により、 ＷＬ0 ，ＷＬ1 ，ＷＬ2 ，ＷＬ3 ，… ：ＲＡk ＝０ ＷＬ0 ´，ＷＬ1 ´，ＷＬ2 ´，ＷＬ3 ´，… ：ＲＡ
k ＝１ のようにデコードされているものとする。 【００２５】このような本実施例では、選択されたワー
ド線に応じて、ダミーワード線ＤＷＬ0 〜ＤＷＬ3 を、
以下のように選択すればよい。 ブロックａ中の ＷＬ0 が選択された場合：ＤＷＬ0 ＷＬ0 ´が選択された場合：ＤＷＬ1 ブロックｂ中の ＷＬ1 が選択された場合：ＤＷＬ2 ＷＬ1 ´が選択された場合：ＤＷＬ3 ブロックｃ中の ＷＬ2 が選択された場合：ＤＷＬ1 ＷＬ2 ´が選択された場合：ＤＷＬ0 ブロックｄ中の ＷＬ3 が選択された場合：ＤＷＬ3 ＷＬ3 ´が選択された場合：ＤＷＬ2 【００２６】これらは、前期ロウアドレスＲＡi ，ＲＡ
j ，ＲＡk の値に対して、選択ダミーワード線を以下の
ように選択することを意味する。 【表１】 【００２７】このような動作の実現例を図２に示す。こ
れにより、上表に従ったデコードで、ダミーワード線駆
動トランジスタＴ0 〜Ｔ3 のうちの１つのゲートが
“Ｈ”レベルになり、ダミーワード線立ち上げ信号φR
の立ち上がりと共に、対応するダミーワード線が立ち上
がり、選択状態となる。 【００２８】このように、本実施例によれば、従来のダ
ミーセル方式と全く同様のダミーセル及びダミーワード
線を、１セット（ダミーワード線２本分）、交差ＣＰ4
をはさんで追加配置することにより、容易に交差を含む
ビット線方式の場合に適用できるダミーセル方式が実現
できる。 【００２９】なお、以上の説明中で、ワード線ＷＬ0 ，
ＷＬ0 ´はブロックａ中のワード線を代表して示したも
のであり、これはブロックａ中の他のワード線について
も全く同様であり、他のブロックに関しても同様であ
る。また、ダミーワード線の配置位置は、上記実施例の
位置に限らず、他の交差部の両側であってもよい。ま
た、上記実施例では、図７に示す従来の装置に適用した
場合を示したが、本発明は図６，図８等の他の装置にも
同様に適用が可能である。 【００３０】図３は本発明の第２の実施例による半導体
記憶装置を示す。この場合は、ダミーワード線ＤＷ
Ｌ2 ，ＤＷＬ3 に対しては、交差するビット線について
２本おきに隣り合うビット線に対して連続して、かつ、
１ビット線対あたりに１ヶ所ずつダミーセルを配置して
いる。このようにダミーセル配置を一部のダミーワード
線に関して変更することにより、交差部の片側にダミー
ワード線ＤＷＬ0 〜ＤＷＬ3 を４本共配置しても、支障
なくダミーセル方式が実現できる。なお、この場合も、
ダミーワード線ＤＷＬ0 〜ＤＷＬ3 のデコードは図２と
全く同じものを用いればよい。
【図面の簡単な説明】
【図１】 本発明の第１の実施例による半導体記憶装置
を示す構成図である。 【図２】 本発明によるダミーワード線デコードを示す
回路図である。 【図３】 本発明の第２の実施例による半導体記憶装置
を示す構成図である。 【図４】 従来の半導体記憶装置の構成図である。 【図５】 従来の半導体記憶装置のメモリセル容量を説
明するための図である。 【図６】 従来のビット線対交差を有する半導体記憶装
置の構成図である。 【図７】 従来のビット線対交差を有する半導体記憶装
置の構成図である。 【図８】 従来のビット線対交差を有する半導体記憶装
置の構成図である。 【図９】 従来のビット線対交差を有する半導体記憶装
置にダミーセル方式を適用した場合の構成図である。 【符号の説明】 ＳＡ センスアンプ、ＣＰ1 ，ＣＰ2 ，ＣＰ3 交差部
分、ＣＰ4 ビット線端交差部分、ａ，ｂ，ｃ，ｄ ブ
ロック、ＢＬ0 ，… ビット線、ＷＬ0 ，…ワード線、
ＤＷＬ0 ，… ダミーワード線。
を示す構成図である。 【図２】 本発明によるダミーワード線デコードを示す
回路図である。 【図３】 本発明の第２の実施例による半導体記憶装置
を示す構成図である。 【図４】 従来の半導体記憶装置の構成図である。 【図５】 従来の半導体記憶装置のメモリセル容量を説
明するための図である。 【図６】 従来のビット線対交差を有する半導体記憶装
置の構成図である。 【図７】 従来のビット線対交差を有する半導体記憶装
置の構成図である。 【図８】 従来のビット線対交差を有する半導体記憶装
置の構成図である。 【図９】 従来のビット線対交差を有する半導体記憶装
置にダミーセル方式を適用した場合の構成図である。 【符号の説明】 ＳＡ センスアンプ、ＣＰ1 ，ＣＰ2 ，ＣＰ3 交差部
分、ＣＰ4 ビット線端交差部分、ａ，ｂ，ｃ，ｄ ブ
ロック、ＢＬ0 ，… ビット線、ＷＬ0 ，…ワード線、
ＤＷＬ0 ，… ダミーワード線。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭63−237290（ＪＰ，Ａ)
特開 昭64−14793（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/401
Claims (1)
- (57)【特許請求の範囲】 １．それぞれが，それぞれが対応した列に配設された複
数のメモリセルのうちの半数が接続される第１のビット
線と残りの半数が接続される第２のビット線とからなる
複数のビット線対、 複数列に配設され，それぞれが対応した列のビット線対
の第１のビット線と第２のビット線との間の電位差を検
知する複数のセンスアンプ、 それぞれが奇数列のビット線対の第１のビット線に接続
されたメモリセルと偶数列のビット線対の第１のビット
線に接続されたメモリセルとに接続された複数の第１の
ワード線、 それぞれが奇数列のビット線対の第１のビット線に接続
されたメモリセルと偶数列のビット線対の第２のビット
線に接続されたメモリセルとに接続された複数の第２の
ワード線、 それぞれが奇数列のビット線対の第２のビット線に接続
されたメモリセルと偶数列のビット線対の第１のビット
線に接続されたメモリセルとに接続された複数の第３の
ワード線、 それぞれが奇数列のビット線対の第２のビット線に接続
されたメモリセルと偶数列のビット線対の第２のビット
線に接続されたメモリセルとに接続された複数の第４の
ワード線、 上記各ビット線対のビット線に与えるためのレファレン
ス電位を発生するレファレンス電位発生手段、 レファレンス電位発生手段を，奇数列のビット線対の第
１のビット線と偶数列のビット線対の第１のビット線に
接続するための第１のレファレンスワード線、 レファレンス電位発生手段を，奇数列のビット線対の第
１のビット線と偶数列のビット線対の第２のビット線に
接続するための第２のレファレンスワード線、 レファレンス電位発生手段を，奇数列のビット線対の第
２のビット線と偶数列のビット線対の第１のビット線に
接続するための第３のレファレンスワード線、 レファレンス電位発生手段を，奇数列のビット線対の第
２のビット線と偶数列のビット線対の第２のビット線に
接続するための第４のレファレンスワード線、 選択されたワード線が第１ないし第４のいずれかである
かに応じて、上記第１ないし第４のレファレンスワード
線のうちのいずれかを選択するレファレンスワード線デ
コード手段を備えたことを特徴とする半導体記憶装置。 ２．複数列，複数行に配設された複数のメモリセル、 複数列に配設され，それぞれが対応した列に配設された
複数のメモリセルのうちの半数が接続される第１のビッ
ト線と残りの半数が接続される第２のビット線とからな
る複数のビット線対、 複数列に配設され，それぞれが対応した列のビット線対
の第１のビット線と第２のビット線との間の電位差を検
知する複数のセンスアンプ、 複数行に配設され，それぞれが，対応した行に配設され
るとともに奇数列に配設されたビット線対の第１のビッ
ト線に接続された複数のメモリセルと偶数列に配設され
たビット線対の第１のビット線に接続された複数のメモ
リセルとが接続される複数の第１のワード線、 複数行に配設され，それぞれが，対応した行に配設され
るとともに奇数列に配設されたビット線対の第１のビッ
ト線に接続された複数のメモリセルと偶数列に配設され
たビット線対の第２のビット線に接続された複数のメモ
リセルとが接続される複数の第２のワード線、 複数行に配設され，それぞれが，対応した行に配設され
るとともに奇数列に配設されたビット線対の第２のビッ
ト線に接続された複数のメモリセルと偶数列に配設され
たビット線対の第１のビット線に接続された複数のメモ
リセルとが接続される複数の第３のワード線、 複数行に配設され，それぞれが，対応した行に配設され
るとともに奇数列に配設されたビット線対の第２のビッ
ト線に接続された複数のメモリセルと偶数列に配設され
たビット線対の第２のビット線に接続された複数のメモ
リセルとが接続される複数の第４のワード線、 複数列，４行に配設され，レファレンス電位を与えるた
めの複数のレファレンス電位供給手段、 対応した行でかつ奇数列に配設されたレファレンス電位
供給手段のレファレンス電位を奇数列に配設されたビッ
ト線対の第１のビット線に与えさせるとともに，対応し
た行でかつ偶数列に配設されたレファレンス電位供給手
段のレファレンス電位を偶数列に配設されたビット線対
の第１のビット線に与えさせるための第１のレファレン
スワード線、 対応した行でかつ奇数列に配設されたレファレンス電位
供給手段のレファレンス電位を奇数列に配設されたビッ
ト線対の第１のビット線に与えさせるとともに，対応し
た行でかつ偶数列に配設されたレファレンス電位供給手
段のレファレンス電位を偶数列に配設されたビット線対
の第２のビット線に与えさせるための第２のレファレン
スワード線、 対応した行でかつ奇数列に配設されたレファレンス電位
供給手段のレファレンス電位を奇数列に配設されたビッ
ト線対の第２のビット線に与えさせるとともに，対応し
た行でかつ偶数列に配設されたレファレンス電位供給手
段のレファレンス電位を偶数列に配設されたビット線対
の第１のビット線に与えさせるための第３のレファレン
スワード線、 対応した行でかつ奇数列に配設されたレファレンス電位
供給手段のレファレンス電位を奇数列に配設されたビッ
ト線対の第２のビット線に与えさせるとともに，対応し
た行でかつ偶数列に配設されたレファレンス電位供給手
段のレファレンス電位を偶数列に配設されたビット線対
の第２のビット線に与えさせるための第４のレファレン
スワード線を備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8012136A JP3014316B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8012136A JP3014316B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62069828A Division JPH0713851B2 (ja) | 1986-12-11 | 1987-03-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08235853A JPH08235853A (ja) | 1996-09-13 |
| JP3014316B2 true JP3014316B2 (ja) | 2000-02-28 |
Family
ID=11797112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8012136A Expired - Fee Related JP3014316B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3014316B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007113731A1 (en) * | 2006-03-30 | 2007-10-11 | Nxp B.V. | Electronic circuit that comprises a memory matrix and method of reading for bitline noise compensation |
-
1996
- 1996-01-26 JP JP8012136A patent/JP3014316B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08235853A (ja) | 1996-09-13 |
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