JPH07175783A - ディジタル信号処理プロセッサ - Google Patents
ディジタル信号処理プロセッサInfo
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- JPH07175783A JPH07175783A JP6223842A JP22384294A JPH07175783A JP H07175783 A JPH07175783 A JP H07175783A JP 6223842 A JP6223842 A JP 6223842A JP 22384294 A JP22384294 A JP 22384294A JP H07175783 A JPH07175783 A JP H07175783A
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- external
- digital signal
- address
- bus
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
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Abstract
(57)【要約】
【目的】 ディジタル信号処理プロセッサ（ＤＳＰ）に
関する外部メモリ装置とのインタフェース処理および共
有の改良を実現する。 【構成】 本ディジタル信号処理プロセッサは、外部メ
モリ装置をアクセスするパラレル・インタフェースを備
え、且つ外部メモリ装置を選択的にイネーブルにするオ
ンチップ・アドレス・デコーダ、選択されたメモリ装置
がレディになるまでプロセッサの動作を保留するウェイ
ト・ステート生成器、および内部アドレスまたは外部ア
ドレスのデコードおよび他のＤＳＰとのメモリ共有のた
めに構成可能であり種々の速さの複数のメモリ装置をア
クセスするフレキシブル・メモリ・アーキテクチャを有
する。
関する外部メモリ装置とのインタフェース処理および共
有の改良を実現する。 【構成】 本ディジタル信号処理プロセッサは、外部メ
モリ装置をアクセスするパラレル・インタフェースを備
え、且つ外部メモリ装置を選択的にイネーブルにするオ
ンチップ・アドレス・デコーダ、選択されたメモリ装置
がレディになるまでプロセッサの動作を保留するウェイ
ト・ステート生成器、および内部アドレスまたは外部ア
ドレスのデコードおよび他のＤＳＰとのメモリ共有のた
めに構成可能であり種々の速さの複数のメモリ装置をア
クセスするフレキシブル・メモリ・アーキテクチャを有
する。
Description
【０００１】
【産業上の利用分野】本発明は、一般的にはディジタル
集積固体回路に関する。さらに詳細には、本発明は、外
部メモリ装置とのインタフェースを与え且つそれを共有
するためにオンチップ・アドレス・デコーダおよびウェ
イト・ステート生成器を備えたパラレル・インタフェー
スを有するディジタル信号処理プロセッサ（ＤＳＰ）を
構成する装置に関する。
集積固体回路に関する。さらに詳細には、本発明は、外
部メモリ装置とのインタフェースを与え且つそれを共有
するためにオンチップ・アドレス・デコーダおよびウェ
イト・ステート生成器を備えたパラレル・インタフェー
スを有するディジタル信号処理プロセッサ（ＤＳＰ）を
構成する装置に関する。
【０００２】本発明は、オンチップ・アドレス・デコー
ダ、ウェイト・ステート生成器およびフレキシブル・メ
モリ・アーキテクチャによりディジタル信号処理プロセ
ッサ（ＤＳＰ）に対する外部メモリ装置のインタフェー
ス処理および共有における改良を行うものである。本発
明の装置は、ディジタル信号処理プロセッサ上で実現さ
れ、外部メモリ装置を選択可能にイネーブルにするオン
チップ・アドレス・デコーダ、選択されたメモリ装置が
レディになるまでプロセッサの動作を保留するウェート
・ステート生成器、および種々の速さの複数のメモリ装
置をアクセスするメモリ・アーキテクチャを有する。こ
のメモリ・アーキテクチャは、内部アドレスまたは外部
アドレスのデコードおよび他のＤＳＰとのメモリ共有の
ために構成可能である。
ダ、ウェイト・ステート生成器およびフレキシブル・メ
モリ・アーキテクチャによりディジタル信号処理プロセ
ッサ（ＤＳＰ）に対する外部メモリ装置のインタフェー
ス処理および共有における改良を行うものである。本発
明の装置は、ディジタル信号処理プロセッサ上で実現さ
れ、外部メモリ装置を選択可能にイネーブルにするオン
チップ・アドレス・デコーダ、選択されたメモリ装置が
レディになるまでプロセッサの動作を保留するウェート
・ステート生成器、および種々の速さの複数のメモリ装
置をアクセスするメモリ・アーキテクチャを有する。こ
のメモリ・アーキテクチャは、内部アドレスまたは外部
アドレスのデコードおよび他のＤＳＰとのメモリ共有の
ために構成可能である。
【０００３】
【従来の技術】ＤＳＰ動作のタイミング上において最も
重要な側面の１つとして、外部メモリのアクセスがあ
る。従来の技術において、ＤＳＰは、外部メモリ装置を
イネーブルにする際の外部アドレスのデコーディングに
依存し、またＤＳＰマシン・サイクルを１回よりも多く
必要とする外部メモリ・アクセスの期間中にプロセッサ
の性能を調整する外部のウェイト・ステート生成器にも
依存していた。従来の技術では、バスのアクセスおよび
内部のゲート動作に関する間接処理にＤＳＰ内部で２０
ｎｓが費やされる0.８ミクロンのデバイスの場合、約４
０ｎｓの典型的なマシンサイクル長が、知られている。
これでは、ウェート無し状態で動作させるために外部デ
コーディングとメモリ・アクセスを行うのに、一般に２
０ｎｓしか残らない。
重要な側面の１つとして、外部メモリのアクセスがあ
る。従来の技術において、ＤＳＰは、外部メモリ装置を
イネーブルにする際の外部アドレスのデコーディングに
依存し、またＤＳＰマシン・サイクルを１回よりも多く
必要とする外部メモリ・アクセスの期間中にプロセッサ
の性能を調整する外部のウェイト・ステート生成器にも
依存していた。従来の技術では、バスのアクセスおよび
内部のゲート動作に関する間接処理にＤＳＰ内部で２０
ｎｓが費やされる0.８ミクロンのデバイスの場合、約４
０ｎｓの典型的なマシンサイクル長が、知られている。
これでは、ウェート無し状態で動作させるために外部デ
コーディングとメモリ・アクセスを行うのに、一般に２
０ｎｓしか残らない。
【０００４】高速の（アクセス時間が１５ｎｓ）ランダ
ム・アクセス・メモリ（ＲＡＭ）が入手可能で、比較的
手頃であるが、通常の４０ｎｓのサイクル時間から外部
デコーディングをするのに、僅か５ｎｓしか残らない。
従来の技術において、設計者は、外部デコーディングを
行う装置を構成する際にこれらのタイミング要件を満た
すべく、複雑な回路において高速のプログラマブル・ロ
ジック・アレイ（ＰＡＬ）やＴＴＬ論理ゲートを使用す
ることに頼ってきた。これらの方法では、ＤＳＰのウェ
ート無し状態の動作は可能とされていたが、プロセッサ
の改良の余地は全くない。このように、ＤＳＰの設計は
進歩し続けているので、４０ｎｓ以下のマシンサイクル
を実現して、ウェート無し状態の動作を価格的に効率よ
く実現することは、メモリチップの性能の同様の向上な
くしては不可能である。
ム・アクセス・メモリ（ＲＡＭ）が入手可能で、比較的
手頃であるが、通常の４０ｎｓのサイクル時間から外部
デコーディングをするのに、僅か５ｎｓしか残らない。
従来の技術において、設計者は、外部デコーディングを
行う装置を構成する際にこれらのタイミング要件を満た
すべく、複雑な回路において高速のプログラマブル・ロ
ジック・アレイ（ＰＡＬ）やＴＴＬ論理ゲートを使用す
ることに頼ってきた。これらの方法では、ＤＳＰのウェ
ート無し状態の動作は可能とされていたが、プロセッサ
の改良の余地は全くない。このように、ＤＳＰの設計は
進歩し続けているので、４０ｎｓ以下のマシンサイクル
を実現して、ウェート無し状態の動作を価格的に効率よ
く実現することは、メモリチップの性能の同様の向上な
くしては不可能である。
【０００５】ＤＳＰの性能向上を図るため、アドレス・
デコーディングおよびウェート状態の生成をＤＳＰチッ
プ上で行うことが可能であり、チップ外の動作を最小に
することによる並列動作やＤＳＰ処理の高速化が可能で
ある。当分野では、デコーダとウェート・ステート生成
器をチップ上に内蔵（オンチップ）したＤＳＰが周知で
ある。エイリグ（Ehlig ）他の米国特許第5,155,182 号
は、固定メモリ・バンク構成をサポートするオンチップ
・デコーダおよびウェイト・ステート生成器を備えたＤ
ＳＰが開示されている。
デコーディングおよびウェート状態の生成をＤＳＰチッ
プ上で行うことが可能であり、チップ外の動作を最小に
することによる並列動作やＤＳＰ処理の高速化が可能で
ある。当分野では、デコーダとウェート・ステート生成
器をチップ上に内蔵（オンチップ）したＤＳＰが周知で
ある。エイリグ（Ehlig ）他の米国特許第5,155,182 号
は、固定メモリ・バンク構成をサポートするオンチップ
・デコーダおよびウェイト・ステート生成器を備えたＤ
ＳＰが開示されている。
【０００６】オンチップのアドレス・デコーディングは
当分野で周知であるが、このデコーディング方法を実現
するには、これまで限られたメモリ構成が必要とされ
た。特に、エイリグ他は、それぞれ特定のメモリ・ブロ
ック（各レジスタに対し、当該発明の実施例では８ｋの
データ・ブロック、他の実施例ではデータのページ）に
関係付けられた複数のレジスタを利用している。一方、
これらの各レジスタは、特定の種類のメモリ装置に専用
される。例えば、プログラム・メモリに２つの専用レジ
スタ、データ格納専用に２つのレジスタ、そしてＩ／Ｏ
周辺装置に４つの専用レジスタという具合である。この
場合、特定のメモリ・ブロックによりアドレス指定され
る装置に関係付けられたウェイト・ステート情報を各レ
ジスタにロードすることができた。
当分野で周知であるが、このデコーディング方法を実現
するには、これまで限られたメモリ構成が必要とされ
た。特に、エイリグ他は、それぞれ特定のメモリ・ブロ
ック（各レジスタに対し、当該発明の実施例では８ｋの
データ・ブロック、他の実施例ではデータのページ）に
関係付けられた複数のレジスタを利用している。一方、
これらの各レジスタは、特定の種類のメモリ装置に専用
される。例えば、プログラム・メモリに２つの専用レジ
スタ、データ格納専用に２つのレジスタ、そしてＩ／Ｏ
周辺装置に４つの専用レジスタという具合である。この
場合、特定のメモリ・ブロックによりアドレス指定され
る装置に関係付けられたウェイト・ステート情報を各レ
ジスタにロードすることができた。
【０００７】
【発明が解決しようとする課題】ところが、上記の技術
では、利用者は、それなりに次の２つの点で制限されて
いた。即ち、１）．第１に、ウェイト・ステート情報の
格納に用いられたウェイト・ステート・レジスタが、固
定サイズのメモリ・ブロックに関係付けられた。すなわ
ち、各レジスタが、１つのメモリ・ブロック単位（８ｋ
のメモリ・ブロックまたはページ）に関係付けられてい
るために、利用できる個々のメモリ構成要素の大きさや
組み合わせが制限され、また利用できる外部メモリの最
大量が固定されてしまう（最大の外部メモリは、外部ア
ドレス・バスのビット数から得られる最大値ではなく、
専用レジスタの個数とブロック・サイズとの倍数に等し
い）。２）．第２に、何れのタイプのプログラム資源
（プログラム、データ、またはＩ／Ｏ）にも割り当て可
能な外部メモリの量（ブロックまたはページの数）が、
その特定の資源に対する専用レジスタの数によって制限
された。このアーキテクチャでは、ＤＳＰの高性能化が
可能となったが、一方では、固定的なメモリ・アーキテ
クチャの故に、ＤＳＰが利用されうるアプリケーション
が制限されることとなった。
では、利用者は、それなりに次の２つの点で制限されて
いた。即ち、１）．第１に、ウェイト・ステート情報の
格納に用いられたウェイト・ステート・レジスタが、固
定サイズのメモリ・ブロックに関係付けられた。すなわ
ち、各レジスタが、１つのメモリ・ブロック単位（８ｋ
のメモリ・ブロックまたはページ）に関係付けられてい
るために、利用できる個々のメモリ構成要素の大きさや
組み合わせが制限され、また利用できる外部メモリの最
大量が固定されてしまう（最大の外部メモリは、外部ア
ドレス・バスのビット数から得られる最大値ではなく、
専用レジスタの個数とブロック・サイズとの倍数に等し
い）。２）．第２に、何れのタイプのプログラム資源
（プログラム、データ、またはＩ／Ｏ）にも割り当て可
能な外部メモリの量（ブロックまたはページの数）が、
その特定の資源に対する専用レジスタの数によって制限
された。このアーキテクチャでは、ＤＳＰの高性能化が
可能となったが、一方では、固定的なメモリ・アーキテ
クチャの故に、ＤＳＰが利用されうるアプリケーション
が制限されることとなった。
【０００８】さらに、マルチＤＳＰ環境においては、多
くの場合、価格的、空間的要件を最小にするために、複
数の異なるＤＳＰの間でデータまたはメモリ資源を共有
することが望ましい。オンチップのアドレス・デコーダ
とウェイト・ステート生成器を利用しながらメモリ装置
を共有することは、これまで知られていなかった。
くの場合、価格的、空間的要件を最小にするために、複
数の異なるＤＳＰの間でデータまたはメモリ資源を共有
することが望ましい。オンチップのアドレス・デコーダ
とウェイト・ステート生成器を利用しながらメモリ装置
を共有することは、これまで知られていなかった。
【０００９】従来技術の欠点を克服するために、本発明
の１つの目的は、複数の多様な速度の外部メモリ装置と
のインタフェース処理のための内部アドレス・デコーデ
ィングを与えるオンチップのデコーダ／ウェイト・ステ
ート生成器を提供することにある。
の１つの目的は、複数の多様な速度の外部メモリ装置と
のインタフェース処理のための内部アドレス・デコーデ
ィングを与えるオンチップのデコーダ／ウェイト・ステ
ート生成器を提供することにある。
【００１０】本発明の他の目的は、複数の無制限のメモ
リ構成を可能にしながら複数の外部メモリ装置とのイン
タフェースを与えるためにフレキシブル・メモリ・アー
キテクチャを含み且つアドレス・デコーディングおよび
ウェイト・ステートの生成をチップ上で行う（オンチッ
プ）ＤＳＰを提供することにある。
リ構成を可能にしながら複数の外部メモリ装置とのイン
タフェースを与えるためにフレキシブル・メモリ・アー
キテクチャを含み且つアドレス・デコーディングおよび
ウェイト・ステートの生成をチップ上で行う（オンチッ
プ）ＤＳＰを提供することにある。
【００１１】最終的には、本発明のさらに他の目的は、
内部および外部のアドレス・デコーディングおよびウェ
イト・ステート生成のために一層構成しやすく、マルチ
ＤＳＰ環境における外部メモリ資源の共有が可能な外部
メモリ装置とのインタフェースが得られるようにアドレ
ス・デコーディング、ウェイト・ステート生成およびフ
レキシブル・メモリ・アーキテクチャをオンチップで実
現したＤＳＰを提供することにある。
内部および外部のアドレス・デコーディングおよびウェ
イト・ステート生成のために一層構成しやすく、マルチ
ＤＳＰ環境における外部メモリ資源の共有が可能な外部
メモリ装置とのインタフェースが得られるようにアドレ
ス・デコーディング、ウェイト・ステート生成およびフ
レキシブル・メモリ・アーキテクチャをオンチップで実
現したＤＳＰを提供することにある。
【００１２】
【課題を解決するための手段】本発明の装置は、外部メ
モリ装置を選択可能にイネーブルにするチップ・セレク
ト・デコーダを含むパラレル・インタフェース・ユニッ
トを備えたＤＳＰから成る。チップ・セレクト・デコー
ダには、共有メモリ環境で使用するために複数の速度が
異なるメモリ装置を用いる複数のメモリ構成を指定する
パラレル・インタフェース・アウトプット（ＰＩＯ）チ
ップ選択制御レジスタが含まれる。さらに、パラレル・
インタフェース・ユニットには、選択されたメモリ装置
がレディになるまでプロセッサの動作を保留するＰＩＯ
ウェイト制御レジスタを備えたウェイト・ステータス・
コントローラが含まれる。ＰＩＯウェイト制御レジスタ
により、内部または外部のデコーディングおよび内部デ
コーディングに指定されたメモリの各バンクが必要とす
る内部ウェイト・ステートの数を指定する。パラレル・
インタフェースには、複数のオンチップ・バスを支援す
る単一アドレスおよびデータ・バス・ポートとを与える
ようにアドレスおよびデータ・バスを選択可能に多重化
するデータ／アドレス経路コントローラがさらに含まれ
る。最後に、パラレル・インタフェースには、ＤＳＰが
マルチＤＳＰ環境で動作する間、外部アービタとのイン
タフェースを与えるバス調停コントローラも含まれる。
さらに、バス調停コントローラは、全体的なメモリ操作
（読み出し／変更／書き戻し）が終了するまで要求中の
ＤＳＰの排他的使用のために外部バスを保留すべきこと
を、外部バス・アービタに示すＰＩＯアクセス保留制御
レジスタを備える。
モリ装置を選択可能にイネーブルにするチップ・セレク
ト・デコーダを含むパラレル・インタフェース・ユニッ
トを備えたＤＳＰから成る。チップ・セレクト・デコー
ダには、共有メモリ環境で使用するために複数の速度が
異なるメモリ装置を用いる複数のメモリ構成を指定する
パラレル・インタフェース・アウトプット（ＰＩＯ）チ
ップ選択制御レジスタが含まれる。さらに、パラレル・
インタフェース・ユニットには、選択されたメモリ装置
がレディになるまでプロセッサの動作を保留するＰＩＯ
ウェイト制御レジスタを備えたウェイト・ステータス・
コントローラが含まれる。ＰＩＯウェイト制御レジスタ
により、内部または外部のデコーディングおよび内部デ
コーディングに指定されたメモリの各バンクが必要とす
る内部ウェイト・ステートの数を指定する。パラレル・
インタフェースには、複数のオンチップ・バスを支援す
る単一アドレスおよびデータ・バス・ポートとを与える
ようにアドレスおよびデータ・バスを選択可能に多重化
するデータ／アドレス経路コントローラがさらに含まれ
る。最後に、パラレル・インタフェースには、ＤＳＰが
マルチＤＳＰ環境で動作する間、外部アービタとのイン
タフェースを与えるバス調停コントローラも含まれる。
さらに、バス調停コントローラは、全体的なメモリ操作
（読み出し／変更／書き戻し）が終了するまで要求中の
ＤＳＰの排他的使用のために外部バスを保留すべきこと
を、外部バス・アービタに示すＰＩＯアクセス保留制御
レジスタを備える。
【００１３】なお、本発明のその他の目的および特徴
は、添付図面に関連して行う以下の詳細な説明ならびに
特許請求の範囲から容易に明らかになるであろう。
は、添付図面に関連して行う以下の詳細な説明ならびに
特許請求の範囲から容易に明らかになるであろう。
【００１４】
【実施例】まず、本発明のディジタル信号処理プロセッ
サ１１００を組み込んだ固体ディジタル電子回路のブロ
ック図を図１に示す。ディジタル信号処理プロセッサ
（ＤＳＰ）１１００は、ＤＳＰプログラム制御ユニット
１５００、並列アービタ２１００、直接メモリ・アクセ
ス・コントローラ（ＤＭＡＣ）３０００、パラレル・イ
ンタフェースアウトプット（ＰＩＯ）４０００、ならび
にｘデータ・バス（ＸＤ）１１０２、ｙデータ・バス
（ＹＤ）１１０４、ＤＭＡデータ・バス（ＤＤ）１１０
６およびＰＣ命令バス（ＩＮＳＴ）１１１４よりなるデ
ータおよび命令のための別個の２４ビット内部バスを有
するハーバード・アーキテクチャを含んでいる。バスＸ
Ｄ１１０２、ＹＤ１１０４、ＤＤ１１０６およびＩＮＳ
Ｔ１１１４を介して転送されるデータおよび命令は、１
８ビットの内部アドレス・バスＸＡ１１０８、ＹＡ１１
１０、ＤＡ１１１２およびＰＣ１１１６上にそれぞれ設
定されたポインタによってアクセスされる。本出願人に
よる本発明の特徴をより明確に強調するために、ＤＳＰ
の中核的な機能および動作の説明は、本明細書では省略
するが、これらの説明は関連の他の８件の米国特許出願
０８／１２７６８５号，０８／１２７４３１号，０８／
１２７４２９号，０８／１２７９３８号，０８／１２７
６６０号，０８／１２７６９４号，０８／１２７６７９
号，０８／１２７６９１号に開示されている。
サ１１００を組み込んだ固体ディジタル電子回路のブロ
ック図を図１に示す。ディジタル信号処理プロセッサ
（ＤＳＰ）１１００は、ＤＳＰプログラム制御ユニット
１５００、並列アービタ２１００、直接メモリ・アクセ
ス・コントローラ（ＤＭＡＣ）３０００、パラレル・イ
ンタフェースアウトプット（ＰＩＯ）４０００、ならび
にｘデータ・バス（ＸＤ）１１０２、ｙデータ・バス
（ＹＤ）１１０４、ＤＭＡデータ・バス（ＤＤ）１１０
６およびＰＣ命令バス（ＩＮＳＴ）１１１４よりなるデ
ータおよび命令のための別個の２４ビット内部バスを有
するハーバード・アーキテクチャを含んでいる。バスＸ
Ｄ１１０２、ＹＤ１１０４、ＤＤ１１０６およびＩＮＳ
Ｔ１１１４を介して転送されるデータおよび命令は、１
８ビットの内部アドレス・バスＸＡ１１０８、ＹＡ１１
１０、ＤＡ１１１２およびＰＣ１１１６上にそれぞれ設
定されたポインタによってアクセスされる。本出願人に
よる本発明の特徴をより明確に強調するために、ＤＳＰ
の中核的な機能および動作の説明は、本明細書では省略
するが、これらの説明は関連の他の８件の米国特許出願
０８／１２７６８５号，０８／１２７４３１号，０８／
１２７４２９号，０８／１２７９３８号，０８／１２７
６６０号，０８／１２７６９４号，０８／１２７６７９
号，０８／１２７６９１号に開示されている。
【００１５】ＰＩＯ４０００は、ＤＳＰのプログラム制
御ユニット１５００およびＤＭＡＣ３０００の両方と外
部メモリ２５００との間のインタフェースを与え、外部
メモリ２５００へのおよび外部メモリ２５００からのデ
ータの転送を可能にする。ＰＩＯ４０００は、適切な外
部メモリ装置をイネーブルにするためのオンチップ・ア
ドレス・デコーディング、内部と外部のバスの間のアド
レスおよびデータ・ワードのルーティング、ウェイト・
ステート制御および共有メモリ資源へのＤＳＰ１１００
のアクセスを与える外部バス・コントローラとのインタ
フェースを提供する。次に、図２において、ＰＩＯ４０
００は、ウェイト・ステート・コントローラ４２００、
チップ・セレクト・デコーダ４２０２、データ／アドレ
ス経路コントローラ４２０４、バス調停コントローラ４
２０６およびピン・バッファ４２０８を備える。
御ユニット１５００およびＤＭＡＣ３０００の両方と外
部メモリ２５００との間のインタフェースを与え、外部
メモリ２５００へのおよび外部メモリ２５００からのデ
ータの転送を可能にする。ＰＩＯ４０００は、適切な外
部メモリ装置をイネーブルにするためのオンチップ・ア
ドレス・デコーディング、内部と外部のバスの間のアド
レスおよびデータ・ワードのルーティング、ウェイト・
ステート制御および共有メモリ資源へのＤＳＰ１１００
のアクセスを与える外部バス・コントローラとのインタ
フェースを提供する。次に、図２において、ＰＩＯ４０
００は、ウェイト・ステート・コントローラ４２００、
チップ・セレクト・デコーダ４２０２、データ／アドレ
ス経路コントローラ４２０４、バス調停コントローラ４
２０６およびピン・バッファ４２０８を備える。
【００１６】ＤＭＡＣ３０００またはプログラム制御ユ
ニット１５００のいずれかが、外部メモリのアクセスを
要求すると、ＰＩＯ４０００のデータ／アドレス経路コ
ントローラ４２０４とチップ・セレクト・デコーダ４２
０２が、並列アービタ２１００からの５つのイネーブル
信号ＰＡＥＸＴＡＣＣ４２０９、ＰＡＳＥＬＸ４２１
０、ＰＡＳＥＬＹ４２１２、ＰＡＳＥＬＰ４２１４およ
びＰＡＳＥＬＤ４２１６のうちの１つを受信する。ＰＡ
ＥＸＴＡＣＣ４２０９上のロウ（ｌｏｗ）信号は、外部
メモリのアクセスが要求されていることを示す。一方、
残りの４つのイネーブル信号は、そのメモリアクセスに
対し、４つのデータまたは命令のバスＸＤ１１０２、Ｙ
Ｄ１１０４、ＤＤ１１０６またはＩＮＳＴ１１１４（な
らびに関係するアドレス・バスＸＡ１１０８、ＹＡ１１
１０、ＤＡ１１１２またはＰＣ１１１６）の内のいずれ
を使用するべきかを示す。同様に、ＰＩＯ４０００のデ
ータ／アドレス経路コントローラ４２０４が、要求され
ている外部メモリ動作のタイプを指示するため、３つの
リード／ライト信号ＡＵＸＲＤ４２１７、ＡＵＹＲＤ４
２１８およびＤＭＡＣＲＤ４２１９を受信する。続い
て、ＰＩＯ４０００のデータ／アドレス経路コントロー
ラ４２０４は、ＰＩＯリード／ライト信号Ｒ／Ｗ４２２
０を生成して、指定されたアドレス・バスとデータ・バ
スを用いてリードまたはライトの動作を開始する。
ニット１５００のいずれかが、外部メモリのアクセスを
要求すると、ＰＩＯ４０００のデータ／アドレス経路コ
ントローラ４２０４とチップ・セレクト・デコーダ４２
０２が、並列アービタ２１００からの５つのイネーブル
信号ＰＡＥＸＴＡＣＣ４２０９、ＰＡＳＥＬＸ４２１
０、ＰＡＳＥＬＹ４２１２、ＰＡＳＥＬＰ４２１４およ
びＰＡＳＥＬＤ４２１６のうちの１つを受信する。ＰＡ
ＥＸＴＡＣＣ４２０９上のロウ（ｌｏｗ）信号は、外部
メモリのアクセスが要求されていることを示す。一方、
残りの４つのイネーブル信号は、そのメモリアクセスに
対し、４つのデータまたは命令のバスＸＤ１１０２、Ｙ
Ｄ１１０４、ＤＤ１１０６またはＩＮＳＴ１１１４（な
らびに関係するアドレス・バスＸＡ１１０８、ＹＡ１１
１０、ＤＡ１１１２またはＰＣ１１１６）の内のいずれ
を使用するべきかを示す。同様に、ＰＩＯ４０００のデ
ータ／アドレス経路コントローラ４２０４が、要求され
ている外部メモリ動作のタイプを指示するため、３つの
リード／ライト信号ＡＵＸＲＤ４２１７、ＡＵＹＲＤ４
２１８およびＤＭＡＣＲＤ４２１９を受信する。続い
て、ＰＩＯ４０００のデータ／アドレス経路コントロー
ラ４２０４は、ＰＩＯリード／ライト信号Ｒ／Ｗ４２２
０を生成して、指定されたアドレス・バスとデータ・バ
スを用いてリードまたはライトの動作を開始する。
【００１７】アドレス・バスＸＡ１１０８、ＹＡ１１１
０、ＤＡ１１１２およびＰＣ１１１６は、ＰＩＯ４００
０により受信され、第１のセレクタ４２３０に結合され
る。第１のセレクタ４２３０は、データ／アドレス経路
コントローラ４２０４から第１の制御信号４２３２を受
信し、これにより、４つのアドレス・バスＸＡ１１０
８、ＹＡ１１１０、ＤＡ１１１２およびＰＣ１１１６の
中から第１のセレクタの出力４２３４に結合するべきも
のを選択して、要求されたアドレスを外部メモリ２５０
０に送る。第１のセレクタの出力４２３４は、ＰＩＯの
内部アドレス・バス４２３７を介してピン・バッファ４
２０８の第１の出力バッファ４２３６に結合され、この
第１の出力バッファの出力が、外部アドレス・バスＥＸ
ＡＢＵＳ４２３８に結合されて、アクセスするべき外部
メモリ２５００の位置を示すアドレスを送るようになっ
ている。本発明の実施例においては、１７のアドレス・
ビット（Ａ１６−Ａ０）をＥＸＡＢＵＳ４２３８を介し
て外部メモリ２５００に送るが、最上位アドレス・ビッ
ト（Ａ１７）は、別に、チップ選択線（これは、さらに
詳細に後述する）に送る。
０、ＤＡ１１１２およびＰＣ１１１６は、ＰＩＯ４００
０により受信され、第１のセレクタ４２３０に結合され
る。第１のセレクタ４２３０は、データ／アドレス経路
コントローラ４２０４から第１の制御信号４２３２を受
信し、これにより、４つのアドレス・バスＸＡ１１０
８、ＹＡ１１１０、ＤＡ１１１２およびＰＣ１１１６の
中から第１のセレクタの出力４２３４に結合するべきも
のを選択して、要求されたアドレスを外部メモリ２５０
０に送る。第１のセレクタの出力４２３４は、ＰＩＯの
内部アドレス・バス４２３７を介してピン・バッファ４
２０８の第１の出力バッファ４２３６に結合され、この
第１の出力バッファの出力が、外部アドレス・バスＥＸ
ＡＢＵＳ４２３８に結合されて、アクセスするべき外部
メモリ２５００の位置を示すアドレスを送るようになっ
ている。本発明の実施例においては、１７のアドレス・
ビット（Ａ１６−Ａ０）をＥＸＡＢＵＳ４２３８を介し
て外部メモリ２５００に送るが、最上位アドレス・ビッ
ト（Ａ１７）は、別に、チップ選択線（これは、さらに
詳細に後述する）に送る。
【００１８】データ・バスＸＤ１１０２、ＹＤ１１０４
およびＤＤ１１０６は、ＰＩＯ４０００により受信さ
れ、第２のセレクタ４２５０の３つの入力に結合される
とともに、３つのリード・バッファＸＲＢ４２５２、Ｙ
ＲＢ４２５４およびＤＲＢ４２５６の各出力に個別に結
合される。同様に、命令バスＩＮＳＴ１１１４は、リー
ド・バッファＰＣＲＢ４２５８の出力に結合される。信
号ＡＵＸＲＤ４２１７、ＡＵＹＲＤ４２１８またはＤＭ
ＡＣＲＤ４２１９により、ライト動作が指定された場
合、データ／アドレス経路コントローラ４２０４が、第
２の制御信号４２６０を生成する。第２の制御信号４２
６０は、第３のセレクタ４２５０に結合され、これによ
り、外部メモリ２５００へのデータ転送のために、３つ
のデータ・バスＸＤ１１０２、ＹＤ１１０４およびＤＤ
１１０６の中から第２のセレクタの出力４２６２に結合
されるべき１つのデータ・バスを選択する。第２のセレ
クタの出力４２６２は、ピン・バッファ４２０８の第２
の出力バッファ４２６４に結合される。データ／アドレ
ス経路コントローラ４２０４から第２の出力バッファ４
２６４へ結合されてイネーブルにされる第３の制御信号
４２６５は、要求されたメモリ動作（リードまたはライ
ト）によって出力バッファをイネーブル（ｅｎａｂｌ
ｅ）またはディスエーブル（ｄｉｓａｂｌｅ）するよう
に設定される。一方、第２の出力バッファ４２６４の出
力が、外部データ・バスＥＸＤＢＵＳ４２６６に結合さ
れて、外部メモリ２５００の外部アドレス・バスＥＸＡ
ＢＵＳ４２３８によって指定されるアドレスとのデータ
転送を可能にしている。
およびＤＤ１１０６は、ＰＩＯ４０００により受信さ
れ、第２のセレクタ４２５０の３つの入力に結合される
とともに、３つのリード・バッファＸＲＢ４２５２、Ｙ
ＲＢ４２５４およびＤＲＢ４２５６の各出力に個別に結
合される。同様に、命令バスＩＮＳＴ１１１４は、リー
ド・バッファＰＣＲＢ４２５８の出力に結合される。信
号ＡＵＸＲＤ４２１７、ＡＵＹＲＤ４２１８またはＤＭ
ＡＣＲＤ４２１９により、ライト動作が指定された場
合、データ／アドレス経路コントローラ４２０４が、第
２の制御信号４２６０を生成する。第２の制御信号４２
６０は、第３のセレクタ４２５０に結合され、これによ
り、外部メモリ２５００へのデータ転送のために、３つ
のデータ・バスＸＤ１１０２、ＹＤ１１０４およびＤＤ
１１０６の中から第２のセレクタの出力４２６２に結合
されるべき１つのデータ・バスを選択する。第２のセレ
クタの出力４２６２は、ピン・バッファ４２０８の第２
の出力バッファ４２６４に結合される。データ／アドレ
ス経路コントローラ４２０４から第２の出力バッファ４
２６４へ結合されてイネーブルにされる第３の制御信号
４２６５は、要求されたメモリ動作（リードまたはライ
ト）によって出力バッファをイネーブル（ｅｎａｂｌ
ｅ）またはディスエーブル（ｄｉｓａｂｌｅ）するよう
に設定される。一方、第２の出力バッファ４２６４の出
力が、外部データ・バスＥＸＤＢＵＳ４２６６に結合さ
れて、外部メモリ２５００の外部アドレス・バスＥＸＡ
ＢＵＳ４２３８によって指定されるアドレスとのデータ
転送を可能にしている。
【００１９】４つのリード・バッファＸＲＢ４２５２、
ＹＲＢ４２５４、ＤＲＢ４２５６およびＰＣＲＢ４２５
８は、４つのデータ・バス読出し制御信号ＸＤＲＥＮＡ
Ｂ４２８０、ＹＤＲＥＮＡＢ４２８２、ＤＤＲＥＮＡＢ
４２８４またはＰＣＲＥＮＡＢ４２８６によってデータ
／アドレス経路コントローラ４２０４に結合される。リ
ード動作が指定された場合、４つのデータ・バス読出し
制御信号ＸＤＲＥＮＡＢ４２８０、ＹＤＲＥＮＡＢ４２
８２、ＤＤＲＥＮＡＢ４２８４またはＰＣＲＥＮＡＢ４
２８６の１つが、イネーブルにされるため、読み出され
るべきデータまたは命令が正しい内部バスに達すること
が可能となる。４つのリード・バッファＸＲＢ４２５
２、ＹＲＢ４２５４、ＤＲＢ４２５６およびＰＣＲＢ４
２５８の入力は、内部のＰＩＯデータ・バスＰＩＯＤＡ
ＴＡ４２８８に結合され、さらに、この内部ＰＩＯデー
タ・バスＰＩＯＤＡＴＡ４２８８が、ピン・バッファ４
２０８の第１の入力バッファ４２９０の出力に結合され
る。実施例においては、データ・バス読出し制御信号Ｘ
ＤＲＥＮＡＢ４２８０、ＹＤＲＥＮＡＢ４２８２、ＤＤ
ＲＥＮＡＢ４２８４またはＰＣＲＥＮＡＢ４２８６は、
データ／アドレス経路コントローラ４２０４により生成
され、４つのイネーブル信号ＰＡＳＥＬＸ４２１０、Ｐ
ＡＳＥＬＹ４２１２、ＰＡＳＥＬＰ４２１４およびＰＡ
ＳＥＬＤ４２１６に直接対応する。第１の入力バッファ
４２９０への入力が、外部データ・バスＥＸＤＢＵＳ４
２６６に結合されて、外部メモリ２５００の外部アドレ
ス・バスＥＸＡＢＵＳ４２３８によって指定されるアド
レスからのデータ転送が可能となる。
ＹＲＢ４２５４、ＤＲＢ４２５６およびＰＣＲＢ４２５
８は、４つのデータ・バス読出し制御信号ＸＤＲＥＮＡ
Ｂ４２８０、ＹＤＲＥＮＡＢ４２８２、ＤＤＲＥＮＡＢ
４２８４またはＰＣＲＥＮＡＢ４２８６によってデータ
／アドレス経路コントローラ４２０４に結合される。リ
ード動作が指定された場合、４つのデータ・バス読出し
制御信号ＸＤＲＥＮＡＢ４２８０、ＹＤＲＥＮＡＢ４２
８２、ＤＤＲＥＮＡＢ４２８４またはＰＣＲＥＮＡＢ４
２８６の１つが、イネーブルにされるため、読み出され
るべきデータまたは命令が正しい内部バスに達すること
が可能となる。４つのリード・バッファＸＲＢ４２５
２、ＹＲＢ４２５４、ＤＲＢ４２５６およびＰＣＲＢ４
２５８の入力は、内部のＰＩＯデータ・バスＰＩＯＤＡ
ＴＡ４２８８に結合され、さらに、この内部ＰＩＯデー
タ・バスＰＩＯＤＡＴＡ４２８８が、ピン・バッファ４
２０８の第１の入力バッファ４２９０の出力に結合され
る。実施例においては、データ・バス読出し制御信号Ｘ
ＤＲＥＮＡＢ４２８０、ＹＤＲＥＮＡＢ４２８２、ＤＤ
ＲＥＮＡＢ４２８４またはＰＣＲＥＮＡＢ４２８６は、
データ／アドレス経路コントローラ４２０４により生成
され、４つのイネーブル信号ＰＡＳＥＬＸ４２１０、Ｐ
ＡＳＥＬＹ４２１２、ＰＡＳＥＬＰ４２１４およびＰＡ
ＳＥＬＤ４２１６に直接対応する。第１の入力バッファ
４２９０への入力が、外部データ・バスＥＸＤＢＵＳ４
２６６に結合されて、外部メモリ２５００の外部アドレ
ス・バスＥＸＡＢＵＳ４２３８によって指定されるアド
レスからのデータ転送が可能となる。
【００２０】次に、本発明の実施例の外部メモリ構造を
図３に示す。外部メモリに割り当てられるアドレス空間
は、４つの基本的な構成の１つに構成することができ、
この場合、異なるアクセス性能特性を備えた別個のメモ
リ装置を５つまで使用できる。本発明の実施例において
は、外部メモリ空間は、一定のアドレス位置を概略的に
企画することにより、必要に応じて保存して残しておい
たり、あるいは特定の資源の専用としたりすることがで
きる。そのような構成例の１つを図３ａに示す。この場
合、外部メモリは、１）割込みベクトル、２）命令の
み、３）メモリ・マップト（メモリ空間に割り当てられ
た）・ペリフェラル（周辺装置）、４）データのみ、お
よび５）汎用（命令またはデータ）のための専用ブロッ
クに分割されている。
図３に示す。外部メモリに割り当てられるアドレス空間
は、４つの基本的な構成の１つに構成することができ、
この場合、異なるアクセス性能特性を備えた別個のメモ
リ装置を５つまで使用できる。本発明の実施例において
は、外部メモリ空間は、一定のアドレス位置を概略的に
企画することにより、必要に応じて保存して残しておい
たり、あるいは特定の資源の専用としたりすることがで
きる。そのような構成例の１つを図３ａに示す。この場
合、外部メモリは、１）割込みベクトル、２）命令の
み、３）メモリ・マップト（メモリ空間に割り当てられ
た）・ペリフェラル（周辺装置）、４）データのみ、お
よび５）汎用（命令またはデータ）のための専用ブロッ
クに分割されている。
【００２１】特に、図３ａは、本発明を利用したＤＳＰ
構成を示す。同図のＤＳＰ構成において、６４ワードが
割込みベクトル用に専用され、９６０ワードが命令用に
専用され、２ｋワードがデータ用に専用され、３ｋワー
ドがメモリ・マップト・ペリフェラル用であり、そして
２５０ｋワードが汎用である。従来の技術では、図３ａ
において強調したようなメモリ要件を満たすために、命
令に対して、１つの８ｋ（またはページ分）のメモリ装
置が必要となり、Ｉ／Ｏ用に１つの８ｋメモリ装置、そ
してデータ用に１つの８ｋメモリ装置が必要となる。し
たがって、従来は、利用者は、同様の専用条件を満たす
のに必要とされる以上のメモリ空間を割り当てなければ
ならなかったことになる（命令の場合には、必要なメモ
リの８倍以上を専用する、つまり、９６０ワードしか必
要としないときに８ｋも使用する）。さらに制限となる
のは、従来技術の固定的なメモリ・アーキテクチャを構
成するＤＳＰは、使用者がデータまたは命令のいずれか
のためにできれば利用したいと思われる残りの外部メモ
リ装置に対するウェイト・ステート情報を保持するため
に僅か１つのレジスタしか残されていなかったというこ
とである。
構成を示す。同図のＤＳＰ構成において、６４ワードが
割込みベクトル用に専用され、９６０ワードが命令用に
専用され、２ｋワードがデータ用に専用され、３ｋワー
ドがメモリ・マップト・ペリフェラル用であり、そして
２５０ｋワードが汎用である。従来の技術では、図３ａ
において強調したようなメモリ要件を満たすために、命
令に対して、１つの８ｋ（またはページ分）のメモリ装
置が必要となり、Ｉ／Ｏ用に１つの８ｋメモリ装置、そ
してデータ用に１つの８ｋメモリ装置が必要となる。し
たがって、従来は、利用者は、同様の専用条件を満たす
のに必要とされる以上のメモリ空間を割り当てなければ
ならなかったことになる（命令の場合には、必要なメモ
リの８倍以上を専用する、つまり、９６０ワードしか必
要としないときに８ｋも使用する）。さらに制限となる
のは、従来技術の固定的なメモリ・アーキテクチャを構
成するＤＳＰは、使用者がデータまたは命令のいずれか
のためにできれば利用したいと思われる残りの外部メモ
リ装置に対するウェイト・ステート情報を保持するため
に僅か１つのレジスタしか残されていなかったというこ
とである。
【００２２】従来技術の固定的なメモリ・アーキテクチ
ャとは異なり、本発明は、外部メモリの小さな部分しか
必要としない各ＤＳＰ資源に専用されるメモリのバンク
全体またはページ全体からなる全体的なメモリ装置を必
要としない。図３ａに示したように、４つの構成と５つ
までの関連するメモリ装置は、一定のＤＳＰ資源に専用
の領域を収容することもできるが、残りの外部メモリ
は、自由にアクセスすることができ、特定の資源に制限
されていない。さらに、本発明では、データの同じバン
クにおける資源専用条件の１つまたは全部の格納が可能
とされており、これは、明らかに、個々のＤＳＰ資源に
メモリの全バンクが制約的に結合されることがない優れ
たメモリ・アーキテクチャを示す。
ャとは異なり、本発明は、外部メモリの小さな部分しか
必要としない各ＤＳＰ資源に専用されるメモリのバンク
全体またはページ全体からなる全体的なメモリ装置を必
要としない。図３ａに示したように、４つの構成と５つ
までの関連するメモリ装置は、一定のＤＳＰ資源に専用
の領域を収容することもできるが、残りの外部メモリ
は、自由にアクセスすることができ、特定の資源に制限
されていない。さらに、本発明では、データの同じバン
クにおける資源専用条件の１つまたは全部の格納が可能
とされており、これは、明らかに、個々のＤＳＰ資源に
メモリの全バンクが制約的に結合されることがない優れ
たメモリ・アーキテクチャを示す。
【００２３】実施例において、外部メモリ２５００は、
２５６ｋワードからなり、各ワードは、２４ビットの長
さである。この技術分野の当業者であれば認識されるこ
とであるが、他のアドレス空間の大きさ、ワード長また
はワード数などは、必要に応答して選ぶことが可能であ
るが、それらはいずれも本発明の技術的範囲に包含され
る。さらに、普通のメモリ装置サイズにしたがって、４
つのメモリ構成について説明したが、他のさらに多くの
構成を利用することも可能であり、それらはいずれも本
発明の技術的範囲に包含される。
２５６ｋワードからなり、各ワードは、２４ビットの長
さである。この技術分野の当業者であれば認識されるこ
とであるが、他のアドレス空間の大きさ、ワード長また
はワード数などは、必要に応答して選ぶことが可能であ
るが、それらはいずれも本発明の技術的範囲に包含され
る。さらに、普通のメモリ装置サイズにしたがって、４
つのメモリ構成について説明したが、他のさらに多くの
構成を利用することも可能であり、それらはいずれも本
発明の技術的範囲に包含される。
【００２４】まず、図３ｂにおいて、第１のメモリ構成
（選択モード００）は、外部メモリの単一バンク（ＢＡ
ＮＫ０）４３００からなる。第１のメモリ構成におい
て、ＢＡＮＫ０ ４３００は、１８ビットの外部アドレ
ス・バスＥＸＡＢＵＳ４２３８によりアクセス可能で、
アドレス０００００〜３ＦＦＦＦ（１６進）に対応する
外部メモリ２５００の全体の２５６ｋワードからなる。
（選択モード００）は、外部メモリの単一バンク（ＢＡ
ＮＫ０）４３００からなる。第１のメモリ構成におい
て、ＢＡＮＫ０ ４３００は、１８ビットの外部アドレ
ス・バスＥＸＡＢＵＳ４２３８によりアクセス可能で、
アドレス０００００〜３ＦＦＦＦ（１６進）に対応する
外部メモリ２５００の全体の２５６ｋワードからなる。
【００２５】次に、図３ｃに、第２のメモリ構成（選択
モード０１）を示す。これは、外部メモリの第１のバン
ク（ＢＡＮＫ０）４３００および第２のバンク（ＢＡＮ
Ｋ１）４３０２からなる。ＢＡＮＫ０ ４３００は、外
部メモリ２５００の最初の１２８ｋワードからなり、ア
ドレス０００００〜１ＦＦＦＦに対応し、一方、ＢＡＮ
Ｋ１ ４３０２は、外部メモリ２５００の残りの１２８
ｋワードからなり、アドレス２００００〜３ＦＦＦＦに
対応する。本発明の実施例においては、最上位ビットＡ
１７により、１８ビットの外部アドレス・バスＥＸＡＢ
ＵＳ４２３８がアドレス指定している１２８ｋのバンク
が決定される（Ａ１７が０ならばＢＡＮＫ０ ４３０
０、Ａ１７が１ならばＢＡＮＫ１ ４３０２である）。
モード０１）を示す。これは、外部メモリの第１のバン
ク（ＢＡＮＫ０）４３００および第２のバンク（ＢＡＮ
Ｋ１）４３０２からなる。ＢＡＮＫ０ ４３００は、外
部メモリ２５００の最初の１２８ｋワードからなり、ア
ドレス０００００〜１ＦＦＦＦに対応し、一方、ＢＡＮ
Ｋ１ ４３０２は、外部メモリ２５００の残りの１２８
ｋワードからなり、アドレス２００００〜３ＦＦＦＦに
対応する。本発明の実施例においては、最上位ビットＡ
１７により、１８ビットの外部アドレス・バスＥＸＡＢ
ＵＳ４２３８がアドレス指定している１２８ｋのバンク
が決定される（Ａ１７が０ならばＢＡＮＫ０ ４３０
０、Ａ１７が１ならばＢＡＮＫ１ ４３０２である）。
【００２６】次に、図３ｄに、第３のメモリ構成（選択
モード１０）を示す。これは、外部メモリの第１のバン
ク（ＢＡＮＫ０）４３００、第２のバンク（ＢＡＮＫ
１）４３０２および第３のバンク（ＢＡＮＫ２）３２０
４からなる。ＢＡＮＫ０ ４３００は、外部メモリ２５
００の最初の１２８ｋワードからなり、アドレス０００
００〜１ＦＦＦＦに対応し、一方、ＢＡＮＫ１ ４３０
２は、アドレス２００００〜２ＦＦＦＦに対応する次の
６４ｋワードからなり、さらにＢＡＮＫ２ ４３０４
は、外部メモリの残りの６４ｋワードからなり、アドレ
ス３００００〜３ＦＦＦＦに対応する。本発明の実施例
においては、最上位ビットＡ１７は、バンクＢＡＮＫ０
４３００がアドレス指定されているか否かを決定し
（Ａ１７が０の場合、ＢＡＮＫ０ ４３００）、ビット
Ａ１７とＡ１６の組み合わせは、１８ビットの外部アド
レス・バスＥＸＡＢＵＳ４２３８によりＢＡＮＫ１ ４
３０２またはＢＡＮＫ２ ４３０４がアクセスされるか
否かを決定する（Ａ１７＝１且つＡ１６＝０のときＢＡ
ＮＫ１ ４３０２であり、Ａ１７＝１且つＡ１６＝１の
ときＢＡＮＫ２ ４３０４である）。
モード１０）を示す。これは、外部メモリの第１のバン
ク（ＢＡＮＫ０）４３００、第２のバンク（ＢＡＮＫ
１）４３０２および第３のバンク（ＢＡＮＫ２）３２０
４からなる。ＢＡＮＫ０ ４３００は、外部メモリ２５
００の最初の１２８ｋワードからなり、アドレス０００
００〜１ＦＦＦＦに対応し、一方、ＢＡＮＫ１ ４３０
２は、アドレス２００００〜２ＦＦＦＦに対応する次の
６４ｋワードからなり、さらにＢＡＮＫ２ ４３０４
は、外部メモリの残りの６４ｋワードからなり、アドレ
ス３００００〜３ＦＦＦＦに対応する。本発明の実施例
においては、最上位ビットＡ１７は、バンクＢＡＮＫ０
４３００がアドレス指定されているか否かを決定し
（Ａ１７が０の場合、ＢＡＮＫ０ ４３００）、ビット
Ａ１７とＡ１６の組み合わせは、１８ビットの外部アド
レス・バスＥＸＡＢＵＳ４２３８によりＢＡＮＫ１ ４
３０２またはＢＡＮＫ２ ４３０４がアクセスされるか
否かを決定する（Ａ１７＝１且つＡ１６＝０のときＢＡ
ＮＫ１ ４３０２であり、Ａ１７＝１且つＡ１６＝１の
ときＢＡＮＫ２ ４３０４である）。
【００２７】さらに、図３ｅに、第４のメモリ構成（選
択モード１１）を示す。これは、外部メモリの第１のバ
ンク（ＢＡＮＫ０）４３００、第２のバンク（ＢＡＮＫ
１）４３０２、第３のバンク（ＢＡＮＫ２）３２０４、
第４のバンク（ＢＡＮＫ３）３２０６および第５のバン
ク（ＢＡＮＫ４）３２０８からなる。ＢＡＮＫ０ ４３
００は、外部メモリ２５００の最初の１２８ｋワードか
らなり、アドレス０００００〜１ＦＦＦＦに対応し；Ｂ
ＡＮＫ１ ４３０２は、アドレス２００００〜２７ＦＦ
Ｆに対応する次の３２ｋワードからなり；ＢＡＮＫ２
４３０４は、外部メモリの次の３２ｋワードからなり、
アドレス２８０００〜２ＦＦＦＦに対応し；ＢＡＮＫ３
４３０６は、外部メモリの次の３２ｋワードからな
り、アドレス３００００〜３７ＦＦＦに対応し；最後
に、ＢＡＮＫ４ ４３０８は、外部メモリの残りの３２
ｋワードからなり、アドレス３８０００〜３ＦＦＦＦに
対応する。本発明の実施例においては、最上位ビットＡ
１７が、バンクＢＡＮＫ０ ４３００がアドレス指定さ
れているか否かを決定し（Ａ１７が０の場合、ＢＡＮＫ
０ ４３００）、一方、ビットＡ１７、Ａ１６およびＡ
１５の組み合わせが、１８ビットの外部アドレス・バス
ＥＸＡＢＵＳ４２３８によりＢＡＮＫ１ ４３０２、Ｂ
ＡＮＫ２ ４３０４、ＢＡＮＫ３ ４３０６またはＢＡ
ＮＫ４ ４３０８がアクセスされるか否かを決定する
（Ａ１７＝１且つＡ１６およびＡ１５＝０のときＢＡＮ
Ｋ１ ４３０２；Ａ１７およびＡ１５＝１且つＡ１６＝
０のときＢＡＮＫ２ ４３０４；Ａ１７およびＡ１６＝
１且つＡ１５＝０のときＢＡＮＫ３４３０６；そして、
Ａ１７、Ａ１６およびＡ１５＝１のときＢＡＮＫ４ ４
３０８である）。
択モード１１）を示す。これは、外部メモリの第１のバ
ンク（ＢＡＮＫ０）４３００、第２のバンク（ＢＡＮＫ
１）４３０２、第３のバンク（ＢＡＮＫ２）３２０４、
第４のバンク（ＢＡＮＫ３）３２０６および第５のバン
ク（ＢＡＮＫ４）３２０８からなる。ＢＡＮＫ０ ４３
００は、外部メモリ２５００の最初の１２８ｋワードか
らなり、アドレス０００００〜１ＦＦＦＦに対応し；Ｂ
ＡＮＫ１ ４３０２は、アドレス２００００〜２７ＦＦ
Ｆに対応する次の３２ｋワードからなり；ＢＡＮＫ２
４３０４は、外部メモリの次の３２ｋワードからなり、
アドレス２８０００〜２ＦＦＦＦに対応し；ＢＡＮＫ３
４３０６は、外部メモリの次の３２ｋワードからな
り、アドレス３００００〜３７ＦＦＦに対応し；最後
に、ＢＡＮＫ４ ４３０８は、外部メモリの残りの３２
ｋワードからなり、アドレス３８０００〜３ＦＦＦＦに
対応する。本発明の実施例においては、最上位ビットＡ
１７が、バンクＢＡＮＫ０ ４３００がアドレス指定さ
れているか否かを決定し（Ａ１７が０の場合、ＢＡＮＫ
０ ４３００）、一方、ビットＡ１７、Ａ１６およびＡ
１５の組み合わせが、１８ビットの外部アドレス・バス
ＥＸＡＢＵＳ４２３８によりＢＡＮＫ１ ４３０２、Ｂ
ＡＮＫ２ ４３０４、ＢＡＮＫ３ ４３０６またはＢＡ
ＮＫ４ ４３０８がアクセスされるか否かを決定する
（Ａ１７＝１且つＡ１６およびＡ１５＝０のときＢＡＮ
Ｋ１ ４３０２；Ａ１７およびＡ１５＝１且つＡ１６＝
０のときＢＡＮＫ２ ４３０４；Ａ１７およびＡ１６＝
１且つＡ１５＝０のときＢＡＮＫ３４３０６；そして、
Ａ１７、Ａ１６およびＡ１５＝１のときＢＡＮＫ４ ４
３０８である）。
【００２８】次に、図４には、本発明の実施例のチップ
・セレクト・デコーダ４２０２を示す。チップ・セレク
ト・デコーダ４２０２は、所望の外部メモリ構成を反映
するようにプログラム可能であり、要求された特定のア
ドレスにしたがってイネーブルにする外部メモリ装置お
よびプログラムされた外部メモリ構成を提供する。チッ
プ・セレクト・デコーダ４２０２には、ＰＩＯチップ選
択モード・レジスタＰＣＳＲ４４００が含まれる。本発
明の実施例において、チップ選択モード・レジスタＰＣ
ＳＲ４４００は、７ビット長である（ｂ６〜ｂ０）。チ
ップ選択モード・レジスタＰＣＳＲ４４００において
（ＢＡ４〜ＢＡ０）で指定されるビットは、バスの競合
調停用に専用のものであり、各ビットが、図３ｂ〜ｄに
おいて既に示したような４つの異なるメモリ構成の選択
モード００ないし選択モード１１によりアクセス可能な
５つのメモリ・バンク（ＢＡＮＫ４〜ＢＡＮＫ０）の１
つに対応する。図４に示すように、チップ選択モード・
レジスタＰＣＳＲ４４００は、周辺バスＰＢＵＳ４４０
１を介してＤＳＰからリードおよびライトされる。周辺
バスＰＢＵＳ４４０１は、周辺データ・バスＰＤＢＵ
Ｓ、周辺アドレス・バスＰＡＢＵＳ、周辺選択バスＰＳ
ＥＬＢＵＳおよび周辺リード／ライト・バスＰＲＤＢＵ
Ｓからなる。明確になるよう、ＰＢＵＳ４４０１の制御
および動作は、本明細書では開示しないが、ディジタル
信号処理プロセッサ用の割込み機能付きオンチップＤＭ
Ａコントローラに関する関連出願である米国特許出願０
８／１２７６８５号に開示されている。マルチＤＳＰ環
境においてメモリの特定のバンクが共有されている場
合、そのバンクに対して、バス調停ビット（ＢＡ４〜Ｂ
Ａ０）が設定されることになる。この技術分野の当業者
には明らかなように、メモリ構成の変化に伴い、ステー
タス・ビットの数は、マルチＤＳＰ環境において共用と
して割り当てられたメモリ・バンクの総数との１対１対
応を維持しながら変化していく。チップ選択モード・レ
ジスタＰＣＳＲ４４００のバス調停ビットの使用方法
は、バス調停コントローラ４２０６に関連して詳細に後
述する。
・セレクト・デコーダ４２０２を示す。チップ・セレク
ト・デコーダ４２０２は、所望の外部メモリ構成を反映
するようにプログラム可能であり、要求された特定のア
ドレスにしたがってイネーブルにする外部メモリ装置お
よびプログラムされた外部メモリ構成を提供する。チッ
プ・セレクト・デコーダ４２０２には、ＰＩＯチップ選
択モード・レジスタＰＣＳＲ４４００が含まれる。本発
明の実施例において、チップ選択モード・レジスタＰＣ
ＳＲ４４００は、７ビット長である（ｂ６〜ｂ０）。チ
ップ選択モード・レジスタＰＣＳＲ４４００において
（ＢＡ４〜ＢＡ０）で指定されるビットは、バスの競合
調停用に専用のものであり、各ビットが、図３ｂ〜ｄに
おいて既に示したような４つの異なるメモリ構成の選択
モード００ないし選択モード１１によりアクセス可能な
５つのメモリ・バンク（ＢＡＮＫ４〜ＢＡＮＫ０）の１
つに対応する。図４に示すように、チップ選択モード・
レジスタＰＣＳＲ４４００は、周辺バスＰＢＵＳ４４０
１を介してＤＳＰからリードおよびライトされる。周辺
バスＰＢＵＳ４４０１は、周辺データ・バスＰＤＢＵ
Ｓ、周辺アドレス・バスＰＡＢＵＳ、周辺選択バスＰＳ
ＥＬＢＵＳおよび周辺リード／ライト・バスＰＲＤＢＵ
Ｓからなる。明確になるよう、ＰＢＵＳ４４０１の制御
および動作は、本明細書では開示しないが、ディジタル
信号処理プロセッサ用の割込み機能付きオンチップＤＭ
Ａコントローラに関する関連出願である米国特許出願０
８／１２７６８５号に開示されている。マルチＤＳＰ環
境においてメモリの特定のバンクが共有されている場
合、そのバンクに対して、バス調停ビット（ＢＡ４〜Ｂ
Ａ０）が設定されることになる。この技術分野の当業者
には明らかなように、メモリ構成の変化に伴い、ステー
タス・ビットの数は、マルチＤＳＰ環境において共用と
して割り当てられたメモリ・バンクの総数との１対１対
応を維持しながら変化していく。チップ選択モード・レ
ジスタＰＣＳＲ４４００のバス調停ビットの使用方法
は、バス調停コントローラ４２０６に関連して詳細に後
述する。
【００２９】また、チップ選択モード・レジスタＰＣＳ
Ｒ４４００には、ＤＳＰ１１００に利用できる４つの異
なる外部メモリ構成のうち利用されている特定の外部メ
モリ構成を反映するように二進形式でプログラムできる
ビット（ＳＭ１，ＳＭ０）が含まれる。例えば：（ＳＭ
１，ＳＭ０）の値（０，０）は選択モード００に対応し
ていて、この場合、外部メモリは、単一の２５６ｋバン
クＢＡＮＫ０ ４３００として構成されており；（ＳＭ
１，ＳＭ０）の値（０，１）は選択モード０１に対応し
ていて、この場合、外部メモリは、２つの２５６ｋバン
クＢＡＮＫ０４３００およびＢＡＮＫ１ ４３０２とし
て構成されており；（ＳＭ１，ＳＭ０）の値（１，０）
は選択モード１０に対応していて、この場合、外部メモ
リは、１つの１２８ｋバンクＢＡＮＫ０ ４３００なら
びに２つの６４ｋバンクＢＡＮＫ１ ４３０２およびＢ
ＡＮＫ２ ４３０４として構成されており；最後に、
（ＳＭ１，ＳＭ０）の値（１，１）は選択モード１１に
対応していて、その場合、外部メモリは、１つの１２８
ｋバンクＢＡＮＫ０ ４３００ならびに４つの３２ｋバ
ンクＢＡＮＫ１ ４３０２、ＢＡＮＫ２ ４３０４、Ｂ
ＡＮＫ３ ４３０６およびＢＡＮＫ４ ４３０８として
構成されている。
Ｒ４４００には、ＤＳＰ１１００に利用できる４つの異
なる外部メモリ構成のうち利用されている特定の外部メ
モリ構成を反映するように二進形式でプログラムできる
ビット（ＳＭ１，ＳＭ０）が含まれる。例えば：（ＳＭ
１，ＳＭ０）の値（０，０）は選択モード００に対応し
ていて、この場合、外部メモリは、単一の２５６ｋバン
クＢＡＮＫ０ ４３００として構成されており；（ＳＭ
１，ＳＭ０）の値（０，１）は選択モード０１に対応し
ていて、この場合、外部メモリは、２つの２５６ｋバン
クＢＡＮＫ０４３００およびＢＡＮＫ１ ４３０２とし
て構成されており；（ＳＭ１，ＳＭ０）の値（１，０）
は選択モード１０に対応していて、この場合、外部メモ
リは、１つの１２８ｋバンクＢＡＮＫ０ ４３００なら
びに２つの６４ｋバンクＢＡＮＫ１ ４３０２およびＢ
ＡＮＫ２ ４３０４として構成されており；最後に、
（ＳＭ１，ＳＭ０）の値（１，１）は選択モード１１に
対応していて、その場合、外部メモリは、１つの１２８
ｋバンクＢＡＮＫ０ ４３００ならびに４つの３２ｋバ
ンクＢＡＮＫ１ ４３０２、ＢＡＮＫ２ ４３０４、Ｂ
ＡＮＫ３ ４３０６およびＢＡＮＫ４ ４３０８として
構成されている。
【００３０】さらに、チップ・セレクト・デコーダ４２
０２は、入力ＸＡＢ（１７〜１５）４４０４、ＹＡＢ
（１７〜１５）４４０６、ＤＡＢ（１７〜１５）４４０
８およびＰＣＢ（１７〜１５）４４１０を有する第１の
デコーダ回路４４０２を備え、これらの入力が、各アド
レス・バスＸＡ１１０８、ＹＡ１１１０、ＤＡ１１１２
およびＰＣ１１１６の最上位３ビットにそれぞれ対応す
る。既に述べたとおり、チップ・セレクト・デコーダ
も、並列アービタ２１００から５つのイネーブル信号Ｐ
ＡＥＸＴＡＣＣ４２０９、ＰＡＳＥＬＸ４２１０、ＰＡ
ＳＥＬＹ４２１２、ＰＡＳＥＬＰ４２１４およびＰＡＳ
ＥＬＤ４２１６を受信する。これらのイネーブル信号に
より、外部アクセス要求と、データおよび命令の４つの
バスＸＤ１１０２、ＹＤ１１０４、ＤＤ１１０６および
ＩＮＳＴ１１１４（ならびにそれぞれに関連するアドレ
ス・バスＸＡ１１０８、ＹＡ１１１０、ＤＡ１１１２お
よびＰＣ１１１６）のうちメモリ・アクセスに使用する
べきバスとが、示される。外部メモリ・アクセスを行う
場合、チップ・セレクト・デコーダ４２０２は、まず前
述のように、並列アービタ２１００からの４つのイネー
ブル信号ＰＡＳＥＬＸ４２１０、ＰＡＳＥＬＹ４２１
２、ＰＡＳＥＬＰ４２１４およびＰＡＳＥＬＤ４２１６
により使用すべきバスを決定した後、アクセスするべき
メモリ位置に対応する適切な３ビット入力Ａ１７、Ａ１
６およびＡ１５をデコードする。
０２は、入力ＸＡＢ（１７〜１５）４４０４、ＹＡＢ
（１７〜１５）４４０６、ＤＡＢ（１７〜１５）４４０
８およびＰＣＢ（１７〜１５）４４１０を有する第１の
デコーダ回路４４０２を備え、これらの入力が、各アド
レス・バスＸＡ１１０８、ＹＡ１１１０、ＤＡ１１１２
およびＰＣ１１１６の最上位３ビットにそれぞれ対応す
る。既に述べたとおり、チップ・セレクト・デコーダ
も、並列アービタ２１００から５つのイネーブル信号Ｐ
ＡＥＸＴＡＣＣ４２０９、ＰＡＳＥＬＸ４２１０、ＰＡ
ＳＥＬＹ４２１２、ＰＡＳＥＬＰ４２１４およびＰＡＳ
ＥＬＤ４２１６を受信する。これらのイネーブル信号に
より、外部アクセス要求と、データおよび命令の４つの
バスＸＤ１１０２、ＹＤ１１０４、ＤＤ１１０６および
ＩＮＳＴ１１１４（ならびにそれぞれに関連するアドレ
ス・バスＸＡ１１０８、ＹＡ１１１０、ＤＡ１１１２お
よびＰＣ１１１６）のうちメモリ・アクセスに使用する
べきバスとが、示される。外部メモリ・アクセスを行う
場合、チップ・セレクト・デコーダ４２０２は、まず前
述のように、並列アービタ２１００からの４つのイネー
ブル信号ＰＡＳＥＬＸ４２１０、ＰＡＳＥＬＹ４２１
２、ＰＡＳＥＬＰ４２１４およびＰＡＳＥＬＤ４２１６
により使用すべきバスを決定した後、アクセスするべき
メモリ位置に対応する適切な３ビット入力Ａ１７、Ａ１
６およびＡ１５をデコードする。
【００３１】本発明の実施例において、３つの最上位ビ
ット（Ａ１７、Ａ１６、Ａ１５）の８つの可能な順列の
各々は、外部メモリ２５００の特定の３２ｋブロックに
それぞれ対応する。実施例において、デコードされた値
（０，０，０）は、アドレス０００００〜０７ＦＦＦに
応答する３２ｋブロックの外部メモリに対応し；デコー
ドされた値（０，０，１）は、アドレス０８０００〜０
ＦＦＦＦに応答する３２ｋブロックの外部メモリに対応
し；デコードされた値（０，１，０）は、アドレス１０
０００〜１７ＦＦＦに応答する３２ｋブロックの外部メ
モリに対応し；デコードされた値（０，１，１）は、ア
ドレス１８０００〜１ＦＦＦＦに応答する３２ｋブロッ
クの外部メモリに対応し；デコードされた値（１，０，
０）は、アドレス２００００〜２７ＦＦＦに応答する３
２ｋブロックの外部メモリに対応し；デコードされた値
（１，０，１）は、アドレス２８０００〜２ＦＦＦＦに
応答する３２ｋブロックの外部メモリに対応し；デコー
ドされた値（１，１，０）は、アドレス３００００〜３
７ＦＦＦに応答する３２ｋブロックの外部メモリに対応
し；最後に、デコードされた値（１，１，１）は、アド
レス３８０００〜３ＦＦＦＦに応答する３２ｋブロック
の外部メモリに対応する。
ット（Ａ１７、Ａ１６、Ａ１５）の８つの可能な順列の
各々は、外部メモリ２５００の特定の３２ｋブロックに
それぞれ対応する。実施例において、デコードされた値
（０，０，０）は、アドレス０００００〜０７ＦＦＦに
応答する３２ｋブロックの外部メモリに対応し；デコー
ドされた値（０，０，１）は、アドレス０８０００〜０
ＦＦＦＦに応答する３２ｋブロックの外部メモリに対応
し；デコードされた値（０，１，０）は、アドレス１０
０００〜１７ＦＦＦに応答する３２ｋブロックの外部メ
モリに対応し；デコードされた値（０，１，１）は、ア
ドレス１８０００〜１ＦＦＦＦに応答する３２ｋブロッ
クの外部メモリに対応し；デコードされた値（１，０，
０）は、アドレス２００００〜２７ＦＦＦに応答する３
２ｋブロックの外部メモリに対応し；デコードされた値
（１，０，１）は、アドレス２８０００〜２ＦＦＦＦに
応答する３２ｋブロックの外部メモリに対応し；デコー
ドされた値（１，１，０）は、アドレス３００００〜３
７ＦＦＦに応答する３２ｋブロックの外部メモリに対応
し；最後に、デコードされた値（１，１，１）は、アド
レス３８０００〜３ＦＦＦＦに応答する３２ｋブロック
の外部メモリに対応する。
【００３２】本発明の実施例によれば、３つの最上位ビ
ット（Ａ１７〜１５）の最初のデコードにおいて特定の
３２ｋデータ・ブロックが決定された後に、チップ選択
モード・レジスタＰＣＳＲ４４００の選択モード・ビッ
ト（ＳＭ１，ＳＭ０）の状態によって、アクセス要求さ
れる特定のデータ・バンクを決定することができる。前
述のように、ビット（ＳＭ１，ＳＭ０）は、ＤＳＰ１１
００に使用可能な４つの異なる外部メモリ構成のうち、
使用されている特定の外部メモリ構成を反映する。アク
セスするべきアドレスの最上位３ビット（Ａ１７〜１
５）に結合されたチップ選択モード・レジスタＰＣＳＲ
４４００からのビット（ＳＭ１，ＳＭ０）を利用するこ
とにより、チップ・セレクト・デコーダ４２０２が、５
つのチップイネーブル信号ＣＳ０ ４４１２、ＣＳ１
４４１４、ＣＳ２ ４４１６、ＣＳ３ ４４１８、ＣＳ
４ ４４２０の１つを生成する。チップイネーブル信号
ＣＳ０ ４４１２、ＣＳ１ ４４１４、ＣＳ２ ４４１
６、ＣＳ３ ４４１８、ＣＳ４ ４４２０は、選択され
たメモリ装置に論理ロウ（ｌｏｗ）レベルのイネーブル
信号を与えることにより、アクセスするべき外部メモリ
の特定のバンクを選択するのに使用される。例えば、
（ＳＭ１，ＳＭ０）の値（０，０）は、外部メモリが単
一の２５６ｋバンクの外部メモリ（ＢＡＮＫ０ ４３０
０）として構成される選択モード００に対応する。この
情報は、アドレス・ビットＡ１７〜１５の何らかの組み
合わせと結合して、チップ選択ＣＳ０ ４４１２がイネ
ーブルにされてロウ（ｌｏｗ）となり、残りのチップ選
択線はハイ（ｈｉｇｈ）に維持される。
ット（Ａ１７〜１５）の最初のデコードにおいて特定の
３２ｋデータ・ブロックが決定された後に、チップ選択
モード・レジスタＰＣＳＲ４４００の選択モード・ビッ
ト（ＳＭ１，ＳＭ０）の状態によって、アクセス要求さ
れる特定のデータ・バンクを決定することができる。前
述のように、ビット（ＳＭ１，ＳＭ０）は、ＤＳＰ１１
００に使用可能な４つの異なる外部メモリ構成のうち、
使用されている特定の外部メモリ構成を反映する。アク
セスするべきアドレスの最上位３ビット（Ａ１７〜１
５）に結合されたチップ選択モード・レジスタＰＣＳＲ
４４００からのビット（ＳＭ１，ＳＭ０）を利用するこ
とにより、チップ・セレクト・デコーダ４２０２が、５
つのチップイネーブル信号ＣＳ０ ４４１２、ＣＳ１
４４１４、ＣＳ２ ４４１６、ＣＳ３ ４４１８、ＣＳ
４ ４４２０の１つを生成する。チップイネーブル信号
ＣＳ０ ４４１２、ＣＳ１ ４４１４、ＣＳ２ ４４１
６、ＣＳ３ ４４１８、ＣＳ４ ４４２０は、選択され
たメモリ装置に論理ロウ（ｌｏｗ）レベルのイネーブル
信号を与えることにより、アクセスするべき外部メモリ
の特定のバンクを選択するのに使用される。例えば、
（ＳＭ１，ＳＭ０）の値（０，０）は、外部メモリが単
一の２５６ｋバンクの外部メモリ（ＢＡＮＫ０ ４３０
０）として構成される選択モード００に対応する。この
情報は、アドレス・ビットＡ１７〜１５の何らかの組み
合わせと結合して、チップ選択ＣＳ０ ４４１２がイネ
ーブルにされてロウ（ｌｏｗ）となり、残りのチップ選
択線はハイ（ｈｉｇｈ）に維持される。
【００３３】次に、図５には、チップ選択モード・レジ
スタＰＣＳＲ４４００からの（ＳＭ１，ＳＭ０）ビット
の組み合わせ、および所望のアドレスの最上位３ビット
（ＸＡＢ（１７〜１５）４４０４、ＹＡＢ（１７〜１
５）４４０６、ＤＡＢ（１７〜１５）４４０８およびＰ
ＣＢ（１７〜１５）４４１０の１つ）をデコードしたも
のから得た結果のチップ選択状態をマッピングした表で
ある。チップ選択状態は、チップ選択イネーブル出力線
ＣＳ０〜ＣＳ４が結合されているチップ・セレクト・デ
コーダ４２０２の出力を表す。同表に示されているよう
に、所与の如何なるメモリ動作に対しても、１つのチッ
プ選択線のみが、ロウ（ｌｏｗ）に保持され、残りのチ
ップ選択線はハイ（ｈｉｇｈ）に保たれる。この技術分
野の当業者であれば明らかなように、提示したマトリッ
クスを実行するために必要な回路は、当分野で周知の数
々の方法で実現できるが、その最も単純なものは、ＡＮ
Ｄ、ＮＡＮＤ、ＯＲ、およびＮＯＲゲートを利用して最
適化した回路である。
スタＰＣＳＲ４４００からの（ＳＭ１，ＳＭ０）ビット
の組み合わせ、および所望のアドレスの最上位３ビット
（ＸＡＢ（１７〜１５）４４０４、ＹＡＢ（１７〜１
５）４４０６、ＤＡＢ（１７〜１５）４４０８およびＰ
ＣＢ（１７〜１５）４４１０の１つ）をデコードしたも
のから得た結果のチップ選択状態をマッピングした表で
ある。チップ選択状態は、チップ選択イネーブル出力線
ＣＳ０〜ＣＳ４が結合されているチップ・セレクト・デ
コーダ４２０２の出力を表す。同表に示されているよう
に、所与の如何なるメモリ動作に対しても、１つのチッ
プ選択線のみが、ロウ（ｌｏｗ）に保持され、残りのチ
ップ選択線はハイ（ｈｉｇｈ）に保たれる。この技術分
野の当業者であれば明らかなように、提示したマトリッ
クスを実行するために必要な回路は、当分野で周知の数
々の方法で実現できるが、その最も単純なものは、ＡＮ
Ｄ、ＮＡＮＤ、ＯＲ、およびＮＯＲゲートを利用して最
適化した回路である。
【００３４】しかしながら、本発明の実施例において、
チップ選択ＤＳ４ ４４２０は、独特な方法で実施され
る。ＰＩＯチップ選択モード・レジスタＰＣＳＲ４４０
０のビット（ＳＭ１，ＳＭ０）で決定されるようなチッ
プ選択モードが、選択モード００、即ち、（ＳＭ１，Ｓ
Ｍ０）＝（０，０）に設定される（外部メモリが、単一
の２５６ｋバンクＢＡＮＫ０として構成される）と、２
５６ｋのアクセス可能な全メモリ位置をアクセスできる
ように、アクセスされるメモリ・アドレスの最上位ビッ
トＡ１７を外部メモリ２５００に送らなければならな
い。この技術分野の当業者であれば明らかなように、他
の各メモリ構成においては、最上位ビットＡ１７を外部
メモリに送る必要はない。なぜならば、チップ選択ＣＳ
０〜４が、チップ選択デコーディング・マトリックスに
より、適切なメモリ・バンクをイネーブルにするので、
出されたすなわちアサートされたアドレスのこの部分を
残る３つのメモリ構成にいずれかのメモリ・バンクに送
る必要性が取り除かれるからである。したがって、本発
明は、既存のハードウェア経路を利用して第５のイネー
ブル信号を外部メモリに送る独特な方法を有する。
チップ選択ＤＳ４ ４４２０は、独特な方法で実施され
る。ＰＩＯチップ選択モード・レジスタＰＣＳＲ４４０
０のビット（ＳＭ１，ＳＭ０）で決定されるようなチッ
プ選択モードが、選択モード００、即ち、（ＳＭ１，Ｓ
Ｍ０）＝（０，０）に設定される（外部メモリが、単一
の２５６ｋバンクＢＡＮＫ０として構成される）と、２
５６ｋのアクセス可能な全メモリ位置をアクセスできる
ように、アクセスされるメモリ・アドレスの最上位ビッ
トＡ１７を外部メモリ２５００に送らなければならな
い。この技術分野の当業者であれば明らかなように、他
の各メモリ構成においては、最上位ビットＡ１７を外部
メモリに送る必要はない。なぜならば、チップ選択ＣＳ
０〜４が、チップ選択デコーディング・マトリックスに
より、適切なメモリ・バンクをイネーブルにするので、
出されたすなわちアサートされたアドレスのこの部分を
残る３つのメモリ構成にいずれかのメモリ・バンクに送
る必要性が取り除かれるからである。したがって、本発
明は、既存のハードウェア経路を利用して第５のイネー
ブル信号を外部メモリに送る独特な方法を有する。
【００３５】次に、図６を参照すると、第５のチップ選
択ＳＣ４ ４４２０の生成を本発明の実施例において実
施されるように示してある。要求されたメモリ位置を示
すアドレスの最上位ビットＡ１７が、当分野で周知の手
段によって内部ＰＩＯアドレス・バス４２３７から取り
出されて、ピン・バッファ・セレクタ４６００の第１の
入力ポート４６０１に結合される。図５のマトリックス
にしたがってチップ・セレクト・デコーダ４２０２によ
り生成されるチップ選択信号ＣＳ４ ４４２０は、ピン
・バッファ・セレクタ４６００の第２の入力ポート４６
０２に結合される。チップ・セレクト・デコーダ４２０
２により、第１のチップ・セレクト・デコーダ制御信号
ＳＥＬＣＳ４ ４６０３が生成され、これにより、チッ
プ選択モードが００（（ＳＭ１，ＳＭ０）値＝（０，
０））に設定されている場合、第１の入力ポート４６０
１に結合されているアドレスＡ１７が、ピン・バッファ
・セレクタ４６００のピン・バッファ・セレクタの出力
４６０４に渡される。これに対して、チップ選択モード
が、残りの３つの構成のいずれかに設定された（（ＳＭ
１，ＳＭ０）値＝（０，１）、（１，０）または（１，
１））場合、信号ＣＳ４ ４４２０が、ピン・バッファ
・セレクタの出力４６０４に渡される。このピン・バッ
ファ・セレクタの出力４６０４は、ピン・バッファ４２
０８の第３の出力バッファ４６０６に結合される。第３
の出力バッファ４６０６の出力は、チップ選択信号ＣＳ
４ ４４２０または要求されたメモリ位置の最上位ビッ
トＡ１７からなり、外部メモリ２５００に結合される。
択ＳＣ４ ４４２０の生成を本発明の実施例において実
施されるように示してある。要求されたメモリ位置を示
すアドレスの最上位ビットＡ１７が、当分野で周知の手
段によって内部ＰＩＯアドレス・バス４２３７から取り
出されて、ピン・バッファ・セレクタ４６００の第１の
入力ポート４６０１に結合される。図５のマトリックス
にしたがってチップ・セレクト・デコーダ４２０２によ
り生成されるチップ選択信号ＣＳ４ ４４２０は、ピン
・バッファ・セレクタ４６００の第２の入力ポート４６
０２に結合される。チップ・セレクト・デコーダ４２０
２により、第１のチップ・セレクト・デコーダ制御信号
ＳＥＬＣＳ４ ４６０３が生成され、これにより、チッ
プ選択モードが００（（ＳＭ１，ＳＭ０）値＝（０，
０））に設定されている場合、第１の入力ポート４６０
１に結合されているアドレスＡ１７が、ピン・バッファ
・セレクタ４６００のピン・バッファ・セレクタの出力
４６０４に渡される。これに対して、チップ選択モード
が、残りの３つの構成のいずれかに設定された（（ＳＭ
１，ＳＭ０）値＝（０，１）、（１，０）または（１，
１））場合、信号ＣＳ４ ４４２０が、ピン・バッファ
・セレクタの出力４６０４に渡される。このピン・バッ
ファ・セレクタの出力４６０４は、ピン・バッファ４２
０８の第３の出力バッファ４６０６に結合される。第３
の出力バッファ４６０６の出力は、チップ選択信号ＣＳ
４ ４４２０または要求されたメモリ位置の最上位ビッ
トＡ１７からなり、外部メモリ２５００に結合される。
【００３６】本発明の実施例におけるウェイト・ステー
ト・コントローラ４２００を図７に示す。このコントロ
ーラには、ＰＩＯウェイト制御レジスタＰＷＣＲ４７０
０が含まれる。ウェイト・ステート・コントローラ４２
００は、要求中の装置（ＤＭＡＣ３０００またはプログ
ラム制御ユニット１５００）に対し、リード動作の場合
は、有効なデータがデータ・バス上に現れるまでに、そ
れが待たなければならない期間を、あるいは外部メモリ
装置への所与のライト動作の場合は、それがデータ・バ
ス上にデータを出しておかなければならない期間を知ら
せる。本発明は、これを、内部オンチップ・ウェイト・
ステートの生成と、使用されるべき外部ウェイト・ステ
ートの生成とを可能にする選択可能なウェイト・ステー
ト生成手段によって実現する。
ト・コントローラ４２００を図７に示す。このコントロ
ーラには、ＰＩＯウェイト制御レジスタＰＷＣＲ４７０
０が含まれる。ウェイト・ステート・コントローラ４２
００は、要求中の装置（ＤＭＡＣ３０００またはプログ
ラム制御ユニット１５００）に対し、リード動作の場合
は、有効なデータがデータ・バス上に現れるまでに、そ
れが待たなければならない期間を、あるいは外部メモリ
装置への所与のライト動作の場合は、それがデータ・バ
ス上にデータを出しておかなければならない期間を知ら
せる。本発明は、これを、内部オンチップ・ウェイト・
ステートの生成と、使用されるべき外部ウェイト・ステ
ートの生成とを可能にする選択可能なウェイト・ステー
ト生成手段によって実現する。
【００３７】実施例においては、ＰＩＯウェイト制御レ
ジスタＰＷＣＲ４７００が、外部メモリ構成に関係付け
られた４ビットのデータ・パケットを５つ格納する２０
ビット（ｂ１９〜ｂ０）のレジスタを有する。４ビット
のパケットの各々には、第１のウェイト・ステート・ビ
ットＷＳj および３つのウェイト・ステート数ビットＷ
j2、Ｗj1およびＷj0（ｊは、０〜４の値を有する変数で
ある）が含まれる。図７に示すように、ＰＩＯウェイト
制御レジスタＰＷＣＲ４７００は、周辺データ・バスＰ
ＤＢＵＳ、周辺アドレス・バスＰＡＢＵＳ、周辺選択バ
スＰＳＥＬＢＵＳおよび周辺リード／ライト・バスＰＲ
ＤＢＵＳを含むＰＢＵＳ４４０１によりＤＳＰから読み
書きしてもよい。外部ウェイト・ステート生成を利用す
る場合には、そのようにする代わりに、ウェイト・ステ
ート・ビットＷＳj をハイ（ｈｉｇｈ）に設定する。３
つのウェイト・ステート数ビットＷj2、Ｗj1およびＷj0
は、内部ウェイト・ステート生成が選ばれたときに選択
された特定のメモリ・バンクに関係付けられた０乃至７
のＤＳＰマシン・サイクルから待つべき数を（２進数
で）示すようにプログラムすることができる。
ジスタＰＷＣＲ４７００が、外部メモリ構成に関係付け
られた４ビットのデータ・パケットを５つ格納する２０
ビット（ｂ１９〜ｂ０）のレジスタを有する。４ビット
のパケットの各々には、第１のウェイト・ステート・ビ
ットＷＳj および３つのウェイト・ステート数ビットＷ
j2、Ｗj1およびＷj0（ｊは、０〜４の値を有する変数で
ある）が含まれる。図７に示すように、ＰＩＯウェイト
制御レジスタＰＷＣＲ４７００は、周辺データ・バスＰ
ＤＢＵＳ、周辺アドレス・バスＰＡＢＵＳ、周辺選択バ
スＰＳＥＬＢＵＳおよび周辺リード／ライト・バスＰＲ
ＤＢＵＳを含むＰＢＵＳ４４０１によりＤＳＰから読み
書きしてもよい。外部ウェイト・ステート生成を利用す
る場合には、そのようにする代わりに、ウェイト・ステ
ート・ビットＷＳj をハイ（ｈｉｇｈ）に設定する。３
つのウェイト・ステート数ビットＷj2、Ｗj1およびＷj0
は、内部ウェイト・ステート生成が選ばれたときに選択
された特定のメモリ・バンクに関係付けられた０乃至７
のＤＳＰマシン・サイクルから待つべき数を（２進数
で）示すようにプログラムすることができる。
【００３８】前述のように、実施例において、外部メモ
リは、５つのデータの別個のバンク（ＢＡＮＫ０ ４３
００、ＢＡＮＫ１ ４３０２、ＢＡＮＫ２ ４３０４、
ＢＡＮＫ３ ４３０６、ＢＡＮＫ４ ４３０８）に分割
することができる。１つのウェイト・ステート・ビット
ＷＳj および３つのウェイト・ステート数ビットＷj2、
Ｗj1およびＷj0を含む４ビット・パケットを各データ・
バンクに割り当てることにより、各ブロック・バンクを
内部または外部のウェイト・ステート生成のためにプロ
グラムすることが可能となり、且つ各バンクに対し、異
なるウェイト・ステート数の値を割り当てることも可能
となる。例えば、ＢＡＮＫ０には、ＰＩＯウェイト制御
レジスタ４７００の４つの最下位ビット（ｂ３〜ｂ０）
の他、ウェイト・ステート・ビットＷＳ0 および３つの
ウェイト・ステート数ビットＷ02、Ｗ01およびＷ00も含
まれる。同様に、外部メモリの残りの４つのバンク（こ
れらの有効性は、選択されたメモリ構成に依存する）
は、それぞれ、ＰＩＯウェイト制御レジスタＰＷＣＲ４
７００内部の専用の４つのパケットを備える。
リは、５つのデータの別個のバンク（ＢＡＮＫ０ ４３
００、ＢＡＮＫ１ ４３０２、ＢＡＮＫ２ ４３０４、
ＢＡＮＫ３ ４３０６、ＢＡＮＫ４ ４３０８）に分割
することができる。１つのウェイト・ステート・ビット
ＷＳj および３つのウェイト・ステート数ビットＷj2、
Ｗj1およびＷj0を含む４ビット・パケットを各データ・
バンクに割り当てることにより、各ブロック・バンクを
内部または外部のウェイト・ステート生成のためにプロ
グラムすることが可能となり、且つ各バンクに対し、異
なるウェイト・ステート数の値を割り当てることも可能
となる。例えば、ＢＡＮＫ０には、ＰＩＯウェイト制御
レジスタ４７００の４つの最下位ビット（ｂ３〜ｂ０）
の他、ウェイト・ステート・ビットＷＳ0 および３つの
ウェイト・ステート数ビットＷ02、Ｗ01およびＷ00も含
まれる。同様に、外部メモリの残りの４つのバンク（こ
れらの有効性は、選択されたメモリ構成に依存する）
は、それぞれ、ＰＩＯウェイト制御レジスタＰＷＣＲ４
７００内部の専用の４つのパケットを備える。
【００３９】ウェイト・ステート・コントローラ４２０
０は、クロック入力ＣＬＫ０ ４７０３およびＣＬＫ１
４７０４、チップ選択制御ワード入力ＣＳＷＯＲＤ４
７０６、外部ウェイト・ステート・入力ＷＡＩＴ４７０
８、ウェイト・ステート制御ワード入力ＷＳＷＯＲＤ４
７１０、カウンタ・イネーブル４７１１およびウェイト
解除出力信号ＰＩＷＲＬ４７１２を有するウェイト・ス
テート生成器ＷＳＧ４７０２をさらに含む。クロック入
力ＣＬＫ０ ４７０３およびＣＬＫ１ ４７０４は、Ｄ
ＳＰ１１００に対する内部マシン・サイクルに基づいて
実行中の動作にクロック信号を与える。チップ選択制御
ワード入力ＣＳＷＯＲＤ４７０６は、５つのチップ選択
信号（ＣＳ０ ４４１２、ＣＳ１ ４４１４、ＣＳ２
４４１６、ＣＳ３ ４４１８およびＣＳ４ ４４２０）
の状態を表す５ビット・ワードからなる（ＣＳ４〜ＣＳ
０）。アクセスされているメモリの特定のバンクが外部
ウェイト・ステート生成のためにプログラムされた場
合、外部ウェイト・ステート入力ＷＡＩＴ４７０８は、
ウェイト・ステート生成器ＷＳＧ４７０２に外部のウェ
イト・ステート生成器からのレディ信号を与える。カウ
ンタ・イネーブル４７１１は、バス調停コントローラ４
２０６によって生成され、動作のためにカウンタを初期
化を行う。カウンタ・イネーブル信号４２１１の詳細
は、バス調停コントローラ４２０６との関連においてよ
り詳細に後述する。ウェイト・ステート制御ワード入力
ＷＳＷＯＲＤ４７１０は、２０ビットのワード（ｂ１９
〜ｂ０）からなり、ＰＩＯウェイト制御レジスタＰＷＣ
Ｒ４７００の２０ビットの状態を反映する。
０は、クロック入力ＣＬＫ０ ４７０３およびＣＬＫ１
４７０４、チップ選択制御ワード入力ＣＳＷＯＲＤ４
７０６、外部ウェイト・ステート・入力ＷＡＩＴ４７０
８、ウェイト・ステート制御ワード入力ＷＳＷＯＲＤ４
７１０、カウンタ・イネーブル４７１１およびウェイト
解除出力信号ＰＩＷＲＬ４７１２を有するウェイト・ス
テート生成器ＷＳＧ４７０２をさらに含む。クロック入
力ＣＬＫ０ ４７０３およびＣＬＫ１ ４７０４は、Ｄ
ＳＰ１１００に対する内部マシン・サイクルに基づいて
実行中の動作にクロック信号を与える。チップ選択制御
ワード入力ＣＳＷＯＲＤ４７０６は、５つのチップ選択
信号（ＣＳ０ ４４１２、ＣＳ１ ４４１４、ＣＳ２
４４１６、ＣＳ３ ４４１８およびＣＳ４ ４４２０）
の状態を表す５ビット・ワードからなる（ＣＳ４〜ＣＳ
０）。アクセスされているメモリの特定のバンクが外部
ウェイト・ステート生成のためにプログラムされた場
合、外部ウェイト・ステート入力ＷＡＩＴ４７０８は、
ウェイト・ステート生成器ＷＳＧ４７０２に外部のウェ
イト・ステート生成器からのレディ信号を与える。カウ
ンタ・イネーブル４７１１は、バス調停コントローラ４
２０６によって生成され、動作のためにカウンタを初期
化を行う。カウンタ・イネーブル信号４２１１の詳細
は、バス調停コントローラ４２０６との関連においてよ
り詳細に後述する。ウェイト・ステート制御ワード入力
ＷＳＷＯＲＤ４７１０は、２０ビットのワード（ｂ１９
〜ｂ０）からなり、ＰＩＯウェイト制御レジスタＰＷＣ
Ｒ４７００の２０ビットの状態を反映する。
【００４０】本発明の実施例によれば、チップ・セレク
ト・デコーダ４２０２がアクセスされるべきメモリ・ア
ドレスの最上位３ビットをデコードした後、ＰＩＯ４０
００のウェイト・ステート生成器４７０２は、アクセス
するべきメモリ・バンクが内部または外部のメモリ・ウ
ェイト生成を必要としているか否かを判断しなければな
らない。内部のウェイト・ステート生成が必要とされる
場合、ウェイト・ステート生成器４７０２は、アドレス
指定されたメモリ・バンクに関係付けられたＰＩＯウェ
イト制御レジスタＰＷＣＲ４７００に格納されている値
に基づいて、適切なウェイト・ステート数を「数え
る」。
ト・デコーダ４２０２がアクセスされるべきメモリ・ア
ドレスの最上位３ビットをデコードした後、ＰＩＯ４０
００のウェイト・ステート生成器４７０２は、アクセス
するべきメモリ・バンクが内部または外部のメモリ・ウ
ェイト生成を必要としているか否かを判断しなければな
らない。内部のウェイト・ステート生成が必要とされる
場合、ウェイト・ステート生成器４７０２は、アドレス
指定されたメモリ・バンクに関係付けられたＰＩＯウェ
イト制御レジスタＰＷＣＲ４７００に格納されている値
に基づいて、適切なウェイト・ステート数を「数え
る」。
【００４１】具体的には、ウェイト・ステート生成器４
７０２は、さらに第１および第２のセレクタ４７２３お
よび４７１４、比較器４７１６、カウンタ４７１８およ
びラッチ４７２０を備える。ウェイト・ステート制御ワ
ード入力ＷＳＷＯＲＤ４７１０は、第１のセレクタ４７
１３の入力に結合され、この出力が、チップ選択制御ワ
ードＣＳＷＯＲＤ４７０６により制御される。第１のセ
レクタは、ＷＳＷＯＲＤ４７１０の２０ビットから、Ｃ
ＳＷＯＲＤ４７０６に含まれる５つのチップ選択線の状
態によって、アクセスするべきメモリ・バンクに関係付
けられる４ビットを分離する。要求されたメモリ・バン
クに対する内部ウェイト数に対応する３つのウェイト・
ステート数ビットＷj2、Ｗj1およびＷj0が、第１のセレ
クタ４７１３から比較器４７１６の第１の比較器入力４
７２２へと結合される。一方、ビットＷＳj は、第２の
セレクタ４７１４に結合されて、第２のセレクタがいず
れの入力をその出力ポートに結合するかを制御する。
７０２は、さらに第１および第２のセレクタ４７２３お
よび４７１４、比較器４７１６、カウンタ４７１８およ
びラッチ４７２０を備える。ウェイト・ステート制御ワ
ード入力ＷＳＷＯＲＤ４７１０は、第１のセレクタ４７
１３の入力に結合され、この出力が、チップ選択制御ワ
ードＣＳＷＯＲＤ４７０６により制御される。第１のセ
レクタは、ＷＳＷＯＲＤ４７１０の２０ビットから、Ｃ
ＳＷＯＲＤ４７０６に含まれる５つのチップ選択線の状
態によって、アクセスするべきメモリ・バンクに関係付
けられる４ビットを分離する。要求されたメモリ・バン
クに対する内部ウェイト数に対応する３つのウェイト・
ステート数ビットＷj2、Ｗj1およびＷj0が、第１のセレ
クタ４７１３から比較器４７１６の第１の比較器入力４
７２２へと結合される。一方、ビットＷＳj は、第２の
セレクタ４７１４に結合されて、第２のセレクタがいず
れの入力をその出力ポートに結合するかを制御する。
【００４２】２つのクロック信号ＣＬＫ０ ４７０３お
よびＣＬＫ１ ４７０４、ならびにカウンタ・イネーブ
ル信号４７１１は、カウンタ４７１８に結合され、その
出力が、比較器４７１６の第２の比較器入力４７２４に
結合される。カウンタ４７１８は、イネーブル信号４７
１１を受信すると直ちに、ＤＳＰのマシン・サイクルを
数え、その数を表す３ビットの２進信号を比較器４７１
６に与える。比較器４７１６は、その数の値を要求され
たウェイト・ステートを表すＷＳＷＯＲＤからの３ビッ
トから受信した値と比較し、２つの値が等しい場合、第
２のセレクタ４７１４への第１の入力に結合された出力
を与える。外部ウェイト・ステート入力ＷＡＩＴ ４７
０８は、ラッチ４７２０の入力に結合され、その出力
が、第２のセレクタ４７１４の第２の入力に結合され
る。ラッチ４７２０は、ＣＬＫ０ ４７０３の立ち上が
りエッジで標本化され、外部ウェイト解除信号を第２の
セレクタに与える。内部ウェイト・モードにおける正し
い量のクロック・サイクルの終了か、または外部装置か
らの解除のいずれかの後に、第２のセレクタは、ウェイ
ト解除信号ＰＩＷＲＬ ４７１２を与える（内部または
外部のウェイト生成のいずれかを示す第１のセレクタか
ら与えられるビットＷＳj に基づいて）。最後に、第２
のセレクタ４７１４からのウェイト解除信号ＰＩＷＲＬ
４７１２が、カウンタ４７１８のリセット・ポートに
結合されて、次のカウンタ・イネーブル信号４７１１に
備えてカウント状態をリセットする。
よびＣＬＫ１ ４７０４、ならびにカウンタ・イネーブ
ル信号４７１１は、カウンタ４７１８に結合され、その
出力が、比較器４７１６の第２の比較器入力４７２４に
結合される。カウンタ４７１８は、イネーブル信号４７
１１を受信すると直ちに、ＤＳＰのマシン・サイクルを
数え、その数を表す３ビットの２進信号を比較器４７１
６に与える。比較器４７１６は、その数の値を要求され
たウェイト・ステートを表すＷＳＷＯＲＤからの３ビッ
トから受信した値と比較し、２つの値が等しい場合、第
２のセレクタ４７１４への第１の入力に結合された出力
を与える。外部ウェイト・ステート入力ＷＡＩＴ ４７
０８は、ラッチ４７２０の入力に結合され、その出力
が、第２のセレクタ４７１４の第２の入力に結合され
る。ラッチ４７２０は、ＣＬＫ０ ４７０３の立ち上が
りエッジで標本化され、外部ウェイト解除信号を第２の
セレクタに与える。内部ウェイト・モードにおける正し
い量のクロック・サイクルの終了か、または外部装置か
らの解除のいずれかの後に、第２のセレクタは、ウェイ
ト解除信号ＰＩＷＲＬ ４７１２を与える（内部または
外部のウェイト生成のいずれかを示す第１のセレクタか
ら与えられるビットＷＳj に基づいて）。最後に、第２
のセレクタ４７１４からのウェイト解除信号ＰＩＷＲＬ
４７１２が、カウンタ４７１８のリセット・ポートに
結合されて、次のカウンタ・イネーブル信号４７１１に
備えてカウント状態をリセットする。
【００４３】アクセスするべきデータ・バンクに関係付
けられたウェイト・ステート状態ビットが、外部ウェイ
ト・ステート生成を示す場合、ウェイト・ステート生成
器は、その外部メモリ・バンクがアクセスされる用意が
できたことを知らせる、外部ウェイト・ステート生成器
からのウェイト信号線４７０８上のレディ信号を受信す
るべく待機する。何れの場合も、ウェイト・ステート生
成器は、特定のバンクに対する待ち状態が終了すると直
ちに、ウェイト解除出力信号ＰＩＷＲＬ ４７１２を並
列アービタ２１００に送って、アクセスするべきデータ
・メモリ位置が利用できることを示す。
けられたウェイト・ステート状態ビットが、外部ウェイ
ト・ステート生成を示す場合、ウェイト・ステート生成
器は、その外部メモリ・バンクがアクセスされる用意が
できたことを知らせる、外部ウェイト・ステート生成器
からのウェイト信号線４７０８上のレディ信号を受信す
るべく待機する。何れの場合も、ウェイト・ステート生
成器は、特定のバンクに対する待ち状態が終了すると直
ちに、ウェイト解除出力信号ＰＩＷＲＬ ４７１２を並
列アービタ２１００に送って、アクセスするべきデータ
・メモリ位置が利用できることを示す。
【００４４】図８〜図１１は、選択モード００、０１、
１０および１１の４つの異なる外部メモリ構成を示す。
各実施例において、本発明を取り入れたディジタル信号
処理プロセッサは、ここで説明したメモリ・アーキテク
チャに従うメモリ装置の特定の組み合わせに結合して示
した。ここに説明した種々のメモリを含む特定の装置お
よびモジュールの構成は、いずれも単に説明のためであ
り、制限するものと解釈すべきでない。
１０および１１の４つの異なる外部メモリ構成を示す。
各実施例において、本発明を取り入れたディジタル信号
処理プロセッサは、ここで説明したメモリ・アーキテク
チャに従うメモリ装置の特定の組み合わせに結合して示
した。ここに説明した種々のメモリを含む特定の装置お
よびモジュールの構成は、いずれも単に説明のためであ
り、制限するものと解釈すべきでない。
【００４５】次に、図８には、本発明の第１の実施例が
示され、この実施例では、ＤＳＰ１１００が、単一の２
５６ｋワード外部メモリ４８００に結合されている。外
部メモリ４８００は、前記の一般的な２５６ｋの装置Ｂ
ＡＮＫ０ ４３００を代表する特定の種類の２５６ｋワ
ード・メモリ装置の一例である。第１の実施例におい
て、外部メモリ４８００は、日立製の２５６ｋワードｘ
８ビットのスタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）を３個含む２５６ｋワードｘ２４ビットＳ
ＲＡＭモジュールからなる。この技術分野の当業者であ
れば明らかなように、適切な格納容量を有するメモリ装
置であれば、何を用いてもよく、したがって、日立製の
メモリ・デバイスの選択は、制限と解するべきではな
い。４つの内部バス選択信号ＰＡＳＥＬＸ４２１０、Ｐ
ＡＳＥＬＹ４２１２、ＰＡＳＥＬＰ４２１４またはＰＡ
ＳＥＬＤ４２１６の内の１つと、リード／ライト制御信
号ＡＵＸＲＤ４２１７、ＡＵＹＲＤ４２１８またはＤＭ
ＡＣＲＤ４２１９の内の１つとが受信されると、アクセ
スするべきメモリ位置のアドレスの最初の３ビットが、
チップ・セレクト・デコーダ４２０２によりデコードさ
れる。次に、ＰＩＯ４０００が、チップ選択モード・レ
ジスタＰＣＳＲ４４００に格納されているモード情報
（ＳＭ１，ＳＭ０）と共に、この情報を利用して、アク
セスするべきメモリ・バンクを決定する。この構成にお
いては、外部メモリが単一の２５６ｋバンクであるよう
なメモリ構成の選択モード００に対応して、ビット（Ｓ
Ｍ１，ＳＭ０）＝（０，０）とプログラムされる。
示され、この実施例では、ＤＳＰ１１００が、単一の２
５６ｋワード外部メモリ４８００に結合されている。外
部メモリ４８００は、前記の一般的な２５６ｋの装置Ｂ
ＡＮＫ０ ４３００を代表する特定の種類の２５６ｋワ
ード・メモリ装置の一例である。第１の実施例におい
て、外部メモリ４８００は、日立製の２５６ｋワードｘ
８ビットのスタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）を３個含む２５６ｋワードｘ２４ビットＳ
ＲＡＭモジュールからなる。この技術分野の当業者であ
れば明らかなように、適切な格納容量を有するメモリ装
置であれば、何を用いてもよく、したがって、日立製の
メモリ・デバイスの選択は、制限と解するべきではな
い。４つの内部バス選択信号ＰＡＳＥＬＸ４２１０、Ｐ
ＡＳＥＬＹ４２１２、ＰＡＳＥＬＰ４２１４またはＰＡ
ＳＥＬＤ４２１６の内の１つと、リード／ライト制御信
号ＡＵＸＲＤ４２１７、ＡＵＹＲＤ４２１８またはＤＭ
ＡＣＲＤ４２１９の内の１つとが受信されると、アクセ
スするべきメモリ位置のアドレスの最初の３ビットが、
チップ・セレクト・デコーダ４２０２によりデコードさ
れる。次に、ＰＩＯ４０００が、チップ選択モード・レ
ジスタＰＣＳＲ４４００に格納されているモード情報
（ＳＭ１，ＳＭ０）と共に、この情報を利用して、アク
セスするべきメモリ・バンクを決定する。この構成にお
いては、外部メモリが単一の２５６ｋバンクであるよう
なメモリ構成の選択モード００に対応して、ビット（Ｓ
Ｍ１，ＳＭ０）＝（０，０）とプログラムされる。
【００４６】外部アドレス・バス４２３８が、第１の出
力バッファ４２３６（ビットＡ１６〜Ａ０）および第３
の出力バッファ４６０６（ビットＡ１７）を介してＰＩ
Ｏ４０００から全１８ビットのアドレスを受信する。信
号ＡＵＸＲＤ４２１７、ＡＵＹＲＤ４２１８、およびＤ
ＭＡＣＲＤ４２１９に応答して、データ／アドレス経路
コントローラ４２０４が、リード／ライト出力Ｒ／Ｗ
４２２０をイネーブルにして、データが外部データ・バ
ス４２６６を通れるようにする。この第１の実施例によ
れば、チップ・セレクト・デコーダ４２０２が、チップ
選択線ＣＳ０４４１２上に論理ロウ（ｌｏｗ）信号を出
すことにより、その２５６ｋバンクの外部メモリ４８０
０をイネーブルにする。これと同時に、ウェイト・ステ
ート・コントローラ４２００が、ＰＩＯウェイト制御レ
ジスタＰＷＣＲ４７００のＷＳ0 ビットを調べることに
より、内部または外部のウェイト・ステート生成が必要
か否を判断する。内部のウェイト・ステート生成が要求
されている場合、ウェイト・ステート生成器が、ＰＩＯ
ウェイト制御レジスタＰＷＣＲ４７００のビットＷ02、
Ｗ01およびＷ00に格納されている値に従ってマシン・サ
イクルの数を数え始める。外部のウェイト・ステート生
成が要求されている場合、ウェイト・ステート生成器Ｗ
ＳＧ４７０２は、外部メモリ４８００が要求されたデー
タをデータ・バスに出したこと、またはデータを受信す
る用意ができたことを示すレディ信号を求めて、外部ウ
ェイト・ステート入力４７０８をモニタする。最終的に
は、ＢＡＮＫ０に対するウェイト・ステートの終了後直
ちに、ウェイト・ステート生成器が、ウェイト解除出力
信号ＰＩＷＲＬ４７１２を並列アービタ２１００に送っ
て、アクセスするべきデータ・メモリ位置が利用できる
ことを示す。
力バッファ４２３６（ビットＡ１６〜Ａ０）および第３
の出力バッファ４６０６（ビットＡ１７）を介してＰＩ
Ｏ４０００から全１８ビットのアドレスを受信する。信
号ＡＵＸＲＤ４２１７、ＡＵＹＲＤ４２１８、およびＤ
ＭＡＣＲＤ４２１９に応答して、データ／アドレス経路
コントローラ４２０４が、リード／ライト出力Ｒ／Ｗ
４２２０をイネーブルにして、データが外部データ・バ
ス４２６６を通れるようにする。この第１の実施例によ
れば、チップ・セレクト・デコーダ４２０２が、チップ
選択線ＣＳ０４４１２上に論理ロウ（ｌｏｗ）信号を出
すことにより、その２５６ｋバンクの外部メモリ４８０
０をイネーブルにする。これと同時に、ウェイト・ステ
ート・コントローラ４２００が、ＰＩＯウェイト制御レ
ジスタＰＷＣＲ４７００のＷＳ0 ビットを調べることに
より、内部または外部のウェイト・ステート生成が必要
か否を判断する。内部のウェイト・ステート生成が要求
されている場合、ウェイト・ステート生成器が、ＰＩＯ
ウェイト制御レジスタＰＷＣＲ４７００のビットＷ02、
Ｗ01およびＷ00に格納されている値に従ってマシン・サ
イクルの数を数え始める。外部のウェイト・ステート生
成が要求されている場合、ウェイト・ステート生成器Ｗ
ＳＧ４７０２は、外部メモリ４８００が要求されたデー
タをデータ・バスに出したこと、またはデータを受信す
る用意ができたことを示すレディ信号を求めて、外部ウ
ェイト・ステート入力４７０８をモニタする。最終的に
は、ＢＡＮＫ０に対するウェイト・ステートの終了後直
ちに、ウェイト・ステート生成器が、ウェイト解除出力
信号ＰＩＷＲＬ４７１２を並列アービタ２１００に送っ
て、アクセスするべきデータ・メモリ位置が利用できる
ことを示す。
【００４７】次に、図９ａと９ｂには、本発明の第２の
実施例が示され、この実施例では、ＤＳＰ１１００が、
１２８ｋワードｘ２４ビットＳＲＡＭモジュール４８１
０（ＢＡＮＫ０）および１２８ｋワードｘ２４ビットＥ
ＰＲＯＭ（消去およびプログラム可能な読出し専用メモ
リ）モジュール４８１２（ＢＡＮＫ１）に結合される。
外部メモリ４８０１および４８１２は、前述の一般的な
１２８ｋ装置ＢＡＮＫ０ ４３００およびＢＡＮＫ１
４３０２を代表する２種類の１２８ｋワードのメモリ装
置の特定の例である。この構成において、ＰＩＯ４００
０は、チップ選択モード・レジスタＰＣＳＲ４４００に
格納されているモード情報（ＳＭ１，ＳＭ０）を利用し
て、アクセスするべきメモリ・バンクＢＡＮＫ０または
ＢＡＭＫ１を決定する。この構成において、ビット（Ｓ
Ｍ１，ＳＭ０）は、外部メモリが２つの１２８ｋメモリ
・バンクへと構成されるメモリ構成選択モード０１に対
応する（０，１）にプログラムされる。
実施例が示され、この実施例では、ＤＳＰ１１００が、
１２８ｋワードｘ２４ビットＳＲＡＭモジュール４８１
０（ＢＡＮＫ０）および１２８ｋワードｘ２４ビットＥ
ＰＲＯＭ（消去およびプログラム可能な読出し専用メモ
リ）モジュール４８１２（ＢＡＮＫ１）に結合される。
外部メモリ４８０１および４８１２は、前述の一般的な
１２８ｋ装置ＢＡＮＫ０ ４３００およびＢＡＮＫ１
４３０２を代表する２種類の１２８ｋワードのメモリ装
置の特定の例である。この構成において、ＰＩＯ４００
０は、チップ選択モード・レジスタＰＣＳＲ４４００に
格納されているモード情報（ＳＭ１，ＳＭ０）を利用し
て、アクセスするべきメモリ・バンクＢＡＮＫ０または
ＢＡＭＫ１を決定する。この構成において、ビット（Ｓ
Ｍ１，ＳＭ０）は、外部メモリが２つの１２８ｋメモリ
・バンクへと構成されるメモリ構成選択モード０１に対
応する（０，１）にプログラムされる。
【００４８】外部アドレス・バス４２３８は、要求され
たアドレスの内の１７ビット（Ａ１６〜Ａ０）のみをＰ
ＩＯ４０００から第１の出力バッファ４３２６を介して
受信する。この第２の実施例によれば、チップ・セレク
ト・デコーダ４２０２が、アクセスされているアドレス
の最上位３ビットをデコードした結果に基づいてチップ
選択線ＣＳ０ ４４１２またはＣＳ１ ４４１４に論理
ロウ（ｌｏｗ）信号を出すことにより、外部メモリの正
しい１２８ｋバンクをイネーブルにする。同時に、ウェ
イト・ステート・コントローラ４２００が、ＰＩＯウェ
イト制御レジスタＰＷＣＲ４７００のビットＷＳ0 また
はＷＳ1 を調べることによって内部または外部のウェイ
ト・ステート生成が必要か否かを判断する。内部のウェ
イト・ステート生成が必要とされる場合、ウェイト・ス
テート生成器が、ＰＩＯウェイト制御レジスタＰＷＣＲ
４７００のビットＷ02、Ｗ01およびＷ00（またはＢＡＮ
Ｋ１がアクセスされている場合は、Ｗ12、Ｗ11およびＷ
10）に格納されている値にしたがって、マシン・サイク
ルの数を数え始める。最終的に、ウェイト・ステート生
成器が数え終わるか、または外部の解除信号を受信した
後に、ウェイト・ステート生成器４７０２は、解除信号
ＰＩＷＲＬ ４７１２を並列アービタ２１００に送っ
て、要求された外部メモリ装置２５００がアクセスに利
用できることを知らせる。
たアドレスの内の１７ビット（Ａ１６〜Ａ０）のみをＰ
ＩＯ４０００から第１の出力バッファ４３２６を介して
受信する。この第２の実施例によれば、チップ・セレク
ト・デコーダ４２０２が、アクセスされているアドレス
の最上位３ビットをデコードした結果に基づいてチップ
選択線ＣＳ０ ４４１２またはＣＳ１ ４４１４に論理
ロウ（ｌｏｗ）信号を出すことにより、外部メモリの正
しい１２８ｋバンクをイネーブルにする。同時に、ウェ
イト・ステート・コントローラ４２００が、ＰＩＯウェ
イト制御レジスタＰＷＣＲ４７００のビットＷＳ0 また
はＷＳ1 を調べることによって内部または外部のウェイ
ト・ステート生成が必要か否かを判断する。内部のウェ
イト・ステート生成が必要とされる場合、ウェイト・ス
テート生成器が、ＰＩＯウェイト制御レジスタＰＷＣＲ
４７００のビットＷ02、Ｗ01およびＷ00（またはＢＡＮ
Ｋ１がアクセスされている場合は、Ｗ12、Ｗ11およびＷ
10）に格納されている値にしたがって、マシン・サイク
ルの数を数え始める。最終的に、ウェイト・ステート生
成器が数え終わるか、または外部の解除信号を受信した
後に、ウェイト・ステート生成器４７０２は、解除信号
ＰＩＷＲＬ ４７１２を並列アービタ２１００に送っ
て、要求された外部メモリ装置２５００がアクセスに利
用できることを知らせる。
【００４９】次に、図１０ａと１０ｂには、本発明の第
３の実施例が示され、この実施例では、ＤＳＰ１１００
が、１２８ｋワードｘ２４ビットＳＲＡＭモジュール４
８２０（ＢＡＮＫ０）および２つの６４ｋワードｘ２４
ビットＳＲＡＭモジュール４８２２（ＢＡＮＫ１）およ
び４８２４（ＢＡＮＫ２）に結合される。外部メモリ４
８２０、４８２２および４８２４は、特定な一種の１２
８ｋワードのメモリ・デバイスおよび特定な２種類の６
４ｋワードのメモリ装置の例であり、前記の一般的な種
類の１２８ｋおよび６４ｋの装置ＢＡＮＫ０ ４３０
０、ＢＡＮＫ１４３０２およびＢＡＮＫ２ ４３０４を
代表するものである。この構成において、ＰＩＯ４００
０が、チップ選択モード・レジスタＰＣＳＲ４４００に
格納されているモード情報（ＳＭ１，ＳＭ０）を利用し
て、アクセスするべきメモリ・バンクＢＡＮＫ０、ＢＡ
ＭＫ１またはＢＡＮＫ２を決定する。この構成では、ビ
ット（ＳＭ１，ＳＭ０）は、外部メモリが１つの１２８
ｋメモリ・バンクと２つの６４ｋメモリ・バンクによっ
て構成されるメモリ構成選択モード１０に対応する
（１，０）にプログラムされる。
３の実施例が示され、この実施例では、ＤＳＰ１１００
が、１２８ｋワードｘ２４ビットＳＲＡＭモジュール４
８２０（ＢＡＮＫ０）および２つの６４ｋワードｘ２４
ビットＳＲＡＭモジュール４８２２（ＢＡＮＫ１）およ
び４８２４（ＢＡＮＫ２）に結合される。外部メモリ４
８２０、４８２２および４８２４は、特定な一種の１２
８ｋワードのメモリ・デバイスおよび特定な２種類の６
４ｋワードのメモリ装置の例であり、前記の一般的な種
類の１２８ｋおよび６４ｋの装置ＢＡＮＫ０ ４３０
０、ＢＡＮＫ１４３０２およびＢＡＮＫ２ ４３０４を
代表するものである。この構成において、ＰＩＯ４００
０が、チップ選択モード・レジスタＰＣＳＲ４４００に
格納されているモード情報（ＳＭ１，ＳＭ０）を利用し
て、アクセスするべきメモリ・バンクＢＡＮＫ０、ＢＡ
ＭＫ１またはＢＡＮＫ２を決定する。この構成では、ビ
ット（ＳＭ１，ＳＭ０）は、外部メモリが１つの１２８
ｋメモリ・バンクと２つの６４ｋメモリ・バンクによっ
て構成されるメモリ構成選択モード１０に対応する
（１，０）にプログラムされる。
【００５０】外部アドレス・バス４２３８は、要求され
たアドレスの内の１７ビット（Ａ１６〜Ａ０）のみをＰ
ＩＯ４０００から第１の出力バッファ４３２６を介して
受信する。この第３の実施例によれば、チップ・セレク
ト・デコーダ４２０２が、アクセスされているアドレス
の上位３ビットをデコードした結果に基づいてチップ選
択線ＣＳ０ ４４１２、ＣＳ１ ４４１４またはＣＳ２
４４１６に論理ロウ（ｌｏｗ）信号を出すことによ
り、外部メモリの正しい１２８ｋバンクをイネーブルに
する。同時に、ウェイト・ステート・コントローラ４２
００が、ＰＩＯウェイト制御レジスタＰＷＣＲ４７００
のビットＷＳ0 、ＷＳ1 またはＷＳ2 を調べることによ
って内部または外部のウェイト・ステート生成が必要か
否かを判断する。内部のウェイト・ステート生成が必要
とされる場合、ウェイト・ステート生成器が、ＰＩＯウ
ェイト制御レジスタＰＷＣＲ４７００のビットＷ02、Ｗ
01およびＷ00（ＢＡＮＫ１がアクセスされる場合は
Ｗ12、Ｗ11およびＷ10、ＢＡＮＫ２がアクセスされる場
合はＷ22、Ｗ21およびＷ20）に格納されている値によっ
て、マシン・サイクルの数を数え始める。この場合も、
ウェイト・ステート生成器が数え終わるか、または外部
の解除信号を受信した後に、ウェイト・ステート生成器
４７０２は、解除信号ＰＩＷＲＬ ４７１２を並列アー
ビタ２１００に送って、要求された外部メモリ２５００
がアクセスに利用できることを知らせる。
たアドレスの内の１７ビット（Ａ１６〜Ａ０）のみをＰ
ＩＯ４０００から第１の出力バッファ４３２６を介して
受信する。この第３の実施例によれば、チップ・セレク
ト・デコーダ４２０２が、アクセスされているアドレス
の上位３ビットをデコードした結果に基づいてチップ選
択線ＣＳ０ ４４１２、ＣＳ１ ４４１４またはＣＳ２
４４１６に論理ロウ（ｌｏｗ）信号を出すことによ
り、外部メモリの正しい１２８ｋバンクをイネーブルに
する。同時に、ウェイト・ステート・コントローラ４２
００が、ＰＩＯウェイト制御レジスタＰＷＣＲ４７００
のビットＷＳ0 、ＷＳ1 またはＷＳ2 を調べることによ
って内部または外部のウェイト・ステート生成が必要か
否かを判断する。内部のウェイト・ステート生成が必要
とされる場合、ウェイト・ステート生成器が、ＰＩＯウ
ェイト制御レジスタＰＷＣＲ４７００のビットＷ02、Ｗ
01およびＷ00（ＢＡＮＫ１がアクセスされる場合は
Ｗ12、Ｗ11およびＷ10、ＢＡＮＫ２がアクセスされる場
合はＷ22、Ｗ21およびＷ20）に格納されている値によっ
て、マシン・サイクルの数を数え始める。この場合も、
ウェイト・ステート生成器が数え終わるか、または外部
の解除信号を受信した後に、ウェイト・ステート生成器
４７０２は、解除信号ＰＩＷＲＬ ４７１２を並列アー
ビタ２１００に送って、要求された外部メモリ２５００
がアクセスに利用できることを知らせる。
【００５１】次に、図１１ａ、１１ｂ、１１ｃには、本
発明の第４の実施例が示され、この実施例では、ＤＳＰ
１１００が、１２８ｋワードｘ２４ビットＥＰＲＯＭモ
ジュール４８３０（ＢＡＮＫ０）および４つの３２ｋワ
ードｘ２４ビットＳＲＡＭモジュール４８３２（ＢＡＮ
Ｋ１）、４８３４（ＢＡＮＫ２）、４８３６（ＢＡＮＫ
３）および４８３８（ＢＡＮＫ４）に結合される。外部
メモリ４８３０、４８３２、４８３４、４８３６および
４８３８は、特定な一種の１２８ｋワードのメモリ・デ
バイスおよび特定な４種類の３２ｋワードのメモリ・デ
バイスの具体例であり、前記の一般的な種類の１２８ｋ
および３２ｋの装置ＢＡＮＫ０ ４３００、ＢＡＮＫ１
４３０２、ＢＡＮＫ２ ４３０４、ＢＡＮＫ３ ４３
０６およびＢＡＮＫ４ ４３０８を代表するものであ
る。この構成において、ＰＩＯ４０００が、チップ選択
モード・レジスタＰＣＳＲ４４００に格納されているモ
ード情報（ＳＭ１，ＳＭ０）を利用して、アクセスする
べきメモリ・バンクＢＡＮＫ０、ＢＡＭＫ１、ＢＡＮＫ
２、ＢＡＮＫ３またはＢＡＮＫ４を決定する。この構成
では、ビット（ＳＭ１，ＳＭ０）は、外部メモリが１つ
の１２８ｋメモリ・バンクと４つの６４ｋメモリ・バン
クによって構成されるメモリ構成選択モード１１に対応
する（１，１）にプログラムされる。
発明の第４の実施例が示され、この実施例では、ＤＳＰ
１１００が、１２８ｋワードｘ２４ビットＥＰＲＯＭモ
ジュール４８３０（ＢＡＮＫ０）および４つの３２ｋワ
ードｘ２４ビットＳＲＡＭモジュール４８３２（ＢＡＮ
Ｋ１）、４８３４（ＢＡＮＫ２）、４８３６（ＢＡＮＫ
３）および４８３８（ＢＡＮＫ４）に結合される。外部
メモリ４８３０、４８３２、４８３４、４８３６および
４８３８は、特定な一種の１２８ｋワードのメモリ・デ
バイスおよび特定な４種類の３２ｋワードのメモリ・デ
バイスの具体例であり、前記の一般的な種類の１２８ｋ
および３２ｋの装置ＢＡＮＫ０ ４３００、ＢＡＮＫ１
４３０２、ＢＡＮＫ２ ４３０４、ＢＡＮＫ３ ４３
０６およびＢＡＮＫ４ ４３０８を代表するものであ
る。この構成において、ＰＩＯ４０００が、チップ選択
モード・レジスタＰＣＳＲ４４００に格納されているモ
ード情報（ＳＭ１，ＳＭ０）を利用して、アクセスする
べきメモリ・バンクＢＡＮＫ０、ＢＡＭＫ１、ＢＡＮＫ
２、ＢＡＮＫ３またはＢＡＮＫ４を決定する。この構成
では、ビット（ＳＭ１，ＳＭ０）は、外部メモリが１つ
の１２８ｋメモリ・バンクと４つの６４ｋメモリ・バン
クによって構成されるメモリ構成選択モード１１に対応
する（１，１）にプログラムされる。
【００５２】外部アドレス・バス４２３８は、要求され
たアドレスの内の１７ビット（Ａ１６〜Ａ０）のみをＰ
ＩＯ４０００から第１の出力バッファ４３２６を介して
受信する。この第４の実施例によれば、チップ・セレク
ト・デコーダ４２０２が、アクセスされているアドレス
の最上位３ビットをデコードした結果に基づいてチップ
選択線ＣＳ０ ４４１２、ＣＳ１ ４４１４、ＣＳ２
４４１６、ＣＳ３ ４４１８またはＣＳ４ ４４２０に
論理ロウ（ｌｏｗ）信号を出すことにより、外部メモリ
の正しい１２８ｋバンクをイネーブルにする。同時に、
ウェイト・ステート・コントローラ４２００が、ＰＩＯ
ウェイト制御レジスタＰＷＣＲ４７００のビットＷ
Ｓ0 、ＷＳ1 、ＷＳ2 、ＷＳ3 またはＷＳ4 を調べるこ
とによって内部または外部のウェイト・ステート生成が
必要か否かを判断する。内部のウェイト・ステート生成
が必要とされる場合、ウェイト・ステート生成器が、Ｐ
ＩＯウェイト制御レジスタＰＷＣＲ４７００のビットＷ
02、Ｗ01およびＷ00（ＢＡＮＫ１がアクセスされる場合
はＷ12、Ｗ11およびＷ10；ＢＡＮＫ２がアクセスされる
場合はＷ22、Ｗ21およびＷ20；という具合に）に格納さ
れている値によって、マシン・サイクルの数を数え始め
る。この場合も、ウェイト・ステート生成器が数え終わ
るか、または外部の解除信号を受信した後に、ウェイト
・ステート生成器４７０２は、解除信号ＰＩＷＲＬ ４
７１２を並列アービタ２１００に送って、要求された外
部メモリ２５００がアクセスに利用できることを知らせ
る。
たアドレスの内の１７ビット（Ａ１６〜Ａ０）のみをＰ
ＩＯ４０００から第１の出力バッファ４３２６を介して
受信する。この第４の実施例によれば、チップ・セレク
ト・デコーダ４２０２が、アクセスされているアドレス
の最上位３ビットをデコードした結果に基づいてチップ
選択線ＣＳ０ ４４１２、ＣＳ１ ４４１４、ＣＳ２
４４１６、ＣＳ３ ４４１８またはＣＳ４ ４４２０に
論理ロウ（ｌｏｗ）信号を出すことにより、外部メモリ
の正しい１２８ｋバンクをイネーブルにする。同時に、
ウェイト・ステート・コントローラ４２００が、ＰＩＯ
ウェイト制御レジスタＰＷＣＲ４７００のビットＷ
Ｓ0 、ＷＳ1 、ＷＳ2 、ＷＳ3 またはＷＳ4 を調べるこ
とによって内部または外部のウェイト・ステート生成が
必要か否かを判断する。内部のウェイト・ステート生成
が必要とされる場合、ウェイト・ステート生成器が、Ｐ
ＩＯウェイト制御レジスタＰＷＣＲ４７００のビットＷ
02、Ｗ01およびＷ00（ＢＡＮＫ１がアクセスされる場合
はＷ12、Ｗ11およびＷ10；ＢＡＮＫ２がアクセスされる
場合はＷ22、Ｗ21およびＷ20；という具合に）に格納さ
れている値によって、マシン・サイクルの数を数え始め
る。この場合も、ウェイト・ステート生成器が数え終わ
るか、または外部の解除信号を受信した後に、ウェイト
・ステート生成器４７０２は、解除信号ＰＩＷＲＬ ４
７１２を並列アービタ２１００に送って、要求された外
部メモリ２５００がアクセスに利用できることを知らせ
る。
【００５３】次に、図１２に、本発明のバス調停コント
ローラ４２０６を示す。バス調停コントローラ４２０６
により、ＤＳＰ１１００が、マルチＤＳＰ環境におい
て、外部メモリ資源を他のＤＳＰと共有することが可能
となる。例えば、本発明の実施例により２つの１２８ｋ
バンクの外部メモリに対して構成されたＤＳＰであれ
ば、その１２８ｋバンクの１つを他のＤＳＰと共有する
ことができる。このように、各ＤＳＰによってアドレス
指定するような利用が可能な２５６ｋの外部メモリに
は、１つのローカル専用の１２８ｋバンクの外部メモ
リ、および共有されたアドレス線およびデータ線を介し
て両方のＤＳＰがアドレス指定できる１つの共用の１２
８ｋバンクの外部メモリが含まれる。
ローラ４２０６を示す。バス調停コントローラ４２０６
により、ＤＳＰ１１００が、マルチＤＳＰ環境におい
て、外部メモリ資源を他のＤＳＰと共有することが可能
となる。例えば、本発明の実施例により２つの１２８ｋ
バンクの外部メモリに対して構成されたＤＳＰであれ
ば、その１２８ｋバンクの１つを他のＤＳＰと共有する
ことができる。このように、各ＤＳＰによってアドレス
指定するような利用が可能な２５６ｋの外部メモリに
は、１つのローカル専用の１２８ｋバンクの外部メモ
リ、および共有されたアドレス線およびデータ線を介し
て両方のＤＳＰがアドレス指定できる１つの共用の１２
８ｋバンクの外部メモリが含まれる。
【００５４】バス調停コントローラ４２０６は、バス調
停状態ワード入力ＢＡＷＯＲＤ４９０２、チップ選択制
御ワード入力ＣＳＷＯＲＤ４７０６、外部アクセス・イ
ネーブル信号ＰＡＥＸＴＡＣＣ４２０９および３つの出
力ポートＢＲＥＱ４９０６、ＢＡＣＫ４９０８およびＢ
ＨＬＤ４９１０を備えたアクセス・コントローラ４９０
０を有する。バス調停状態ワード入力４９０２は、チッ
プ選択モード・レジスタＰＣＳＲ４４００の最上位５ビ
ットの状態を反映する５ビットのワード（ＢＡ４〜ＢＡ
０）よりなり、これらの５ビットは、マルチＤＳＰ構成
において利用される共用メモリ・バンクの存在を示すの
に使用される。チップ選択制御ワード入力ＣＳＷＯＲＤ
４７０６は、５つのチップ選択信号（ＣＳ０ ４４１
２、ＣＳ１４４１４、ＣＳ２ ４４１６、ＣＳ３ ４４
１８およびＣＳ４ ４４２０）の状態を表す５ビットの
ワード（ＣＳ４〜ＣＳ０）を含む。外部アクセス・イネ
ーブル信号ＰＡＥＸＴＡＣＣ４２０９は、並列アービタ
２１００によって生成され、外部または内部のメモリ・
アクセスが要求されるか否かを示す。ポートＢＲＥＱ、
ＢＡＣＫおよびＢＨＬＤの機能は、後述する。
停状態ワード入力ＢＡＷＯＲＤ４９０２、チップ選択制
御ワード入力ＣＳＷＯＲＤ４７０６、外部アクセス・イ
ネーブル信号ＰＡＥＸＴＡＣＣ４２０９および３つの出
力ポートＢＲＥＱ４９０６、ＢＡＣＫ４９０８およびＢ
ＨＬＤ４９１０を備えたアクセス・コントローラ４９０
０を有する。バス調停状態ワード入力４９０２は、チッ
プ選択モード・レジスタＰＣＳＲ４４００の最上位５ビ
ットの状態を反映する５ビットのワード（ＢＡ４〜ＢＡ
０）よりなり、これらの５ビットは、マルチＤＳＰ構成
において利用される共用メモリ・バンクの存在を示すの
に使用される。チップ選択制御ワード入力ＣＳＷＯＲＤ
４７０６は、５つのチップ選択信号（ＣＳ０ ４４１
２、ＣＳ１４４１４、ＣＳ２ ４４１６、ＣＳ３ ４４
１８およびＣＳ４ ４４２０）の状態を表す５ビットの
ワード（ＣＳ４〜ＣＳ０）を含む。外部アクセス・イネ
ーブル信号ＰＡＥＸＴＡＣＣ４２０９は、並列アービタ
２１００によって生成され、外部または内部のメモリ・
アクセスが要求されるか否かを示す。ポートＢＲＥＱ、
ＢＡＣＫおよびＢＨＬＤの機能は、後述する。
【００５５】本発明の実施例によれば、外部メモリ要求
が行われると、アクセスされるべきメモリ位置のアドレ
スの最初の３ビットが、チップ・セレクト・デコーダ４
２０２によってデコードされる。そして、既に説明した
ように、ＰＩＯ４０００が、この情報を、チップ選択モ
ード・レジスタＰＣＳＲ４４００に格納されているモー
ド情報と共に利用して、アクセスするべきメモリ・バン
クを決定する。次に、ＰＩＯ４０００は、その選択され
たメモリ・バンクに関係付けられたチップ選択モード・
レジスタＰＣＳＲ４４００の特定のビット（ＢＡ０〜Ｂ
Ａ４）を調べることにより、選択されたメモリ・バンク
がマルチＤＳＰ環境で共有されているメモリ・バンクで
あるか否かを判断する。バス調停（arbitration ）ビッ
ト（ＢＡ４〜ＢＡ０）が、セットされていない（論理的
に０である）場合、外部バスのアクセスが直ちに開始さ
れる（特定のメモリ・バンクに関係付けられたチップ選
択出力ポートＣＳ０〜４がロウ（ｌｏｗ）レベルとな
り、内部のウェイト・ステート生成器４７０２が、その
カウントを開始するか、または外部のウェイト・ステー
ト生成器からの外部ウェイト解除信号の待機を始め
る）。
が行われると、アクセスされるべきメモリ位置のアドレ
スの最初の３ビットが、チップ・セレクト・デコーダ４
２０２によってデコードされる。そして、既に説明した
ように、ＰＩＯ４０００が、この情報を、チップ選択モ
ード・レジスタＰＣＳＲ４４００に格納されているモー
ド情報と共に利用して、アクセスするべきメモリ・バン
クを決定する。次に、ＰＩＯ４０００は、その選択され
たメモリ・バンクに関係付けられたチップ選択モード・
レジスタＰＣＳＲ４４００の特定のビット（ＢＡ０〜Ｂ
Ａ４）を調べることにより、選択されたメモリ・バンク
がマルチＤＳＰ環境で共有されているメモリ・バンクで
あるか否かを判断する。バス調停（arbitration ）ビッ
ト（ＢＡ４〜ＢＡ０）が、セットされていない（論理的
に０である）場合、外部バスのアクセスが直ちに開始さ
れる（特定のメモリ・バンクに関係付けられたチップ選
択出力ポートＣＳ０〜４がロウ（ｌｏｗ）レベルとな
り、内部のウェイト・ステート生成器４７０２が、その
カウントを開始するか、または外部のウェイト・ステー
ト生成器からの外部ウェイト解除信号の待機を始め
る）。
【００５６】逆に、バス調停ビットが、セットされてい
る（論理的に１である）場合、ＢＲＥＱ出力ポート４９
０６に論理ロウ（ｌｏｗ）レベルが出される。この論理
ロウ（ｌｏｗ）レベル出力により、利用者が共有メモリ
の一部へのアクセスを要求していることを外部アービタ
４９５０に知らせる。ＰＩＯ４０００は、外部アービタ
４９０５から返される論理ロウ（ｌｏｗ）レベル信号を
ＢＡＣＫポート４９０８で受信するまで、外部メモリへ
のアクセスを遅らせる。外部アービタ４９５０は、要求
しているＤＳＰが専用できるように、ＰＩＯ４０００が
保留解除信号をＢＨＬＤポート４９１０を通して送るま
で、データ、アドレス、リード／ライトおよびチップ選
択に関係付けられたバスを保留にし、その時、外部アー
ビタ４９５０はそれらの外部バスを解放して他のＤＳＰ
が共有メモリにアクセスできるようにする。
る（論理的に１である）場合、ＢＲＥＱ出力ポート４９
０６に論理ロウ（ｌｏｗ）レベルが出される。この論理
ロウ（ｌｏｗ）レベル出力により、利用者が共有メモリ
の一部へのアクセスを要求していることを外部アービタ
４９５０に知らせる。ＰＩＯ４０００は、外部アービタ
４９０５から返される論理ロウ（ｌｏｗ）レベル信号を
ＢＡＣＫポート４９０８で受信するまで、外部メモリへ
のアクセスを遅らせる。外部アービタ４９５０は、要求
しているＤＳＰが専用できるように、ＰＩＯ４０００が
保留解除信号をＢＨＬＤポート４９１０を通して送るま
で、データ、アドレス、リード／ライトおよびチップ選
択に関係付けられたバスを保留にし、その時、外部アー
ビタ４９５０はそれらの外部バスを解放して他のＤＳＰ
が共有メモリにアクセスできるようにする。
【００５７】具体的には、アクセス・コントローラ４９
００には、ＰＩＯアクセス・ホールド制御レジスタＰＨ
ＬＤＲ４９１１、第１のセレクタ４９１３、第１、第２
および第３のＡＮＤゲート４９１５、４９１７および４
９１９、ＯＲゲート４９２０、第１および第２のインバ
ータ４９２２および４９２４、ならびに第１および第２
のセット−リセット・フリップフロップ４９２６および
４９２８が含まれる。ＰＩＯアクセス・ホールド制御レ
ジスタ４９０４は、マルチＤＳＰ環境においてＢＨＬＤ
出力ポートを介して外部アービタ４９５０に送られる第
１のバス・ホールド信号の状態を格納する１ビット・レ
ジスタである。
００には、ＰＩＯアクセス・ホールド制御レジスタＰＨ
ＬＤＲ４９１１、第１のセレクタ４９１３、第１、第２
および第３のＡＮＤゲート４９１５、４９１７および４
９１９、ＯＲゲート４９２０、第１および第２のインバ
ータ４９２２および４９２４、ならびに第１および第２
のセット−リセット・フリップフロップ４９２６および
４９２８が含まれる。ＰＩＯアクセス・ホールド制御レ
ジスタ４９０４は、マルチＤＳＰ環境においてＢＨＬＤ
出力ポートを介して外部アービタ４９５０に送られる第
１のバス・ホールド信号の状態を格納する１ビット・レ
ジスタである。
【００５８】バス調停状態ワード入力ＢＡＷＯＲＤ４９
０２が、第１のセレクタ４９１３の入力に結合され、こ
の第１のセレクタ４９１３の出力４９１４が、第１のＡ
ＮＤゲート４９１５の第１の入力、第２のＡＮＤゲート
４９１７の第１の入力および第１のインバータ４９２２
の入力に結合される。ＣＳＷＯＲＤ４７０６の信号が第
１のセレクタ４９１３に結合され、これによって、第１
のセレクタ４９１３の出力４９１４が、ＣＳＷＯＲＤ４
７０６（ＢＡＮＫ０〜ＢＡＮＫ４）によって示される特
定のバンクのバス調停状態に関係付けられた特定のビッ
ト（ＢＡ４〜ＢＡ０）を表すようになる。外部アクセス
・イネーブル信号ＰＡＥＸＴＡＣＣ４２０９が、第１の
ＡＮＤゲート４９１５の第２の入力に結合され、その第
１のＡＮＤゲートの出力が、第１のセット−リセット・
フリップフロップ４９２６のセット・ポートに結合され
る。第１のセット−リセット・フリップフロップのＱ出
力が、バス調停コントローラ４２０６のＢＲＥＱ出力ポ
ート４９０６に結合される。したがって、第１のセレク
タ４９１３により選択された調停ビット（ＢＡ４〜ＢＡ
０）がセットされ、且つ外部アクセスが要求されていた
（これは、ＰＡＥＸＴＡＣＣ４２０９によって示され
る）場合、セット−リセット・フリップフロップ４９２
６が、ＢＲＥＱ信号を生成して、これを外部アービタ４
９５０にＢＲＥＱポート４９１０を介して送る。
０２が、第１のセレクタ４９１３の入力に結合され、こ
の第１のセレクタ４９１３の出力４９１４が、第１のＡ
ＮＤゲート４９１５の第１の入力、第２のＡＮＤゲート
４９１７の第１の入力および第１のインバータ４９２２
の入力に結合される。ＣＳＷＯＲＤ４７０６の信号が第
１のセレクタ４９１３に結合され、これによって、第１
のセレクタ４９１３の出力４９１４が、ＣＳＷＯＲＤ４
７０６（ＢＡＮＫ０〜ＢＡＮＫ４）によって示される特
定のバンクのバス調停状態に関係付けられた特定のビッ
ト（ＢＡ４〜ＢＡ０）を表すようになる。外部アクセス
・イネーブル信号ＰＡＥＸＴＡＣＣ４２０９が、第１の
ＡＮＤゲート４９１５の第２の入力に結合され、その第
１のＡＮＤゲートの出力が、第１のセット−リセット・
フリップフロップ４９２６のセット・ポートに結合され
る。第１のセット−リセット・フリップフロップのＱ出
力が、バス調停コントローラ４２０６のＢＲＥＱ出力ポ
ート４９０６に結合される。したがって、第１のセレク
タ４９１３により選択された調停ビット（ＢＡ４〜ＢＡ
０）がセットされ、且つ外部アクセスが要求されていた
（これは、ＰＡＥＸＴＡＣＣ４２０９によって示され
る）場合、セット−リセット・フリップフロップ４９２
６が、ＢＲＥＱ信号を生成して、これを外部アービタ４
９５０にＢＲＥＱポート４９１０を介して送る。
【００５９】外部アービタ４９５０は、バス調停コント
ローラからＢＲＥＱ信号を受信すると、外部メモリのア
クセスが開始されてもよい時に、ＢＡＣＫ信号により承
認を与える。バス調停コントローラ４２０６は、ＢＡＣ
Ｋポート４９１２を介してＢＡＣＫ信号を受信し、その
ＢＡＣＫ信号を第１のセット−リセット・フリップフロ
ップ４９２６のリセット入力（これにより、次の外部メ
モリ要求に備えてＢＲＥＱ線をリセットする）およびＯ
Ｒゲート４９２０の第１の入力に結合する。第１のイン
バータ４９２２の出力が、ＯＲゲート４９２０の第２の
入力に結合され、このＯＲゲートの出力が、第３のＡＮ
Ｄゲート４９１９の第１の入力に結合される。外部アク
セス・イネーブル信号ＰＡＥＸＴＡＣＣ４２０９は、第
３のＡＮＤゲート４９１９の第２の入力に結合され、そ
の第３のＡＮＤゲートの出力が、カウンタ・イネーブル
信号４７１１を駆動する。したがって、外部アクセスが
要求されていて（ＰＡＥＸＴＡＣＣ４２０９信号の状態
により示される）、且つ外部アービタ４９５０から外部
承認（ＢＡＣＫ）が受信されている（マルチＤＳＰモー
ドであることを示す。この場合、調停ビットの１つが
（ＢＡ４〜ＢＡ０）にセットされているため、ＢＡＣＫ
信号が受信されるまで第１のＯＲゲート４９２０の出力
がハイ（ｈｉｇｈ）となることはない）か、またはその
バンクが外部調停を必要としない（要求されたバンクに
対する調停ビット（ＢＡ４〜ＢＡ０）がロウ（ｌｏｗ）
である）場合、カウンタ・イネーブル信号４７１１がセ
ットされる。
ローラからＢＲＥＱ信号を受信すると、外部メモリのア
クセスが開始されてもよい時に、ＢＡＣＫ信号により承
認を与える。バス調停コントローラ４２０６は、ＢＡＣ
Ｋポート４９１２を介してＢＡＣＫ信号を受信し、その
ＢＡＣＫ信号を第１のセット−リセット・フリップフロ
ップ４９２６のリセット入力（これにより、次の外部メ
モリ要求に備えてＢＲＥＱ線をリセットする）およびＯ
Ｒゲート４９２０の第１の入力に結合する。第１のイン
バータ４９２２の出力が、ＯＲゲート４９２０の第２の
入力に結合され、このＯＲゲートの出力が、第３のＡＮ
Ｄゲート４９１９の第１の入力に結合される。外部アク
セス・イネーブル信号ＰＡＥＸＴＡＣＣ４２０９は、第
３のＡＮＤゲート４９１９の第２の入力に結合され、そ
の第３のＡＮＤゲートの出力が、カウンタ・イネーブル
信号４７１１を駆動する。したがって、外部アクセスが
要求されていて（ＰＡＥＸＴＡＣＣ４２０９信号の状態
により示される）、且つ外部アービタ４９５０から外部
承認（ＢＡＣＫ）が受信されている（マルチＤＳＰモー
ドであることを示す。この場合、調停ビットの１つが
（ＢＡ４〜ＢＡ０）にセットされているため、ＢＡＣＫ
信号が受信されるまで第１のＯＲゲート４９２０の出力
がハイ（ｈｉｇｈ）となることはない）か、またはその
バンクが外部調停を必要としない（要求されたバンクに
対する調停ビット（ＢＡ４〜ＢＡ０）がロウ（ｌｏｗ）
である）場合、カウンタ・イネーブル信号４７１１がセ
ットされる。
【００６０】第２のＡＮＤゲート４９１７への第２の入
力および第２のセット−リセット・フリップフロップ４
９２８の残りのポートが、ＰＩＯアクセス・ホールド制
御レジスタＰＨＬＤＲ４９１１から、そのレジスタ内の
単一ビットの状態を示す入力を受け入れる。第２のＡＮ
Ｄゲート４９１７の出力が、第２のセット−リセット・
フリップフロップ４９２８の第２のセット・ポートに結
合され、そのフリップフロップの出力が、ＢＨＬＤポー
ト４９１０に結合されて、バス保留信号を外部アービタ
４９５０に送るようになっている。本発明の実施例にお
いて、ＰＩＯアクセス・ホールド制御レジスタＰＨＬＤ
Ｒ４９１１は、ＰＢＵＳ４４０１によってプログラムさ
れ、外部アクセス要求時に、ハイ（ｈｉｇｈ）に設定さ
れて、ＤＳＰのメモリ・アクセスがペンディングないし
未処理であることを外部アービタ４９５０に示す。そこ
で、外部アービタ４９５０は、要求中のＤＳＰが排他的
に使用できるように外部バスをホールドする。
力および第２のセット−リセット・フリップフロップ４
９２８の残りのポートが、ＰＩＯアクセス・ホールド制
御レジスタＰＨＬＤＲ４９１１から、そのレジスタ内の
単一ビットの状態を示す入力を受け入れる。第２のＡＮ
Ｄゲート４９１７の出力が、第２のセット−リセット・
フリップフロップ４９２８の第２のセット・ポートに結
合され、そのフリップフロップの出力が、ＢＨＬＤポー
ト４９１０に結合されて、バス保留信号を外部アービタ
４９５０に送るようになっている。本発明の実施例にお
いて、ＰＩＯアクセス・ホールド制御レジスタＰＨＬＤ
Ｒ４９１１は、ＰＢＵＳ４４０１によってプログラムさ
れ、外部アクセス要求時に、ハイ（ｈｉｇｈ）に設定さ
れて、ＤＳＰのメモリ・アクセスがペンディングないし
未処理であることを外部アービタ４９５０に示す。そこ
で、外部アービタ４９５０は、要求中のＤＳＰが排他的
に使用できるように外部バスをホールドする。
【００６１】次に、図１３ａ〜１３ｃには、マルチＤＳ
Ｐ環境を示しており、このマルチＤＳＰ環境は、本発明
の第５の実施例を取り入れた２つのＤＳＰを含む。第５
の実施例は、先に述べたような柔軟なメモリ・アーキテ
クチャ、デコーディング、ウェイト・ステート生成を取
り入れている一方で、これまで特定のＤＳＰに専用され
ていたメモリ資源を共有できるようにＤＳＰが外部のコ
ントローラとのインタフェースを得られるようにする。
第１のＤＳＰ４７９０は、外部データ・バス４２６６、
外部アドレス・バス４２３８、チップ選択出力ＣＳ０バ
ス４４１２およびリード／ライト・イネーブル信号バス
４２２０によって、第１のローカル・メモリ４９７２お
よびグローバル（共有）メモリ４９７４に結合される。
第２のＤＳＰ４９８４は、同じ外部データ・バス４２６
６、外部アドレス・バス４２３８、チップ選択出力ＣＳ
０バス４４１２およびリード／ライト・イネーブル信号
バス４２２０によって、第２のローカル・メモリ４９８
６およびグローバル・メモリ４９７４に結合される。ロ
ーカル・メモリ４９７２および４９８６は、既に述べた
一般的な１２８ｋ装置ＢＡＮＫ０４３００を代表する特
定の２種類の１２８ｋワード・メモリ装置の具体例であ
る。グローバル・メモリ４９７４は、既に述べた一般的
な１２８ｋ装置ＢＡＮＫ１４３０２を代表する特定の種
類の１２８ｋワード・メモリ装置の具体例である。第１
および第２のＤＳＰ４９７０および４９８４は、共に、
ＰＩＯチップ選択モード・レジスタＰＣＳＲ４４００の
チップ選択モード・ビット（ＳＭ１，ＳＭ０）を（０，
１）とプログラムすることにより、２つの１２８ｋバン
クの外部メモリに合わせて構成される。同様に、２つの
ＤＳＰは、共有される外部メモリに合わせて構成され
る。このために、ＰＩＯチップ選択モード・レジスタＰ
ＣＳＲ４４００のバス調停モード・ビットＢＡ１を１に
設定することにより、ＢＡＮＫ１（共有メモリ４９７
４）を共有メモリ資源として確立し、ＢＡＮＫ０を各Ｄ
ＳＰのためのローカル専用資源として確立する。
Ｐ環境を示しており、このマルチＤＳＰ環境は、本発明
の第５の実施例を取り入れた２つのＤＳＰを含む。第５
の実施例は、先に述べたような柔軟なメモリ・アーキテ
クチャ、デコーディング、ウェイト・ステート生成を取
り入れている一方で、これまで特定のＤＳＰに専用され
ていたメモリ資源を共有できるようにＤＳＰが外部のコ
ントローラとのインタフェースを得られるようにする。
第１のＤＳＰ４７９０は、外部データ・バス４２６６、
外部アドレス・バス４２３８、チップ選択出力ＣＳ０バ
ス４４１２およびリード／ライト・イネーブル信号バス
４２２０によって、第１のローカル・メモリ４９７２お
よびグローバル（共有）メモリ４９７４に結合される。
第２のＤＳＰ４９８４は、同じ外部データ・バス４２６
６、外部アドレス・バス４２３８、チップ選択出力ＣＳ
０バス４４１２およびリード／ライト・イネーブル信号
バス４２２０によって、第２のローカル・メモリ４９８
６およびグローバル・メモリ４９７４に結合される。ロ
ーカル・メモリ４９７２および４９８６は、既に述べた
一般的な１２８ｋ装置ＢＡＮＫ０４３００を代表する特
定の２種類の１２８ｋワード・メモリ装置の具体例であ
る。グローバル・メモリ４９７４は、既に述べた一般的
な１２８ｋ装置ＢＡＮＫ１４３０２を代表する特定の種
類の１２８ｋワード・メモリ装置の具体例である。第１
および第２のＤＳＰ４９７０および４９８４は、共に、
ＰＩＯチップ選択モード・レジスタＰＣＳＲ４４００の
チップ選択モード・ビット（ＳＭ１，ＳＭ０）を（０，
１）とプログラムすることにより、２つの１２８ｋバン
クの外部メモリに合わせて構成される。同様に、２つの
ＤＳＰは、共有される外部メモリに合わせて構成され
る。このために、ＰＩＯチップ選択モード・レジスタＰ
ＣＳＲ４４００のバス調停モード・ビットＢＡ１を１に
設定することにより、ＢＡＮＫ１（共有メモリ４９７
４）を共有メモリ資源として確立し、ＢＡＮＫ０を各Ｄ
ＳＰのためのローカル専用資源として確立する。
【００６２】本発明の第５の実施例によれば、ＤＳＰ４
９７０は、ローカル・メモリ４９７２をＢＡＮＫ０とし
て、またはグローバル・メモリ４９７４をＢＡＮＫ１と
してアクセスすることができる。同様に、第２のＤＳＰ
４９８４は、ローカル・メモリ４９９６をＢＡＮＫ０と
して、またはグローバル・メモリをＢＡＮＫ１としてア
クセスすることができる。外部メモリ２５００にアクセ
スするために、ＤＳＰ４９７０は、前述のようにチップ
・セレクト・デコーダ４２０２によりアクセスするべき
要求されたメモリ位置のアドレスの最初の３ビットをデ
コードする。次に、ＰＩＯ４０００が、この情報を、Ｐ
ＩＯチップ選択モード・レジスタＰＣＳＲ４４００に格
納されているモード情報と共に利用して、前記のように
アクセスするべきメモリ・バンクを決定する。次に、Ｐ
ＩＯは、その選択されたメモリ・バンクに関係付けられ
たＰＩＯチップ選択モード・レジスタＰＣＳＲ４４００
の特定のビット（ＢＡ４〜ＢＡ０）を検査することによ
り、選択されたメモリ・バンクがマルチＤＳＰ環境で共
有されるメモリ・バンクか否かを決定する。
９７０は、ローカル・メモリ４９７２をＢＡＮＫ０とし
て、またはグローバル・メモリ４９７４をＢＡＮＫ１と
してアクセスすることができる。同様に、第２のＤＳＰ
４９８４は、ローカル・メモリ４９９６をＢＡＮＫ０と
して、またはグローバル・メモリをＢＡＮＫ１としてア
クセスすることができる。外部メモリ２５００にアクセ
スするために、ＤＳＰ４９７０は、前述のようにチップ
・セレクト・デコーダ４２０２によりアクセスするべき
要求されたメモリ位置のアドレスの最初の３ビットをデ
コードする。次に、ＰＩＯ４０００が、この情報を、Ｐ
ＩＯチップ選択モード・レジスタＰＣＳＲ４４００に格
納されているモード情報と共に利用して、前記のように
アクセスするべきメモリ・バンクを決定する。次に、Ｐ
ＩＯは、その選択されたメモリ・バンクに関係付けられ
たＰＩＯチップ選択モード・レジスタＰＣＳＲ４４００
の特定のビット（ＢＡ４〜ＢＡ０）を検査することによ
り、選択されたメモリ・バンクがマルチＤＳＰ環境で共
有されるメモリ・バンクか否かを決定する。
【００６３】デコードされたアドレスにより、ＢＡＮＫ
０、即ち、ローカル・メモリ資源４９７２へのメモリ・
アクセスが要求された場合、ＤＳＰは、以上説明したよ
うに直ちに、要求されたアドレスを外部アドレス・バス
４２３８に出して、メモリ・アクセスを開始する。しか
し、デコードの結果、共有されるグローバル・メモリ資
源４９７４をアクセスすべきことが示された場合、共有
バス上のアドレスおよびデータの完全性を保証するため
に、ある形式のバスの調停が行われなければならない。
０、即ち、ローカル・メモリ資源４９７２へのメモリ・
アクセスが要求された場合、ＤＳＰは、以上説明したよ
うに直ちに、要求されたアドレスを外部アドレス・バス
４２３８に出して、メモリ・アクセスを開始する。しか
し、デコードの結果、共有されるグローバル・メモリ資
源４９７４をアクセスすべきことが示された場合、共有
バス上のアドレスおよびデータの完全性を保証するため
に、ある形式のバスの調停が行われなければならない。
【００６４】図１３ｃには、本発明で使用する外部アー
ビタ４９５０を示す。外部アービタ・ユニットは、当技
術分野において周知である。外部アービタ４９５０は、
本発明と共に用いた場合、以下の１）〜６）によって、
共有メモリ装置（グローバル・メモリ４９７４）へのア
クセス制御に役立つ。すなわち、外部アービタ４９５０
は、１）要求しているＤＳＰからアクセス要求信号ＢＲ
ＥＱを受信し、２）他のいずれかのＤＳＰがその共有メ
モリを現在アクセスしているか否かを知るべく検査する
ことにより（他のＤＳＰからのバス保留信号を検査する
ことにより）、メモリ装置がアクセスに利用可能か否か
を判断し、３）ＢＡＣＫ信号を生成することによって、
そのメモリ・アクセスを始めても良いとの承認をそのＤ
ＳＰに通知し、４）要求しているＤＳＰが使用できるよ
うに、ゲートされた外部アドレス、データ、リード／ラ
イトおよびチップ選択の各バスをイネーブルにし、５）
要求中のＤＳＰがバス保留信号をＢＨＬＤポート４９１
０を介して解除するまで、外部バスを保留し、さらに
６）そのメモリ・アクセスが完了（読出し／変更／書き
戻し）したとき、それらのバスをディスエーブルにす
る。
ビタ４９５０を示す。外部アービタ・ユニットは、当技
術分野において周知である。外部アービタ４９５０は、
本発明と共に用いた場合、以下の１）〜６）によって、
共有メモリ装置（グローバル・メモリ４９７４）へのア
クセス制御に役立つ。すなわち、外部アービタ４９５０
は、１）要求しているＤＳＰからアクセス要求信号ＢＲ
ＥＱを受信し、２）他のいずれかのＤＳＰがその共有メ
モリを現在アクセスしているか否かを知るべく検査する
ことにより（他のＤＳＰからのバス保留信号を検査する
ことにより）、メモリ装置がアクセスに利用可能か否か
を判断し、３）ＢＡＣＫ信号を生成することによって、
そのメモリ・アクセスを始めても良いとの承認をそのＤ
ＳＰに通知し、４）要求しているＤＳＰが使用できるよ
うに、ゲートされた外部アドレス、データ、リード／ラ
イトおよびチップ選択の各バスをイネーブルにし、５）
要求中のＤＳＰがバス保留信号をＢＨＬＤポート４９１
０を介して解除するまで、外部バスを保留し、さらに
６）そのメモリ・アクセスが完了（読出し／変更／書き
戻し）したとき、それらのバスをディスエーブルにす
る。
【００６５】実施例において、共有バス環境は、各ＤＳ
Ｐをその他のＤＳＰから生成された入力から隔離するよ
うに、アドレスおよびデータのバス、リード／ライト・
バスおよびチップ選択バスを別個にゲーティングする必
要がある。図１３ａ〜１３ｃには、８つのゲート装置４
９８８と、それらのゲート装置を通るデータの流れを制
御するためにそのゲート装置から外部アービタ４９５０
へと結合されたイネーブル／ディスエーブル信号線４９
９０とを示す。しかし、バス・ゲート装置は、当分野に
おいて周知であり、したがって、本明細書においては詳
細な説明は行わない。
Ｐをその他のＤＳＰから生成された入力から隔離するよ
うに、アドレスおよびデータのバス、リード／ライト・
バスおよびチップ選択バスを別個にゲーティングする必
要がある。図１３ａ〜１３ｃには、８つのゲート装置４
９８８と、それらのゲート装置を通るデータの流れを制
御するためにそのゲート装置から外部アービタ４９５０
へと結合されたイネーブル／ディスエーブル信号線４９
９０とを示す。しかし、バス・ゲート装置は、当分野に
おいて周知であり、したがって、本明細書においては詳
細な説明は行わない。
【００６６】この例においては、ＢＡ１がセットされて
いるので、ＢＡＮＫ１にアクセスする要求により、ＢＲ
ＥＱ出力ポート４９０６上に論理ロウ（ｌｏｗ）レベル
が出されることになる。同様に、ＰＩＯアクセス・ホー
ルド制御レジスタＰＨＬＤＲ４９０４の単一ビットを論
理ロウ（ｌｏｗ）レベルに設定して、ＰＩＯアクセス・
ホールド制御レジスタＰＨＬＤＲ４９０４の状態をＢＨ
ＬＤ出力ポート４９１０の第１のバス保留信号によって
外部アービタ４９０５まで送る。ＢＲＥＱ線上のロウ
（ｌｏｗ）レベル出力により、利用者が共有メモリの一
部へのアクセスを要求していることを外部アービタ４９
５０に知らせる。ＰＩＯ４０００は、外部アービタ４９
５０から論理ロウ（ｌｏｗ）レベル信号をＢＡＣＫポー
ト４９０８で受信するまで、外部メモリへのアクセスを
延期する。ＰＩＯ４０００は、その外部メモリへのアク
セス要求を承認するロウ（ｌｏｗ）レベル信号をＢＡＣ
Ｋ４９０８において受け取ると、そのメモリ・アクセス
を開始する。
いるので、ＢＡＮＫ１にアクセスする要求により、ＢＲ
ＥＱ出力ポート４９０６上に論理ロウ（ｌｏｗ）レベル
が出されることになる。同様に、ＰＩＯアクセス・ホー
ルド制御レジスタＰＨＬＤＲ４９０４の単一ビットを論
理ロウ（ｌｏｗ）レベルに設定して、ＰＩＯアクセス・
ホールド制御レジスタＰＨＬＤＲ４９０４の状態をＢＨ
ＬＤ出力ポート４９１０の第１のバス保留信号によって
外部アービタ４９０５まで送る。ＢＲＥＱ線上のロウ
（ｌｏｗ）レベル出力により、利用者が共有メモリの一
部へのアクセスを要求していることを外部アービタ４９
５０に知らせる。ＰＩＯ４０００は、外部アービタ４９
５０から論理ロウ（ｌｏｗ）レベル信号をＢＡＣＫポー
ト４９０８で受信するまで、外部メモリへのアクセスを
延期する。ＰＩＯ４０００は、その外部メモリへのアク
セス要求を承認するロウ（ｌｏｗ）レベル信号をＢＡＣ
Ｋ４９０８において受け取ると、そのメモリ・アクセス
を開始する。
【００６７】具体的には、ＤＳＰ４９７０が、アクセス
するべきメモリ位置のアドレスをアドレス・バス４９７
８上に出し、リード／ライト・ポートＲ／Ｗ４９８２を
イネーブルにして、前述のようにウェイト・ステートの
生成を開始する。ウェイト・ステートの完了時に、デー
タ・バス４２６６上のデータを外部の共有メモリ装置に
対するリードおよびライトに利用できるようにする。メ
モリ・アクセス（書き戻しが必要な場合には、それも含
めて）が完了した後、第１のＤＳＰ４９７０のＢＨＬＤ
出力ポート４９１０上のバス保留信号をロウ（ｌｏｗ）
に設定して、メモリ・アクセスが完了したことを外部ア
ービタ４９５０に知らせる。同様にして、第２のＤＳＰ
４９８４は、ＢＡＮＫ１（共有されたグローバル・メモ
リ４９７４）またはＢＡＮＫ０（ローカル・メモリ４９
８６）のいずれかにアクセスすることができる。
するべきメモリ位置のアドレスをアドレス・バス４９７
８上に出し、リード／ライト・ポートＲ／Ｗ４９８２を
イネーブルにして、前述のようにウェイト・ステートの
生成を開始する。ウェイト・ステートの完了時に、デー
タ・バス４２６６上のデータを外部の共有メモリ装置に
対するリードおよびライトに利用できるようにする。メ
モリ・アクセス（書き戻しが必要な場合には、それも含
めて）が完了した後、第１のＤＳＰ４９７０のＢＨＬＤ
出力ポート４９１０上のバス保留信号をロウ（ｌｏｗ）
に設定して、メモリ・アクセスが完了したことを外部ア
ービタ４９５０に知らせる。同様にして、第２のＤＳＰ
４９８４は、ＢＡＮＫ１（共有されたグローバル・メモ
リ４９７４）またはＢＡＮＫ０（ローカル・メモリ４９
８６）のいずれかにアクセスすることができる。
【００６８】以上の説明では、本発明を２４ビットのデ
ィジタル信号処理プロセッサを含む実施例に適用するも
のとして説明したが、本発明の原理は、その要旨から逸
脱することなく他のアーキテクチャについても応用する
ことができる。この技術分野の当業者には明らかなとお
り、ここに開示した原理は、３２ビットであれ、６４ビ
ットであれ、各々において上記と同様の利点をもたらす
他の類似のアーキテクチャにおいても等しく良好に機能
するものである。
ィジタル信号処理プロセッサを含む実施例に適用するも
のとして説明したが、本発明の原理は、その要旨から逸
脱することなく他のアーキテクチャについても応用する
ことができる。この技術分野の当業者には明らかなとお
り、ここに開示した原理は、３２ビットであれ、６４ビ
ットであれ、各々において上記と同様の利点をもたらす
他の類似のアーキテクチャにおいても等しく良好に機能
するものである。
【００６９】
【発明の効果】以上述べたように、本発明によれば、マ
ルチＤＳＰ環境におけるメモリ資源の共有が、ＤＳＰチ
ップに内蔵されたオンチップのアドレス・デコーダとウ
ェイト・ステート生成器とを利用して行われるので、価
格および実装空間を低減することができる。
ルチＤＳＰ環境におけるメモリ資源の共有が、ＤＳＰチ
ップに内蔵されたオンチップのアドレス・デコーダとウ
ェイト・ステート生成器とを利用して行われるので、価
格および実装空間を低減することができる。
【００７０】本発明によれば、複数の多様な速度の外部
メモリ装置とのインタフェース処理のための内部アドレ
ス・デコーディングを与えるオンチップのデコーダ／ウ
ェイト・ステート生成器を備えたＤＳＰが得られる。
メモリ装置とのインタフェース処理のための内部アドレ
ス・デコーディングを与えるオンチップのデコーダ／ウ
ェイト・ステート生成器を備えたＤＳＰが得られる。
【００７１】本発明によれば、複数の無制限のメモリ構
成を可能にしながら複数の外部メモリ装置とのインタフ
ェースを与えるためにフレキシブル・メモリ・アーキテ
クチャを含み且つアドレス・デコーディングおよびウェ
イト・ステートの生成をチップ上で行う（オンチップ）
ＤＳＰを得ることができる。
成を可能にしながら複数の外部メモリ装置とのインタフ
ェースを与えるためにフレキシブル・メモリ・アーキテ
クチャを含み且つアドレス・デコーディングおよびウェ
イト・ステートの生成をチップ上で行う（オンチップ）
ＤＳＰを得ることができる。
【００７２】さらに、本発明によれば、内部および外部
のアドレス・デコーディングおよびウェイト・ステート
生成のために一層構成しやすく、マルチＤＳＰ環境にお
ける外部メモリ資源の共有が可能な外部メモリ装置との
インタフェースが得られるようにアドレス・デコーディ
ング、ウェイト・ステート生成およびフレキシブル・メ
モリ・アーキテクチャをオンチップで実現したＤＳＰを
得ることができる。
のアドレス・デコーディングおよびウェイト・ステート
生成のために一層構成しやすく、マルチＤＳＰ環境にお
ける外部メモリ資源の共有が可能な外部メモリ装置との
インタフェースが得られるようにアドレス・デコーディ
ング、ウェイト・ステート生成およびフレキシブル・メ
モリ・アーキテクチャをオンチップで実現したＤＳＰを
得ることができる。
【図１】本発明の装置を組み込んだディジタル信号処理
プロセッサの概念図である。
プロセッサの概念図である。
【図２】本発明の実施例のパラレル入出力ユニットの概
念図である。
念図である。
【図３ａ】本発明の実施例と共に使用するための専用の
メモリ位置を有する典型的な外部メモリ構成を示す図で
ある。
メモリ位置を有する典型的な外部メモリ構成を示す図で
ある。
【図３ｂ】本発明の実施例と共に使用するための第１の
外部メモリ構成を示す図である。
外部メモリ構成を示す図である。
【図３ｃ】本発明の実施例と共に使用するための第２の
外部メモリ構成を示す図である。
外部メモリ構成を示す図である。
【図３ｄ】本発明の実施例と共に使用するための第３の
外部メモリ構成を示す図である。
外部メモリ構成を示す図である。
【図３ｅ】本発明の実施例と共に使用するための第４の
外部メモリ構成を示す図である。
外部メモリ構成を示す図である。
【図４】本発明のチップ・セレクト・デコーダの概念図
である。
である。
【図５】アクセス予定のメモリ位置のアドレスの最上位
３ビットを復号した値とセレクト・モードの状態（ＳＭ
１：ＳＮ０）から得られるチップ・セレクト・モード状
態の表を示す図である。
３ビットを復号した値とセレクト・モードの状態（ＳＭ
１：ＳＮ０）から得られるチップ・セレクト・モード状
態の表を示す図である。
【図６】本発明の実施例によって利用される第４のチッ
プ選択信号ＣＳ４の概念図である。
プ選択信号ＣＳ４の概念図である。
【図７】本発明のウェイト・ステート・コントローラの
概念図である。
概念図である。
【図８】本発明の第１の実施例の概念図である。
【図９ａ】本発明の第２の実施例の概念図である。
【図９ｂ】図９ａと共に本発明の第２の実施例を示す概
念図である。
念図である。
【図１０ａ】本発明の第３の実施例の概念図である。
【図１０ｂ】図１０ａと共に本発明の第３の実施例を示
す概念図である。
す概念図である。
【図１１ａ】本発明の第４の実施例の概念図である。
【図１１ｂ】図１１ａと共に本発明の第４の実施例を示
す概念図である。
す概念図である。
【図１１ｃ】図１１ａ、１１ｂと共に本発明の第４の実
施例を示す概念図である。
施例を示す概念図である。
【図１２】本発明のバス調停コントローラの概念図であ
る。
る。
【図１３ａ】本発明の第５の実施例の概念図である。
【図１３ｂ】図１３ａと共に本発明の第５の実施例を示
す概念図である。
す概念図である。
【図１３ｃ】図１３ａ、１３ｂと共に本発明の第５の実
施例を示す概念図である。
施例を示す概念図である。
１１００ ディジタル信号処理プロセッサ（ＤＳＰ） １１０２ Ｘデータ・バス（ＸＤ） １１０４ Ｙデータ・バス（ＹＤ） １１０６ ＤＭＡＣデータ・バス（ＤＤ） １１０８ Ｘアドレス・バス １１１０ Ｙアドレス・バス １１１２ ＤＭＡＣアドレス・バス １１１４ ＰＣ命令バス（ＩＮＳＴ） １１１６ ＰＣアドレス・バス １１１８ メモリ選択線 １１２０ クロック線 １６９８ 直接データ線 １２００ ホスト・プロセッサ １３００ タイミング・ユニット １４００ 命令メモリ １５００ プログラム制御ユニット １６００ 命令デコーダ １７００ 演算器 １８００ アドレス発生器 １９００ データ・メモリ ２１００ 並列アービタ ２３００ 周辺装置 ２４００ パラレル・メモリ・インタフェース ２５００ 外部メモリ ２２００ 周辺装置インタフェース ２６００ 割り込みコントローラ ３０００ 直接メモリ・アクセス・コントローラ（ＤＭ
ＡＣ） ４０００ パラレルＩ／Ｏインタフェース ５０００ 発振器 ４２００ ウェイト・ステート・コントローラ ４２０２ チップ・セレクト・デコーダ ４２０４ データ／アドレス経路コントローラ ４２０６ バス調停コントローラ ４２０８ ピン・バッファ ４２３０ セレクタ ４２３７ アドレス・バス ４２３６ 出力バッファ ４２３８ 外部アドレス・バスＥＸＡＢＵＳ ４４００ チップ選択モード・レジスタＰＣＳＲ ４６００ ピン・バッファ・セレクタ ４６０６ 出力バッファ ４２０８ ピン・バッファ ４４０２ デコーダ回路 ４７０２ 内部のウェイト・ステート生成器 ４７２３ 第１のセレクタ ４７１４ 第２のセレクタ ４７１６ 比較器 ４７１８ カウンタ ４７２０ ラッチ ４９０２ バス調停状態ワード入力ＢＡＷＯＲＤ ４７０６ チップ選択制御ワード入力ＣＳＷＯＲＤ ４２０９ 外部アクセス・イネーブル信号ＰＡＥＸＴＡ
ＣＣ ４９００ アクセス・コントローラ ４９０５ 外部アービタ ４９１３ 第１のセレクタ ４９１５、４９１７および４９１９ ＡＮＤゲート ４９２０ ＯＲゲート ４９２２および４９２４ インバータ ４９２６および４９２８ セット−リセット・フリップ
フロップ ４７９０ ＲＳフリップフロップ第１のＤＳＰ ４２６６ 外部データ・バス ４２３８ 外部アドレス・バス ４４１２ チップ選択出力ＣＳ０バス ４２２０ リード／ライト・イネーブル信号バス ４９７２ 第１のローカル・メモリ ４９７４ グローバル（共有）メモリ ４９８４ 第２のＤＳＰ ４９８６ 第２のローカル・メモリ ４９５０ 外部アービタ
ＡＣ） ４０００ パラレルＩ／Ｏインタフェース ５０００ 発振器 ４２００ ウェイト・ステート・コントローラ ４２０２ チップ・セレクト・デコーダ ４２０４ データ／アドレス経路コントローラ ４２０６ バス調停コントローラ ４２０８ ピン・バッファ ４２３０ セレクタ ４２３７ アドレス・バス ４２３６ 出力バッファ ４２３８ 外部アドレス・バスＥＸＡＢＵＳ ４４００ チップ選択モード・レジスタＰＣＳＲ ４６００ ピン・バッファ・セレクタ ４６０６ 出力バッファ ４２０８ ピン・バッファ ４４０２ デコーダ回路 ４７０２ 内部のウェイト・ステート生成器 ４７２３ 第１のセレクタ ４７１４ 第２のセレクタ ４７１６ 比較器 ４７１８ カウンタ ４７２０ ラッチ ４９０２ バス調停状態ワード入力ＢＡＷＯＲＤ ４７０６ チップ選択制御ワード入力ＣＳＷＯＲＤ ４２０９ 外部アクセス・イネーブル信号ＰＡＥＸＴＡ
ＣＣ ４９００ アクセス・コントローラ ４９０５ 外部アービタ ４９１３ 第１のセレクタ ４９１５、４９１７および４９１９ ＡＮＤゲート ４９２０ ＯＲゲート ４９２２および４９２４ インバータ ４９２６および４９２８ セット−リセット・フリップ
フロップ ４７９０ ＲＳフリップフロップ第１のＤＳＰ ４２６６ 外部データ・バス ４２３８ 外部アドレス・バス ４４１２ チップ選択出力ＣＳ０バス ４２２０ リード／ライト・イネーブル信号バス ４９７２ 第１のローカル・メモリ ４９７４ グローバル（共有）メモリ ４９８４ 第２のＤＳＰ ４９８６ 第２のローカル・メモリ ４９５０ 外部アービタ
Claims (12)
- 【請求項１】 複数の別個のデータおよびアドレス・バ
スと、外部のアドレスおよびデータ・バスにより外部メ
モリとの通信を行うためのパラレル・インタフェースと
を有するディジタル信号処理プロセッサであって、 前記複数の別個のデータおよびアドレス・バスと前記外
部のアドレスおよびデータ・バスとの間において、第１
のアドレス・ワードおよび第１のデータ・ワードの経路
を第１の選択信号に応答して選択可能にルーティングす
るチップ・セレクト・デコーダであって、複数の外部メ
モリ構成と通信するために前記ディジタル信号処理プロ
セッサを構成する選択手段、および前記第１のアドレス
・ワードの複数のビットおよび前記選択手段の両方に応
答して前記外部メモリの第１のメモリ装置をイネーブル
にするイネーブル手段を備えるチップ・セレクト・デコ
ーダと、 前記第１のメモリ装置のアクセス中に、保留信号を前記
ディジタル信号処理プロセッサに送るプログラム可能な
手段とからなることを特徴とするディジタル信号処理プ
ロセッサ。 - 【請求項２】 前記選択手段が、前記外部メモリの複数
の構成を定義するためのモード構成ワードを格納する第
１のプログラム可能なレジスタを備えることを特徴とす
る請求項１記載のディジタル信号処理プロセッサ。 - 【請求項３】 前記複数の構成が、 前記外部メモリが単一のメモリ装置である第１の構成
と、 前記第１の構成とは異なり、前記外部メモリが複数のメ
モリ装置からなる第２の構成とを含むことを特徴とする
請求項２記載のディジタル信号処理プロセッサ。 - 【請求項４】 前記複数の構成が、 前記外部メモリが２Ｎワードの容量の第１のメモリ装置
と、それぞれＮワードの容量の第２および第３のメモリ
装置とからなる第３の構成を含むことを特徴とする請求
項３記載のディジタル信号処理プロセッサ。 - 【請求項５】 前記複数の構成が、 前記外部メモリが少なくとも５つの異なるメモリ装置か
らなることを特徴とする請求項３記載のディジタル信号
処理プロセッサ。 - 【請求項６】 前記イネーブル手段が、前記第１のアド
レスの前記複数のビットおよび前記のモード構成ワード
に対応する第１のデコーダを備え、 前記第１のデコーダが、割当て手段と、複数のチップ選
択出力とからなり、 前記割当て手段は、前記複数のチップ選択出力の何れが
許可されるべきかを決定することを特徴とする請求項２
記載のディジタル信号処理プロセッサ。 - 【請求項７】 前記第１のアドレスの前記複数のビット
が、前記第１のアドレスの少なくとも３つの最上位ビッ
トからなることを特徴とする請求項６記載のディジタル
信号処理プロセッサ。 - 【請求項８】 前記プログラム可能な手段が、 所定の値に設定されると内部でのウェイト・ステート生
成を示すウェイト・インジケータ、および前記外部メモ
リの前記アクセスの前の第１の遅延を表すウェイト数を
それぞれ含む複数のウェイト・ステート・パケットを格
納するウェイト・ステート・レジスタと、 前記複数のチップ選択出力に応答して、前記複数のウェ
イト・ステート・パケットの１つを選択する第１の選択
手段と、 前記第１の遅延の時間を計るクロック手段を備えた、時
間切れ信号を含む比較手段と、 前記外部メモリが前記アクセスに使用可能であることを
前記ディジタル信号処理プロセッサに示す前記保留信号
として、前記ウェイト・インジケータに応答して前記時
間切れ信号および前記外部メモリにより生成される外部
解除信号の一方を、前記ディジタル信号処理プロセッサ
に結合する第２の選択手段とを含むことを特徴とする請
求項６記載のディジタル信号処理プロセッサ。 - 【請求項９】 前記第１のメモリ装置が命令、データ、
および入出力周辺情報の少なくとも２つを格納すること
を特徴とする請求項３記載のディジタル信号処理プロセ
ッサ。 - 【請求項１０】 複数の別個のデータおよびアドレス・
バスと、外部のアドレスおよびデータ・バスにより外部
メモリとの通信を行うためのパラレル・インタフェース
とを有するディジタル信号処理プロセッサであって、 前記複数の別個のデータおよびアドレス・バスと前記外
部のアドレスおよびデータ・バスとの間において、第１
のアドレス・ワードおよび第１のデータ・ワードの経路
を第１の選択信号に応答して選択可能にルーティングす
るチップ・セレクト・デコーダであって、複数の外部メ
モリ構成と通信するために前記ディジタル信号処理プロ
セッサを構成する選択手段、および前記第１のアドレス
・ワードの複数のビットおよび前記選択手段の両方に応
答し、前記外部メモリよりなる同様の複数のメモリ装置
をイネーブルにする複数のチップ選択出力を含み、前記
複数のチップ選択出力のうちの多くとも１つだけを一度
にイネーブルにするイネーブル手段を備えるチップ・セ
レクト・デコーダと、 第１のメモリ装置のアクセス中に、保留信号を前記ディ
ジタル信号処理プロセッサに送り、さらにプログラム可
能なウェイト期間の後に前記保留信号を解除するプログ
ラム可能な手段と、 前記外部メモリの前記第１のメモリを少なくとも第２の
ディジタル信号処理プロセッサと共有するように前記デ
ィジタル信号処理プロセッサをイネーブルにするバス調
停コントローラとからなることを特徴とするディジタル
信号処理プロセッサ。 - 【請求項１１】 前記バス調停コントローラが、 前記第１のメモリ装置が共有にされたことを示す調停ワ
ードを格納するプログラム可能な手段と、 前記第１のメモリ装置と外部バス・コントローラとの間
のインタフェースを与えるアクセス制御手段とを含むこ
とを特徴とする請求項１０記載のディジタル信号処理プ
ロセッサ。 - 【請求項１２】 前記アクセス制御手段が、前記チップ
選択出力のうち前記第１のメモリ装置に対応するものが
イネーブルにされたとき、前記チップ選択出力と前記調
停ワードとに応答して、要求信号を前記の外部バス・コ
ントローラに送る調停デコーダを含み、 前記プログラム可能な手段が、前記外部バス・コントロ
ーラからの第１のアクノリッジ信号に対応する論理手段
を含み、前記論理手段が、前記プログラム可能なウェイ
ト期間の後に時間切れ信号を生成するクロック手段を有
し、さらに前記時間切れ信号が生成されたとき、前記プ
ログラム可能な手段が前記保留信号を解除し、さらに前
記アクセス制御手段が、前記ディジタル信号処理プロセ
ッサが前記アクセスを行っていることを示すために外部
バス保留信号を前記外部バス・コントローラに送る手段
を有することを特徴とする請求項１１記載のディジタル
信号処理プロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/127,682 US5740404A (en) | 1993-09-27 | 1993-09-27 | Digital signal processor with on-chip select decoder and wait state generator |
| US08/127,682 | 1993-09-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07175783A true JPH07175783A (ja) | 1995-07-14 |
Family
ID=22431378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6223842A Pending JPH07175783A (ja) | 1993-09-27 | 1994-09-20 | ディジタル信号処理プロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5740404A (ja) |
| JP (1) | JPH07175783A (ja) |
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