JPH0698574A

JPH0698574A - モータ駆動回路

Info

Publication number: JPH0698574A
Application number: JP27383292A
Authority: JP
Inventors: Toshiaki Isomura; 俊章磯村
Original assignee: Mitsuba Electric Manufacturing Co Ltd
Current assignee: Mitsuba Corp
Priority date: 1992-09-16
Filing date: 1992-09-16
Publication date: 1994-04-08

Abstract

(57)【要約】【目的】モータ駆動回路を、回生制動可能であって、
発熱量も少なく、電源逆接続に対処可能であり、かつ小
型化する。【構成】モータ２に直列にＦＥＴ１を接続し、モータ
２に並列にサイリスタ４を接続する。操作スイッチ３の
スイッチ信号オンによる起動信号発生時に、サイリスタ
４の完全オフ状態になるまでの時間よりも長い第１の遅
延時間を発生する第１遅延回路５を介してＦＥＴ１をオ
ン／オフ制御すると共に、スイッチ信号オフによる停止
信号発生時に第２の遅延時間を発生する第２遅延回路６
を介してサイリスタ４をオン／オフ制御するように回路
を構成する。【効果】起動時には、第１の遅延時間により、サイリ
スタが完全オフ状態になってからＦＥＴをオンし、停止
時には、第２の遅延時間により、ＦＥＴのオフ後にサイ
リスタをオンさせることができ、両者間の電源ショート
状態を防止し得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、モータ駆動回路に関
し、特に、モータに直列に接続されたＦＥＴによりモー
タを駆動し、モータに並列に接続されたサイリスタによ
り回生制動し得るようにしたモータ駆動回路に関する。

【０００２】

【従来の技術】従来、自動車用ワイパ装置などに用いら
れるＤＣモータ駆動回路に於いては、リレーを用いる場
合、ＦＥＴを１個用いる場合、４個のＦＥＴによりＨブ
リッジ駆動する場合、パワートランジスタを用いる場合
が考えられる。

【０００３】リレーの場合には、電源端子と接地端子と
に選択的に切替えることにより、モータ停止時に回生制
動をかけられるが、リレーの動作音が大きかったり、部
品が大形であったり、使用環境が制限されるなどの問題
があった。ＦＥＴ１個の場合には、モータと接地端子と
の間にＮチャンネル型ＦＥＴを接続するようになるが、
回生制動をかけられないという不都合がある。ＦＥＴ４
個によるＨブリッジ回路の場合には、電源を逆接続する
という事故に対して耐えられないという不都合がある。
また、パワートランジスタの場合には、プリドライバを
含めた電力損失が大きく、発熱量が大であるばかりでな
く、コントローラが大型化しがちであるという問題があ
った。

【０００４】

【発明が解決しようとする課題】このような従来技術の
問題点に鑑み、本発明の主な目的は、回生制動可能であ
って、発熱量も少なく、電源逆接続に対処可能であり、
かつ小型化し得るモータ駆動回路を提供することにあ
る。

【０００５】

【課題を解決するための手段】このような目的は、本発
明によれば、モータに直列に接続されたモータ駆動用Ｆ
ＥＴと、前記モータに並列に接続された回生制動用サイ
リスタと、前記サイリスタがオン状態から完全にオフ状
態になるまでの時間よりも長い第１の遅延時間を起動信
号の発生時から発生する第１遅延時間発生回路と、前記
第１の遅延時間の経過後に前記ＦＥＴをオン状態にし、
停止信号の発生時に前記ＦＥＴをオフ状態にするＦＥＴ
制御回路と、前記停止信号の発生時から第２の遅延時間
を発生する第２遅延時間発生回路と、前記起動信号の発
生時から前記サイリスタをオフ状態にしかつ前記第２の
遅延時間の経過後に前記サイリスタをオン状態にするサ
イリスタ制御回路とを有することを特徴とするモータ駆
動回路、或いは、モータに直列に接続されたモータ駆動
用ＦＥＴと、前記モータに並列に接続された回生制動用
サイリスタと、前記ＦＥＴのオン信号を選択的に出力す
るためのＦＥＴ制御回路と、前記サイリスタにオン信号
を出力するためのサイリスタ制御回路と、前記サイリス
タの不完全オフ状態を検出するためのサイリスタ状態検
出手段と、前記サイリスタの不完全オフ状態が検出され
ている間に前記モータを起動する信号が発生したら前記
ＦＥＴ制御回路をリセットするリセット回路とを有する
ことを特徴とするモータ駆動回路、或いは、モータに直
列に接続されたモータ駆動用ＦＥＴと、前記モータに並
列に接続された回生制動用サイリスタと、前記サイリス
タの不完全オフ状態を検出するためのサイリスタ状態検
出手段と、前記サイリスタの不完全オフ状態が検出され
ている間に前記モータの起動信号が発生した場合には前
記サイリスタが完全にオフ状態になった後に前記ＦＥＴ
をオン状態にし得るＦＥＴ駆動制御補助回路とを有する
ことを特徴とするモータ駆動回路を提供することにより
達成される。

【０００６】

【作用】このようにすれば、モータに直列に接続したＦ
ＥＴをオン／オフ制御して、モータを選択的に駆動でき
ると共に、停止信号発生時には、モータに並列に接続さ
れたサイリスタをオン状態にすることにより、モータ及
びサイリスタに電流が流れて、モータに回生制動をかけ
られる。なお、モータ停止状態ではサイリスタがオン状
態であり、起動信号によりオフ状態にする必要があり、
また、サイリスタには、そのゲート電流がトリガー電流
以下になって、サイリスタ電流が保持電流以下になった
後さらにターンオフ時間経過後に完全にオフ状態になる
特性がある。そこで、起動信号が発生してから、上記サ
イリスタの完全にオフ状態になるまでの時間よりも長い
第１の遅延時間経過後にＦＥＴをオン状態にすることに
より、サイリスタが完全にオフ状態になる前にＦＥＴが
オンしてしまうことによる電源ショート状態を防止でき
る。

【０００７】また、サイリスタの不完全オフ状態時に停
止信号に相当するノイズが生じたら、ＦＥＴを強制的に
オフ状態にすることにより、電源ショート状態を防止で
きる。また、停止信号が発生した後に、サイリスタの不
完全オフ状態時に再度起動信号が発生した場合には、サ
イリスタが完全にオフ状態になってから再起動可能にす
ることにより、電源ショート状態を防止できる。

【０００８】

【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。図１は、本発明が適用されたモー
タ駆動回路の要部を示す図である。電源としてのバッテ
リ端子ＢＴには、Ｐチャンネル型ＦＥＴ１を介してモー
タ２の一端が直列に接続されており、モータ２の他端が
接地されている。また、モータ２を操作するための操作
スイッチ３が、電源端子Ｖ及び接地間に、電源端子Ｖ側
に抵抗Ｒ１を介して接続されている。

【０００９】抵抗Ｒ１と操作スイッチ３とのノードが、
抵抗Ｒ２を介してシュミットトリガＳＴ１の入力端子に
接続されている。抵抗Ｒ２の両端間には、並列にかつシ
ュミットトリガＳＴ１に向けて順方向にダイオードＤ１
が接続され、抵抗Ｒ２とシュミットトリガＳＴ１とのノ
ードがコンデンサＣ１を介して接地されている。これら
コンデンサＣ１と抵抗Ｒ２とにより第１遅延回路５が構
成されている。シュミットトリガＳＴ１の反転出力端子
は、エミッタ接地されたトランジスタＱ１のベースに接
続されている。

【００１０】上記トランジスタＱ１のコレクタが、前記
ＦＥＴ１のゲートと接続されている。なお、トランジス
タＱ１のコレクタが抵抗Ｒ３を介して電源端子Ｖに接続
され、電源端子Ｖ及び抵抗Ｒ３のノードと、バッテリ端
子ＢＴ及びＦＥＴ１のノードとが、抵抗Ｒ３側に向けて
順方向をなすダイオードＤ２を介して互いに接続されて
いる。このようにして、トランジスタＱ１を介してＦＥ
Ｔ１をオン／オフ制御するＦＥＴ制御回路が構成されて
いる。

【００１１】また、抵抗Ｒ１と操作スイッチ３とのノー
ドが、抵抗Ｒ４を介してシュミットトリガＳＴ２の入力
端子に接続されている。その抵抗Ｒ４の両端間には、並
列にかつシュミットトリガＳＴ２とは逆向きにダイオー
ドＤ３が接続され、抵抗Ｒ４とシュミットトリガＳＴ２
とのノードがコンデンサＣ２を介して接地されている。
これらコンデンサＣ２と抵抗Ｒ４とにより第２遅延回路
６が構成されている。シュミットトリガＳＴ２の反転出
力端子は、エミッタ接地されたトランジスタＱ２のベー
スに接続されている。トランジスタＱ２のコレクタが、
抵抗Ｒ５を介して電源端子Ｖと接続されている。このよ
うにして、トランジスタＱ２を介してサイリスタ４をオ
ン／オフ制御するサイリスタ制御回路が構成されてい
る。

【００１２】ところで、ＦＥＴ１とモータ２とのノード
が、サイリスタ４を介して接地されている。そのサイリ
スタＳＣＲのゲートが、抵抗Ｒ５とトランジスタＱ２と
のノードと接続されていると共に、抵抗Ｒ６を介して接
地されている。なお、ＦＥＴ１のソース・ドレイン間に
は、寄生ダイオードＤ４が構成されている。よって電源
逆接時にはモータ２が逆転することになるが、サイリス
タ４を逆接に耐えられるものにしておくことにより、回
路上は何等支承がない。

【００１３】このようにして構成されたモータ駆動回路
の作動要領について、図２のタイミングチャートを参照
して以下に示す。なお、操作スイッチ３からの出力信号
を図１のＡ、シュミットトリガＳＴ１への入力信号を図
１のＢ、シュミットトリガＳＴ１の出力信号であってト
ランジスタＱ１の駆動信号を図１のＣ、シュミットトリ
ガＳＴ２への入力信号を図１のＤ、シュミットトリガＳ
Ｔ２の出力信号であってトランジスタＱ２を介してのサ
イリスタ４の駆動信号を図１のＥにより示される各信号
ラインのレベルにより示す。

【００１４】操作スイッチ３をオンにすると、操作スイ
ッチ信号Ａが高レベル（Ｈ）から低レベル（Ｌ）にな
り、同時にシュミットトリガＳＴ２の入力信号ＤがＨレ
ベルからＬレベルになるため、サイリスタ４駆動信号が
オフ（Ｈ）になる。ＦＥＴ１の駆動信号は、操作スイッ
チ３のオン後にＣ１・Ｒ２により漸減するシュミットト
リガＳＴ１入力信号がターンオフレベル（図２のＶth
１）より下がるまでの遅延時間Ｔ１経過後に、オンす
る。即ち、操作スイッチ３のオンと同時に、サイリスタ
４のゲート信号がオフ状態になり、遅延時間Ｔ１経過後
にＦＥＴ１がオン状態になって、モータ２が駆動する。

【００１５】次に、操作スイッチ３をオフにすると、こ
の場合には同時にシュミットトリガＳＴ１の入力信号Ｂ
がＬレベルからＨレベルになるため、ＦＥＴ１がオフす
る。このとき、操作スイッチ３のオフ後にＣ２・Ｒ４に
より漸増するシュミットトリガＳＴ２入力信号がターン
オンレベル（図２のＶth２）を越えるまでの遅延時間Ｔ
２経過後に、サイリスタ４駆動信号Ｅがオン（Ｌ）状態
になる。従って、操作スイッチ３のオフから遅延時間Ｔ
２経過後に、サイリスタ４がオン状態になって、モータ
２及びサイリスタ４間に電流が流れ得るため、モータ２
に回生制動がかかる状態になる。

【００１６】なお、サイリスタには、そのオン状態から
オフ状態になる際に、サイリスタ電流が保持電流以下に
なった後さらにターンオフ時間経過後に完全にオフ状態
になる特性がある。従って、操作スイッチ３のオフ直後
に再びオンした場合に、サイリスタ４にモータ逆電圧に
よる電流が流れている場合がある。そのため、サイリス
タ電流が保持電流以下になりかつサイリスタターンオフ
時間が十分に経過し得る時間を、前記遅延時間Ｔ１とし
て設定すれば良い。

【００１７】図３には本発明の第２の実施例が示されて
いる。図３に於いて前記実施例と同様の部分については
同一の符号を付してその詳しい説明を省略する。

【００１８】この第２の実施例に於いては、操作スイッ
チ３と抵抗Ｒ１とが前記実施例とは逆に接続されてお
り、両者のノードが、ナンド回路ＮＤ１の一対の入力端
子の一方に接続されている。そのナンド回路ＮＤ１の出
力端子が、抵抗Ｒ２を介してシュミットトリガＳＴ１の
入力端子に接続されている。なお、シュミットトリガＳ
Ｔ２、各トランジスタＱ１・Ｑ２、ＦＥＴ１、サイリス
タ４、モータ２などは、前記実施例と同様に構成されて
いる。

【００１９】そして、ＦＥＴ１とモータ２とのノード
が、図の想像線で示されたショート防止回路７の第１コ
ンパレータＯＰ１の入力正端子に抵抗Ｒ７を介して接続
されている。この、第１コンパレータＯＰ１の正の入力
端子と抵抗Ｒ７とのノードが、ツェナーダイオードＺＤ
を介して接地されているが、これら抵抗Ｒ７とツェナー
ダイオードＺＤとは、モータ２の逆起電圧に対して第１
コンパレータＯＰ１を保護するためである。

【００２０】第１コンパレータＯＰ１の反転入力負端子
が抵抗Ｒ８を介して接地されていると共に、第１コンパ
レータＯＰ１の出力端子と反転入力負端子との間には、
コンデンサＣ３と抵抗Ｒ９とが互いに並列に接続されて
いる。第１コンパレータＯＰ１の出力端子は第２コンパ
レータＯＰ２の反転入力負端子に接続されている。その
第２コンパレータＯＰ２の入力正端子には、電源Ｖと接
地との間に直列に接続された両抵抗Ｒ１０・Ｒ１１の両
者間のノードが接続されている。

【００２１】第２コンパレータＯＰ２の出力端子は、ノ
ア回路ＮＲ１の一対の入力端子の一方に接続されてい
る。ノア回路ＮＲ１の出力端子が、抵抗Ｒ１２を介して
アンド回路ＡＤ１の一対の入力端子の一方に接続されて
おり、抵抗Ｒ１２とアンド回路ＡＤ１とのノードがコン
デンサＣ４を介して接地されている。なお、上記ノア回
路ＮＲ１の他方の入力端子と、アンド回路ＡＤ１の他方
の入力端子とには、それぞれ前記シュミットトリガＳＴ
１の出力端子が接続されている。

【００２２】そして、アンド回路ＡＤ１の出力端子がフ
リップフロップＦＦ１のリセット端子Ｒに接続されてお
り、そのフリップフロップＦＦ１の出力端子Ｑが前記ナ
ンド回路ＮＤ１の他方の入力端子に接続されている。ま
た、フリップフロップＦＦ１のクロック端子ＣＬＫには
操作スイッチ３信号が入力されるようになっており、フ
リップフロップＦＦ１のＤ端子が電源Ｖと接続され、Ｓ
端子が接地されている。

【００２３】このようにして構成された第２の実施例の
モータ駆動回路の作動要領を図４のタイミングチャート
を参照して以下に示す。なお、図３に示されるように、
操作スイッチ３からの出力信号、シュミットトリガＳＴ
１への入力信号、ＦＥＴ１の駆動信号、シュミットトリ
ガＳＴ２への入力信号、サイリスタ４の駆動信号の各信
号は、前記実施例と同様にＡ〜Ｅで示し、フリップフロ
ップＦＦ１のＱ端子出力信号によるナンド回路ＮＤ１の
入力信号をＦにより、そのナンド回路ＮＤ１の出力信号
をＧにより、サイリスタ４への印加電圧状態をＨによ
り、第２コンパレータＯＰ２の一方の入力信号をＩによ
り、第２コンパレータＯＰ２の出力信号をＪにより、ノ
ア回路ＮＲ１の出力信号をＫにより、その信号Ｋに基づ
くアンド回路ＡＤ１の入力信号をＬにより、フリップフ
ロップＦＦ１のリセット信号をＭにより示される各信号
ラインのレベルにより示す。

【００２４】操作スイッチ３をオンして、モータ２が駆
動状態になるまでの各信号Ａ〜Ｅの状態は前記実施例と
同様である。なお、ＦＥＴ１の駆動信号がＨレベルにな
ると、モータ２への通電によるサイリスタ４への印加電
圧が生じ、それに伴って、第１コンパレータＯＰ１の出
力がＨレベルになる。そのＨレベル信号が第２コンパレ
ータＯＰ２への入力信号Ｉとなり、第２コンパレータＯ
Ｐ２の一方の入力端子には両抵抗Ｒ１０・Ｒ１１の分圧
による閾値Ｖth３が入力されており、その閾値Ｖth３と
比較した結果による第２コンパレータＯＰ２の出力信号
ＪがＨレベルからＬレベルになる。

【００２５】ＦＥＴ１の駆動信号がＨレベル即ちモータ
２の駆動中に、図に示す時刻ｔ１の時に何らかの原因に
より、操作スイッチ信号Ａが一瞬Ｌレベルになって即座
にＨレベルに復帰するようなノイズが生じた場合につい
て以下に示す。スイッチ信号ＡがＨレベルからＬレベル
になると、同時にシュミットトリガＳＴ２の入力信号Ｄ
が一瞬Ｌレベルになり、サイリスタ４駆動信号も一瞬オ
ンになってからオフ状態になる。

【００２６】また、シュミットトリガＳＴ１の入力信号
Ｂは、上記スイッチ信号Ａの瞬断によりコンデンサＣ１
が不完全充電されることにより閾値Ｖth１を越え、スイ
ッチ信号Ａの復帰により放電開始する。その信号Ｂが再
び閾値Ｖth１を下回った際に、一旦オフされたＦＥＴ１
駆動信号が再度オンすることになる（図４のｔ２）。

【００２７】このＦＥＴ１の駆動信号の再度オン時に
は、サイリスタ４の印加電圧Ｈがモータ２の逆起電圧に
より或る程度発生しており、そのため、第１コンパレー
タＯＰ１の出力信号である第２コンパレータＯＰ２の入
力信号Ｉが閾値Ｖth３よりも高レベルにある。従って、
サイリスタ４が、アノード電圧を印加されたらオン状態
になり得る不完全オフ状態にあり、その不完全オフ状態
を第２コンパレータＯＰ２により検出していることにな
り、サイリスタ４の不完全オフ状態時には、第２コンパ
レータＯＰ２の出力信号ＪがＬレベル状態にあり、ノア
回路ＮＲ１の一方の入力端子にＬレベル信号が入力され
ることになる。

【００２８】上記ノイズ発生時には、ＦＥＴ１の駆動信
号ＣがＬレベルになるため、ノア回路ＮＲ１の他方の入
力端子にそのＬレベル信号が入力され、ノア回路ＮＲ１
の出力信号ＫがＨレベル状態になる。それに伴ってＣ４
・Ｒ１２の時定数に応じて変化するアンド回路ＡＤ１の
入力信号Ｌが閾値Ｖth１を下回った際に、アンド回路Ａ
Ｄ１の出力信号であるフリップフロップＦＦ１のリセッ
ト信号ＭがＬレベルからＨレベルになる。そのリセット
信号Ｍの発生により、フリップフロップＦＦ１がリセッ
トされるため、ナンド回路ＮＤ１の入力信号ＦがＨレベ
ルからＬレベルに切替わり、従って、ナンド回路ＮＤ１
の出力信号ＧがＨレベルになり、再度オン状態になった
ＦＥＴ１の駆動信号Ｃを強制的にオフ状態にすることが
できる。なお、上記Ｃ４・Ｒ１２の遅延回路は、ノア回
路ＮＲ１の出力信号ＫがＬレベルになったことをアンド
回路ＡＤ１の入力信号Ｌとしては保持したいために必要
なためである。

【００２９】上記ＦＥＴ１の駆動信号Ｃを強制的にオフ
する処理を行わない場合には、サイリスタ４が不完全オ
フ状態にある時にＦＥＴ１の駆動信号がオン状態になる
ため、両者が共にオンした状態なって、電源ショート状
態になるという問題が生じてしまう。しかしながら、本
発明によれば、前記したように、ノイズが発生してサイ
リスタ４の不完全オフ状態が検出されている間にＦＥＴ
１のオン信号が発生した場合には、駆動信号Ｃを強制的
にオフ状態にすることができ、上記問題が発生すること
を防止できる。

【００３０】なお、ＦＥＴ１の駆動信号Ｃが再度発生し
た時ｔ２から、強制的にオフ状態にするまでに時間Ｔｄ
が経過しているが、これは、ＦＥＴ１の駆動信号Ｃの再
度発生時から、ショート防止回路７が働いて強制的にオ
フさせるまでの素子動作時間（例えば数μ秒）のためで
ある。また、サイリスタ４の不完全オフ状態検出時間
（図４のＴon）は、サイリスタ４のアノード電流が保持
電流以下になるまでの時間（図４のＴａ）に、保持電流
以下になってから完全にオフするまでの転流ターンオフ
時間（図４のＴｒ）以上になるようにＣ３・Ｒ９により
設定している。

【００３１】図５には本発明の第３の実施例が示されて
いる。図５に於いて第１の実施例と同様の部分について
は同一の符号を付してその詳しい説明を省略する。

【００３２】この第３の実施例に於いては、操作スイッ
チ３と抵抗Ｒ１とが第２の実施例と同様に接続されてお
り、両者のノードが、アンド回路ＡＤ２の一対の入力端
子の一方に接続されて、そのアンド回路ＡＤ２の出力信
号が、抵抗Ｒ２を介してトランジスタＱ１のベースに入
力されるようになっており、抵抗Ｒ２とトランジスタＱ
１との間のノードがコンデンサＣ１を介して接地されて
いる。また、操作スイッチ３のスイッチ信号が、抵抗Ｒ
４を介してトランジスタＱ２のベースに入力されるよう
になっており、抵抗Ｒ４とトランジスタＱ２との間のノ
ードがコンデンサＣ２を介して接地されている。なお、
各トランジスタＱ１・Ｑ２、ＦＥＴ１、サイリスタ４、
モータ２などは、前記実施例と同様に構成されている。

【００３３】さらに、ＦＥＴ１とモータ２とのノード
が、前記第２の実施例と同様に抵抗Ｒ７を介して第１コ
ンパレータＯＰ１の一方の入力正端子に接続されてい
る。また、第１コンパレータＯＰ１から第２コンパレー
タＯＰ２の出力信号に至る各素子の構成は前記第２の実
施例と同様である。

【００３４】この第３の実施例に於いては、第２コンパ
レータＯＰ２の出力端子がノア回路ＮＲ１の一対の入力
端子の一方に接続されていると共に、フリップフロップ
ＦＦ１のリセット端子Ｒに接続されている。ノア回路Ｎ
Ｒ１の他方の入力端子には操作スイッチ３と抵抗Ｒ１と
のノードが接続されている。そして、フリップフロップ
ＦＦ１の反転出力端子がアンド回路ＡＤ２の他方の入力
端子に接続されている。

【００３５】このようにして構成された第３の実施例の
モータ駆動回路の作動要領を図６のタイミングチャート
を参照して以下に示す。なお、図６に示されるように、
操作スイッチ３からの出力信号、ＦＥＴ１の駆動信号、
サイリスタ４の駆動信号、サイリスタ４への印加電圧状
態、第２コンパレータＯＰ２の一方の入力信号、第２コ
ンパレータＯＰ２の出力信号、ノア回路ＮＲ１の出力信
号の各信号は、前記実施例と同様にＡ・Ｃ・Ｅ・Ｈ〜Ｋ
で示し、フリップフロップＦＦ１の反転出力信号を図５
のＮにより示される各信号ラインのレベルにより示す。

【００３６】操作スイッチ３をオン状態にすると、操作
スイッチ信号ＡがＨレベル状態になり、アンド回路ＡＤ
２への他方の入力信号であるフリップフロップＦＦ１の
反転出力信号ＮがＨレベル状態にあることから、アンド
回路ＡＤ２の出力信号がＨレベルになる。Ｃ１・Ｒ２に
よる遅延時間Ｔ１経過後に、ＦＥＴ１駆動信号ＣがＨレ
ベルになり、ＦＥＴ１がオン状態になって、前記実施例
と同様にモータ２が駆動する。

【００３７】そして、或る時ｔ３に、操作スイッチ３が
オフ状態に切替えられると、遅延時間Ｔ１経過後にＦＥ
Ｔ１がオフ状態になり、遅延時間Ｔ１よりも長いＣ２・
Ｒ４による遅延時間Ｔ２経過後にサイリスタ４がオン状
態になって、モータ２に回生制動がかかる。サイリスタ
４のアノード電流が保持電流以下になるまでの時間Ｔａ
が回生制動が可能な時間であるが、さらに、アノード電
流が保持電流以下になってからサイリスタ４が完全にオ
フ状態になるまでの時間Ｔｒを加算した時間経過前に、
操作スイッチ３をオン状態にすると、サイリスタ４がオ
ン状態であって、ＦＥＴ１もオン状態になるという場合
が生じる。その場合には、電源ショート状態が発生する
ことになる。

【００３８】この第３の実施例の場合には、前記第２の
実施例と同様のサイリスタ４の不完全オフ状態検出時間
Ｔonを設定してあり、その経過前に操作スイッチ３信号
ＡがＬレベルからＨレベルになった場合にはサイリスタ
駆動信号Ｅがオフ状態になる。また、操作スイッチ３信
号Ａがオフ状態になった際にはノア回路ＮＲ１の出力信
号ＫがＬレベルからＨレベルになるが、その信号Ｋは、
再度の操作スイッチ３信号ＡのＨレベルへの切替わりに
時Ｌレベルになる。そして、第２の実施例と同様に、サ
イリスタ４印加電圧Ｈの低下により、時間Ｔａ経過後に
第２コンパレータＯＰ２の入力信号Ｉが閾値Ｖth３を下
回り、そのタイミングで、第２コンパレータＯＰ２の出
力信号ＪがＬレベルからＨレベルに切替わって、フリッ
プフロップＦＦ１がリセットされる。

【００３９】そのフリップフロップＦＦ１のリセットの
タイミングから反転出力ＮがＨレベル状態に切替わるた
め、アンド回路ＡＤ２からＨレベル信号が出力され始め
る。そして、その時から時間Ｔ１経過後、即ちサイリス
タ駆動信号Ｅがオフ状態にされてから時間Ｔon経過後
に、ＦＥＴ１駆動信号Ｃがオン状態になって、モータ２
が駆動再開する。このように、時間Ｔon経過してから、
即ちサイリスタ４が完全にオフ状態になって、電源ショ
ート状態が生じることがないようになってから、モータ
２の駆動を再開させるようにしている。

【００４０】なお、Ｃ１・Ｒ２による遅延時間は、サイ
リスタ４のアノード電流が保持電流以下になってからサ
イリスタ４が完全にオフ状態になるまでの時間Ｔｒより
も長く設定され、Ｃ２・Ｒ４による遅延時間よりも短く
設定されている。

【００４１】

【発明の効果】このように本発明によれば、１個のＦＥ
Ｔによりモータを選択的に駆動し、サイリスタをモータ
に並列に設けると共に、両者が同時にオン状態にならな
いように遅延時間を発生させてＦＥＴ及びサイリスタを
制御することにより、簡単な回路構成で回生制動可能な
モータ駆動回路を達成し得る。また、サイリスタが完全
にオフ状態になる前に、モータを駆動するための起動信
号に相当するノイズが発生した場合には、ＦＥＴを強制
的にオフ状態にすることにより、電源ショート状態を防
止し得る。また、サイリスタが完全にオフ状態になる時
間を設定して、その時間経過後にモータを駆動再開する
ことにより、サイリスタが完全にオフ状態になる前に起
動信号が発生した場合の電源ショート状態を防止し得
る。

【図面の簡単な説明】

【図１】本発明に基づくモータ駆動回路の要部を示す
図。

【図２】図１の回路に基づく作動要領を示すタイミング
チャート。

【図３】本発明に基づく第２の実施例のモータ駆動回路
の要部を示す図。

【図４】図３の回路に基づく作動要領を示すタイミング
チャート。

【図５】本発明に基づく第３の実施例のモータ駆動回路
の要部を示す図。

【図６】図５の回路に基づく作動要領を示すタイミング
チャート。

【符号の説明】

１ＦＥＴ２モータ３操作スイッチ４サイリスタ５第１遅延回路６第２遅延回路７ショート防止回路

Claims

【特許請求の範囲】

【請求項１】モータに直列に接続されたモータ駆動用
ＦＥＴと、前記モータに並列に接続された回生制動用サ
イリスタと、前記サイリスタがオン状態から完全にオフ
状態になるまでの時間よりも長い第１の遅延時間を起動
信号の発生時から発生する第１遅延時間発生回路と、前
記第１の遅延時間の経過後に前記ＦＥＴをオン状態に
し、停止信号の発生時に前記ＦＥＴをオフ状態にするＦ
ＥＴ制御回路と、前記停止信号の発生時から第２の遅延
時間を発生する第２遅延時間発生回路と、前記起動信号
の発生時から前記サイリスタをオフ状態にしかつ前記第
２の遅延時間の経過後に前記サイリスタをオン状態にす
るサイリスタ制御回路とを有することを特徴とするモー
タ駆動回路。
【請求項２】モータに直列に接続されたモータ駆動用
ＦＥＴと、前記モータに並列に接続された回生制動用サ
イリスタと、前記ＦＥＴのオン信号を選択的に出力する
ためのＦＥＴ制御回路と、前記サイリスタにオン信号を
出力するためのサイリスタ制御回路と、前記サイリスタ
の不完全オフ状態を検出するためのサイリスタ状態検出
手段と、前記サイリスタの不完全オフ状態が検出されて
いる間に前記モータを起動する信号が発生したら前記Ｆ
ＥＴ制御回路をリセットするリセット回路とを有するこ
とを特徴とするモータ駆動回路。
【請求項３】モータに直列に接続されたモータ駆動用
ＦＥＴと、前記モータに並列に接続された回生制動用サ
イリスタと、前記サイリスタの不完全オフ状態を検出す
るためのサイリスタ状態検出手段と、前記サイリスタの
不完全オフ状態が検出されている間に前記モータの起動
信号が発生した場合には前記サイリスタが完全にオフ状
態になった後に前記ＦＥＴをオン状態にし得るＦＥＴ駆
動制御補助回路とを有することを特徴とするモータ駆動
回路。