JP2004247588A - 保護回路 - Google Patents
保護回路 Download PDFInfo
- Publication number
- JP2004247588A JP2004247588A JP2003036909A JP2003036909A JP2004247588A JP 2004247588 A JP2004247588 A JP 2004247588A JP 2003036909 A JP2003036909 A JP 2003036909A JP 2003036909 A JP2003036909 A JP 2003036909A JP 2004247588 A JP2004247588 A JP 2004247588A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- fet
- connection
- load
- protection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Power Conversion In General (AREA)
Abstract
【課題】回路構成の小型化及び低コスト化を図りつつ、本発明が適用される回路構造における負荷の電源オフ時のサージ電圧対策を図ることができ、しかもツェナーダイオードの使用の必要がない保護回路を提供する。
【解決手段】この保護回路20は、FET23のゲートとチャージポンプ回路25との間に介装された第1のスイッチ33と、ゲートとソースとの間に介装された第1の抵抗35と、ゲートと第1のスイッチ33との間に介装された第2の抵抗37と、ゲートとソースとの間の接続路41に介装された第2のスイッチ39とを備えている。第1のスイッチ33は、負荷21を駆動させるべき際にはFET23のゲートをチャージポンプ回路25側に接続する一方、負荷21を電源オフさせるべき際にはFET23のゲートをグランド側に接続する。第2のスイッチ39は、第1のスイッチ33に連動して動作する。
【選択図】 図1
【解決手段】この保護回路20は、FET23のゲートとチャージポンプ回路25との間に介装された第1のスイッチ33と、ゲートとソースとの間に介装された第1の抵抗35と、ゲートと第1のスイッチ33との間に介装された第2の抵抗37と、ゲートとソースとの間の接続路41に介装された第2のスイッチ39とを備えている。第1のスイッチ33は、負荷21を駆動させるべき際にはFET23のゲートをチャージポンプ回路25側に接続する一方、負荷21を電源オフさせるべき際にはFET23のゲートをグランド側に接続する。第2のスイッチ39は、第1のスイッチ33に連動して動作する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、インダクタンス性の負荷への電流の通流状態を制御するFET等を保護するための保護回路に関し、特に車載用の各種電源分配部における電源制御に適用される保護回路に関する。
【0002】
【従来の技術】
図6は、従来の保護回路及びその保護回路が適用される回路構造の回路図である。この種の保護回路としては、図6に示すように、インダクタンス性の負荷(例えばモータ)1の電源オフ時に発生するサージ電圧への対策として、NチャンネルMOSトランジスタであるFET3のゲートとドレインとの間にツェナーダイオード5を介装しているとともに、ゲートとそのゲート駆動電圧供給源であるチャージポンプ回路7と間の接続路にスイッチ9を介装し、FET3のゲートとソースとの間に第1の抵抗11を介装し、FET3のゲートとスイッチ9との間に第2の抵抗13を介装している。
【0003】
スイッチ9は、FET3のオン、オフスイッチも兼ねており、負荷1の駆動中はFET3のゲートとチャージポンプ回路7との間を導通させてFET3をオンさせる一方、負荷1の電源オフ時にはゲートとチャージポンプ回路7との間を遮断してFET3をオフさせるようになっている。このため、負荷1の駆動時には、チャージポンプ回路7から出力される駆動電圧がスイッチ9及び抵抗13を介してFET3のゲートに与えられ、こによってFET3がオンし、これによって負荷1への通電が行われて負荷1が駆動される。そして、負荷1の電源オフ時には、スイッチ9によりFET3のゲートとチャージポンプ回路7との間が遮断され、これに伴ってゲート電圧がしきい値電圧を下回った時点でFET3がオフされる。そして、そのFET3のオフに伴って、FET3のソース電位に、負荷1のインダクタンス逆起電力による負サージが発生し、その負サージにより抵抗11を介してゲート電圧がマイナスに引かれ、FET3のゲート、ドレイン間の電位差がツェナーダイオード5のしきい値電圧を超えるのに伴ってツェナーダイオード5を介してゲート、ドレイン間が導通し、ツェナーダイオード5及び抵抗11を介してドレイン側からソース側に電流が流れ、その際に生じるゲート、ソース間の電位差がしきい値電圧を超えるのに伴ってFET3がオンする。このFET3のオン状態は、ゲート、ソース間電圧がしきい値を下回るまで保たれ、これによって、このFET3がオンしている期間は、FET3を介して供給される電力で負荷1の逆起電力が吸収される。
【0004】
図7は、図6の回路構造における負荷1の電源オフ時のサージ電流等の様子を示す図である。図7中のグラフG1は、図6の回路構造において負荷1の電源オフ時に負荷1に流れる電流IL(図6参照)の時間変化を示しており、グラフG2は、同じく図6の回路構造において負荷1の電源オフ時にFET3のソース電圧VS(図6参照)の時間変化を示している。また、図7のグラフG3は、図6の回路構造においてツェナーダイオード5を取り除いたときの負荷1の電源オフ時のソース電圧VSの時間変化を示している。
【0005】
【発明が解決しようとする課題】
しかしながら、上述の従来の保護回路では、ツェナーダイオード5を使用するため、回路構成が大型化及び高コスト化するという問題がある。また、ツェナーダイオード5のオン、オフ時に高周波ノイズが発生するという問題もある。
【0006】
そこで、本発明は、回路構成の小型化及び低コスト化を図りつつ、本発明が適用される回路構造における負荷の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要のない保護回路を提供することを目的とする。
【0007】
【課題を解決するための手段】
前記目的を達成するための技術的手段は、インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するNチャンネルMOSトランジスタであるFETと、を備える回路構造に対して設けられる保護回路であって、前記FETのゲートとゲート駆動電圧供給源との間の接続路に介装され、前記ゲートを前記ゲート駆動電圧供給源側に接続する第1の接続状態と、前記ゲートをグランド側に接続する第2の接続状態との間で接続状態を変更する第1の接続変更手段を備える。
【0008】
また、好ましくは、前記FETのゲートとソースとの間に介装された第1の抵抗と、前記ゲートと前記第1の接続変更手段との間、又は前記第1の接続変更手段とグランドとの間に介装された第2の抵抗と、をさらに備えるのがよい。
【0009】
さらに、好ましくは、前記第1の抵抗が介装される前記FETのゲートとソースとの間の接続路に介装され、その接続路を導通、遮断する第2の接続変更手段をさらに備えるのがよい。
【0010】
また、前記目的を達成するための技術的手段は、インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するNチャンネルMOSトランジスタであるFETと、を備える回路構造に対して設けられる保護回路であって、前記FETのゲートとゲート駆動電圧供給源との間の第1の接続路上の部分とグランドとの間に介装され、その部分とグランドとの間を遮断、導通する第1の接続変更手段を備える。
【0011】
さらに、好ましくは、前記FETのゲートとソースとの間の第2の接続路に介装された第1の抵抗と、前記ゲートから前記第1の接続路及び前記接続変更手段を介してグランドに至る経路上に介装された第2の抵抗と、をさらに備えるのがよい。
【0012】
また、好ましくは、前記第1の抵抗が介装される前記FETのゲートとソースとの間の前記第2の接続路に介装され、その接続路を導通、遮断する第2の接続変更手段をさらに備えるのがよい。
【0013】
さらに、前記目的を達成するための技術的手段は、インダクタンス性の負荷と、前記負荷への通電状態を制御するPチャンネルMOSトランジスタであるFETと、を備える回路構造に対して設けられる保護回路であって、前記FETのゲートとグランドとの間の接続路に介装され、前記ゲートをグランド側に接続する第1の接続状態と、前記ゲートを前記FETのソース側に接続する第2の接続状態との間で接続状態を変更する接続変更手段と、前記FETのゲートと前記接続変更手段との間、又は前記接続変更手段と前記FETのソースとの間に介装された第1の抵抗と、前記FETのゲートとドレインとの間に介装された第2の抵抗と、を備えるのがよい。
【0014】
また、前記目的を達成するための技術的手段は、インダクタンス性の負荷と、前記負荷への通電状態を制御するPチャンネルMOSトランジスタであるFETと、を備える回路構造に対して設けられる保護回路であって、前記FETのゲートとソースとの間の接続路上の部分とグランドとの間を導通、遮断する接続変更手段と、前記FETのゲートから前記接続路を介してソースに至る経路上に介装された第1の抵抗と、前記FETのゲートとドレインとの間に介装された第2の抵抗と、を備える。
【0015】
さらに、前記目的を達成するための技術的手段は、インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するIGBTと、を備える回路構造に対して設けられる保護回路であって、前記IGBTのゲートとゲート駆動電圧供給源との間の接続路に介装され、前記ゲートをゲート駆動電圧供給源側に接続する第1の接続状態と、前記ゲートをグランド側に接続する第2の接続状態との間で接続状態を変更する接続変更手段を備える。
【0016】
また、好ましくは、前記IGBTのゲートとエミッタとの間に介装された第1の抵抗と、前記IGBTのゲートと前記接続変更手段との間、又は前記接続変更手段とグランドとの間に介装された第2の抵抗と、をさらに備えるのがよい。
【0017】
さらに、前記目的を達成するための技術的手段は、インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するIGBTと、を備える回路構造に対して設けられる保護回路であって、前記IGBTのゲートとゲート駆動電圧供給源との間の接続路上の部分とグランドとの間を導通、遮断する接続変更手段を備える。
【0018】
また、好ましくは、前記IGBTのゲートとエミッタとの間に介装された第1の抵抗と、前記IGBTのゲートから前記接続路及び前記接続変更手段を介してグランドに至る経路上に介装された第2の抵抗と、をさらに備えるのがよい。
【0019】
【発明の実施の形態】
<第1実施形態>
図1は、本発明の第1実施形態に係る保護回路及びその保護回路が適用される回路構造の回路図である。本実施形態に係る保護回路20が適用される回路構造は、図1に示すように、インダクタンス性の負荷(例えばモータ)21と、負荷21への通電状態を制御するNチャンネルMOSトランジスタであるFET23と、FET23を駆動するチャージポンプ回路(ゲート駆動電圧供給源)25とを備えている。負荷21とFET23とは、FET23の方が電源電流の通流方向上流側となるように、通電路27に直列に介装されている。通電路27は、電源ライン29とグランドとの間に介装される。通電路27には、FET23と並列になるようにダイオード31が接続されている。ダイオード31は、その順方向が電源ライン29から通電路17に供給される電源電流の通流方向と逆向きになるように接続されている。
【0020】
本実施形態に係る保護回路20は、FET23のゲートとチャージポンプ回路25との間の接続路に介装された第1のスイッチ(第1の接続変更手段)33と、FET23のゲートとソースとの間に介装された第1の抵抗35と、FET23のゲートと第1のスイッチ33との間に介装された第2の抵抗37と、第1の抵抗35が介装されるFET23のゲートとソースとの間の接続路41に介装された第2のスイッチ(第2の接続変更手段)39とを備えている。第1及び第2のスイッチ33,39は、入力される制御信号に応じて回路の切替動作を行う。
第2の抵抗37は、FET23のゲートと第1のスイッチ33との間でなく、第1のスイッチ33とグランドとの間に介装するようにしてもよい。
【0021】
第1のスイッチ33には、第1のスイッチ33側からみてチャージポンプ回路25にいたる接続路とグランドにいたる接続路とが接続されており、その両接続路が第1のスイッチ33によって択一的に切り替えられてFET23のゲートに接続されるようになっている。
【0022】
第1のスイッチ33は、FET23のオン、オフスイッチも兼ねており、FET23をオンさせて負荷21を駆動させるべき際にはFET23のゲートをチャージポンプ回路25側に接続する(第1の接続状態)一方、FET23をオフさせて負荷21を電源オフさせるべき際にはFET23のゲートをグランド側に接続する(第2の接続状態)ようになっている。
【0023】
第2のスイッチ39は、チャージポンプ回路25から出力されるゲート駆動信号が第1のスイッチ33及び抵抗35,37を介して負荷21側に漏れるのを防止するためのものであり、第1のスイッチ33がチャージポンプ回路25側に切り替えられている際には、第1の抵抗35が介装されたFET23のゲート、ソース間の接続路41を遮断する一方、第1のスイッチ33がグランド側に切り替えられている際には接続路41を導通するようになっている。
【0024】
次に、図1の回路構造の動作を説明する。負荷21の駆動時は、第1のスイッチ33がチャージポンプ回路25側に切り替えられて、チャージポンプ回路15から出力されるゲート駆動信号が、第1のスイッチ33及び第2の抵抗37を介してFET23のゲートに与えられてFET23がオンし、これによって、電源ライン29からの電源電流がFET23を介して負荷21に流れ、負荷21が駆動される。このとき、第2のスイッチ39は接続路41を遮断している。
【0025】
負荷21の電源オフ時には、第1のスイッチ33がチャージポンプ回路25側からグランド側に切り替えられるとともに、第2のスイッチ39によって接続路41が導通され、FET23のゲート、ソース間電圧がしきい値電圧を下回り、FET23がオフされ、負荷21への通電が停止される。そして、そのFET23のオフに伴って、負荷21のインダクタンス逆起電力による負サージが発生し、これによって、FET23のソース電圧がマイナスに引かれ、経路P1で示すように、第1のスイッチ33、第2の抵抗37、第2のスイッチ39及び第1の抵抗35を介してグランド側から負荷21側に電流が流れる。このとき、FET23のゲート、ソース間には、ソース電圧のレベル、及び、第1及び第2の抵抗35,37の抵抗値の比率に応じた分圧の電位差が生じ、そのゲート、ソース間電圧がしきい値電圧を超えた時点で、FET23がオンする。このFET23のオン状態は、ゲート、ソース間電圧がしきい値を下回るまで保たれ、これによって、このFET23がオンしている期間は、FET23を介して電源ライン29より負荷21に供給される電力で負荷21の逆起電力が吸収される。また、このFET23のオン状態は、負荷21による負サージが収束し、ゲート、ソース間電圧がしきい値を下回るのに伴って終了する。
【0026】
図2は、図1の回路構造における負荷21の電源オフ時のサージ電流等の様子を示す図である。図2中のグラフG4は、図1の回路構造において負荷21の電源オフ時に負荷21に流れる電流IL(図1参照)の時間変化を示しており、グラフG5は、同じく図1の回路構造において負荷21の電源オフ時にFET23のソース電圧VS(図1参照)の時間変化を示している。グラフG4,G5の状態より、本実施形態に係る保護回路20によっても前述の図6の保護回路とほぼ同等のサージ抑制効果が得られることが分かる。
【0027】
ここで、本実施形態に係る保護回路20では、第1の抵抗35及び第2の抵抗37の抵抗値の比率を調節することにより、負サージ発生時に第1及び第2の抵抗35,37を介してグランド側から負荷21側に電流が流れた際に生じるFET23のゲート、ソース間電圧を調節することができるようになっている。これによって、負サージ発生時にFET23のソース電圧がどれくらいマイナスに引かれた時点でFET23をオンさせるかを容易に調節することができるとともに、負サージ発生時にFET23をオンさせる際に十分なレベルのゲート、ソース間電圧を確保することができ(例えば、これによってFET23を完全にオンさせることができ)、その結果、負サージの吸収に要する時間T(図2参照)を短縮することができるようになっている。
【0028】
図3は、図1の回路構造に含まれる保護回路20をより具体化した回路を示す図である。この図3の具体例では、図3に示すように、第1及び第2のスイッチ33,39としてNチャンネルMOSFETが用いられている。また、この具体例では、第1のスイッチ(FET)33は、FET23のゲートとチャージポンプ回路25との間の接続路上における第2の抵抗37とチャージポンプ回路25との間の部分43と、グランドとの間に介装されており、入力されるオン、オフ信号に応じて部分43とグランドとの間を導通、遮断する。第2のスイッチ(FET)39も同様に入力されるオン、オフ信号に応じて接続路41を導通、遮断する。ここで、この具体例では、第1及び第2のスイッチ33,39及びチャージポンプ回路25をオン、オフするための信号は、共通のオン、オフ信号が用いられている。なお、この具体例では、FET23のゲートとチャージポンプ回路25との間の接続路上における前記部分43(第1のスイッチ33が接続される部分)とチャージポンプ25との間には、第3の抵抗45に介装されている。
【0029】
以上のように、本実施形態によれば、第1及び第2のスイッチ33,39、及び第1及び第2の抵抗35,37を用いた簡単な回路構成で保護回路20を構成することができる。その結果、回路構成の小型化及び低コスト化を図りつつ、本実施形態が適用される回路構造における負荷21の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要がない。
【0030】
また、上述のように、第1の抵抗35及び第2の抵抗37の抵抗値の比率を調節することにより、負サージの吸収に要する時間Tの短縮等の効果が得られる。
【0031】
さらに、第1のスイッチ33がチャージポンプ回路25側に切り替えられて負荷21が駆動される際には、第2のスイッチ39により第1の抵抗35が介装されたFET23のゲート、ソース間の接続路41が遮断されるため、チャージポンプ回路25から出力されるゲート駆動信号が接続路41を介して負荷21側に漏れるのを防止することができる。
【0032】
<第2実施形態>
図4は、本発明の第2実施形態に係る保護回路及びその保護回路が適用される回路構造の回路図である。本実施形態に係る保護回路50が適用される回路構造は、図4に示すように、インダクタンス性の負荷(例えばモータ)51と、負荷51への通電状態を制御するPチャンネルMOSトランジスタであるFET53とを備えている。本実施形態では、負荷51とFET53とは、FET53の方が電源電流の通流方向上流側となるように、通電路55に直列に介装されているが、負荷51の方が電流通流方向上流側となるように配設してもよい。通電路55は、電源ライン57とグランドとの間に介装される。
【0033】
本実施形態に係る保護回路50は、FET53のゲートとグランドとの間の接続路に介装されたスイッチ(接続変更手段)59と、FET53のゲートとスイッチ59との間に介装された第1の抵抗61と、FET53のゲートとドレインとの間に介装された第2の抵抗63とを備えている。スイッチ59は、入力される制御信号に応じて回路の切替動作を行う。第1の抵抗61は、FET53のゲートとスイッチ59との間でなく、スイッチ59とFET53のソースとの間に介装するようにしてもよい。
【0034】
スイッチ59には、スイッチ59側からみてグランドにいたる接続路とFET53のソースにいたる接続路とが接続されており、その両接続路がスイッチ59によって択一的に切り替えられてFET53のゲートに接続されるようになっている。
【0035】
スイッチ59は、FET53のオン、オフスイッチも兼ねており、FET53をオンさせて負荷51を駆動させるべき際にはFET53のゲートをグランド側に接続する(第1の接続状態)一方、FET53をオフさせて負荷51を電源オフさせるべき際にはFET53のゲートをFET53のソース側に接続する(第2の接続状態)ようになっている。
【0036】
次に、図4の回路構造の動作を説明する。負荷51の駆動時は、スイッチ59がグランド側に切り替えられて、FET53のゲートが第1の抵抗61及びスイッチ59を介してグランドに接続され、これによってFET53のゲート、ソース間電圧がしきい値電圧を超えてFET53がオンし、電源ライン57からの電源電流がFET53を介して負荷51に流れ、負荷51が駆動される。
【0037】
負荷51の電源オフ時には、スイッチ59がグランド側からFET53のソース側に切り替えられ、FET53のゲート、ソース間電圧がしきい値電圧を下回り(一旦実質的にゼロになり)、FET53がオフされ、負荷51への通電が停止される。そして、そのFET53のオフに伴って、負荷51のインダクタンス逆起電力による負サージが発生し、これによって、FET53のゲート電圧がマイナスに引かれ、経路P2で示すように、スイッチ59、第1の抵抗61、第2の抵抗63を介してFET53のソース側から負荷51側に電流が流れる。このとき、FET53のゲート、ソース間には、ソース、ドレイン間の電位差レベル、及び、第1及び第2の抵抗61,63の抵抗値の比率に応じた分圧の電位差が生じ、そのゲート、ソース間電圧がしきい値電圧を超えた時点で、FET53がオンする。このFET53のオン状態は、ゲート、ソース間電圧がしきい値を下回るまで保たれ、これによって、このFET53がオンしている期間は、FET53を介して電源ライン57より負荷51に供給される電力で負荷51の逆起電力が吸収される。また、このFET53のオン状態は、負荷51による負サージが収束し、ゲート、ソース間電圧がしきい値を下回るのに伴って終了する。
【0038】
ここで、本実施形態に係る保護回路50では、第1の抵抗61及び第2の抵抗63の抵抗値の比率を調節することにより、負サージ発生時に第1及び第2の抵抗61,63を介してFET53のソース側から負荷21側に電流が流れた際に生じるFET53のゲート、ソース間電圧を調節することができるようになっている。これによって、負サージ発生時にFET53のドレイン電圧がどれくらいマイナスに引かれた時点でFET53をオンさせるかを容易に調節することができるとともに、負サージ発生時にFET53をオンさせる際に十分なレベルのゲート、ソース間電圧を確保することができ(例えば、これによってFET53を完全にオンさせることができ)、その結果、負サージの吸収に要する時間を短縮することができるようになっている。
【0039】
以上のように、実施形態によれば、スイッチ59、及び第1及び第2の抵抗61,63を用いた簡単な回路構成で保護回路50を構成することができる。その結果、回路構成の小型化及び低コスト化を図りつつ、本実施形態が適用される回路構造における負荷61の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要がない。
【0040】
また、上述のように、第1の抵抗61及び第2の抵抗62の抵抗値の比率を調節することにより、負サージの吸収に要する時間の短縮等の効果が得られる。
【0041】
なお、回路構成の具体例として、スイッチ59として図3のFET33を用いた回路構成を採用してもよい。
【0042】
<第3実施形態>
図5は、本発明の第3実施形態に係る保護回路及びその保護回路が適用される回路構造の回路図である。本実施形態に係る保護回路70が適用される回路構造は、図5に示すように、インダクタンス性の負荷(例えばモータ)71と、負荷71への通電状態を制御するIGBT73と、IGBT73を駆動するためのゲート駆動電圧を供給するゲート駆動電圧供給源(例えば、駆動回路)75とを備えている。負荷71とIGBT73とは、IGBT73の方が電源電流の通流方向上流側となるように、通電路77に直列に介装されている。通電路77は、電源ライン79とグランドとの間に介装される。
【0043】
本実施形態に係る保護回路70は、IGBT73のゲートとゲート駆動電圧供給源75との間の接続路に介装されたスイッチ(接続変更手段)81と、IGBT73のゲートとエミッタとの間に介装された第1の抵抗83と、IGBT73のゲートとスイッチ81との間に介装された第2の抵抗85とを備えている。スイッチ81は、入力される制御信号に応じて回路の切替動作を行う。第2の抵抗85は、IGBT73のゲートとスイッチ81との間でなく、スイッチ81とグランドとの間に介装するようにしてもよい。
【0044】
スイッチ81には、スイッチ81側からみてゲート駆動電圧供給源75にいたる接続路とグランドにいたる接続路とが接続されており、その両接続路がスイッチ81によって択一的に切り替えられてIGBT73のゲートに接続されるようになっている。
【0045】
スイッチ81は、IGBT73のオン、オフスイッチも兼ねており、IGBT73をオンさせて負荷71を駆動させるべき際にはIGBT73のゲートをゲート駆動電圧供給源75側に接続する(第1の接続状態)一方、IGBT73をオフさせて負荷71を電源オフさせるべき際にはIGBT73のゲートをグランド側に接続する(第2の接続状態)ようになっている。
【0046】
次に、図5の回路構造の動作を説明する。負荷71の駆動時は、スイッチ81がゲート駆動電圧供給源75側に切り替えられて、ゲート駆動電圧供給源75から出力されるゲート駆動電圧がスイッチ81及び第2の抵抗85を介してIGBT73のゲートに与えられ、これによってIGBT73のゲート、エミッタ間電圧がしきい値電圧を超えてIGBT73がオンし、電源ライン79からの電源電流がIGBT73を介して負荷71に流れ、負荷71が駆動される。
【0047】
負荷71の電源オフ時には、スイッチ81がゲート駆動電圧供給源75側からグランド側に切り替えられ、IGBT73のゲートが第2の抵抗85及びスイッチ81を介してグランドに接続され、IGBT73のゲート、エミッタ間電圧がしきい値電圧を下回り、IGBT73がオフされ、負荷71への通電が停止される。そして、そのIGBT73のオフに伴って、負荷71のインダクタンス逆起電力による負サージが発生し、これによって、IGBT73のエミッタ電圧がマイナスに引かれ、経路P3で示すように、スイッチ81、及び第1及び第2の抵抗83,85を介してグランド側から負荷71側に電流が流れる。このとき、IGBT73のゲート、エミッタ間には、エミッタ電位のレベル、及び、第1及び第2の抵抗83,85の抵抗値の比率に応じた分圧の電位差が生じ、そのゲート、エミッタ間電圧がしきい値電圧を超えた時点で、IGBT73がオンする。このIGBT73のオン状態は、ゲート、エミッタ間電圧がしきい値を下回るまで保たれ、これによって、このIGBT73がオンしている期間は、IGBT73を介して電源ライン79より負荷71に供給される電力で負荷71の逆起電力が吸収される。また、このIGBT73のオン状態は、負荷71による負サージが収束し、ゲート、エミッタ間電圧がしきい値を下回るのに伴って終了する。
【0048】
ここで、本実施形態に係る保護回路70では、第1の抵抗83及び第2の抵抗85の抵抗値の比率を調節することにより、負サージ発生時に第1及び第2の抵抗83,85を介してグランド側から負荷71側に電流が流れた際に生じるIGBT73のゲート、エミッタ間電圧を調節することができるようになっている。
これによって、負サージ発生時にIGBT73のエミッタ電圧がどれくらいマイナスに引かれた時点でIGBT73をオンさせるかを容易に調節することができるとともに、負サージ発生時にIGBT73をオンさせる際に十分なレベルのゲート、エミッタ間電圧を確保することができ(例えば、これによってIGBT73を完全にオンさせることができ)、その結果、負サージの吸収に要する時間を短縮することができるようになっている。
【0049】
以上のように、実施形態によれば、スイッチ81、及び第1及び第2の抵抗83,85を用いた簡単な回路構成で保護回路70を構成することができる。その結果、回路構成の小型化及び低コスト化を図りつつ、本実施形態が適用される回路構造における負荷71の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要がない。
【0050】
また、上述のように、第1の抵抗83及び第2の抵抗85の抵抗値の比率を調節することにより、負サージの吸収に要する時間の短縮等の効果が得られる。
【0051】
なお、回路構成の具体例として、スイッチ81として図3のFET33を用いた回路構成を採用してもよい。
【0052】
【発明の効果】
請求項1に記載の発明によれば、負荷の電源オフ時に、第1の接続変更手段の接続状態をFETのゲートをゲート駆動電圧供給源側に接続する第1の接続状態から、ゲートをグランド側に接続する第2の接続状態に変更することにより、負荷の電源オフによる負サージ発生に伴ってFETのゲート、ソース間電圧がしきい値を超えてFETがオフからオンに切り替わり、FETを介して負荷に流れる電流により負サージを吸収することができるため、簡単な回路構成で保護回路を構成することができる。その結果、回路構成の小型化及び低コスト化を図りつつ、本発明が適用される回路構造における負荷の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要がない。
【0053】
請求項2に記載の発明によれば、第1の抵抗及び第2の抵抗の抵抗値の比率を調節することにより負サージ発生時に第1及び第2の抵抗を介してグランド側からFETのソース側に電流が流れた際に生じるFETのゲート、ソース間電圧を調節することができる。これによって、負サージ発生時にFETのソース電圧がどれくらいマイナスに引かれた時点でFETをオンさせるかを容易に調節することができるとともに、負サージ発生時にFETをオンさせる際に十分なレベルのゲート、ソース間電圧を確保することができ(例えば、これによってFETを完全にオンさせることができ)、その結果、負サージの吸収に要する時間を短縮することができる。
【0054】
請求項3に記載の発明によれば、第1の接続変更手段の接続状態がFETのゲートをゲート駆動電圧供給源側に接続する第1の接続状態にされてFETがオンされ、負荷が駆動中である場合には、第2のスイッチによりFETのゲート、ソース間の接続路を遮断して、ゲート駆動電圧供給源から出力されるゲート駆動信号が第1の抵抗を介して負荷側に漏れるのを防止することができる。
【0055】
請求項4ないし6に記載の発明は、請求項1ないし3に記載の発明と実質的に同様な構成であるため、請求項1ないし3に記載の発明と同様な効果が得られる。
【0056】
請求項7に記載の発明によれば、負荷の電源オフ時に、接続変更手段の接続状態をFETのゲートをグランド側に接続する第1の接続状態から、ゲートをソース側に接続する第2の接続状態に変更することにより、接続変更手段、第1の抵抗及び第2の抵抗を介してFETのソース側からドレイン側に電流が流れることにより生じるFETのゲート、ソース間電圧が、負荷の電源オフによるサージ発生に伴ってそのしきい値電圧を超えてFETがオフからオンに切り替わり、それに伴って負荷に流れる電流によりサージを吸収することができるため、簡単な回路構成で保護回路を構成することができる。その結果、回路構成の小型化及び低コスト化を図りつつ、本発明が適用される回路構造における負荷の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要がない。
【0057】
また、第1の抵抗及び第2の抵抗の抵抗値の比率を調節することによりサージ発生時に接続変更手段、第1の抵抗及び第2の抵抗を介してFETのソース側からドレイン側に電流が流れた際に生じるFETのゲート、ソース間電圧を調節することができる。これによって、どのくらいの大きさのサージが発生した際にFETをオンさせるかを容易に調節することができるとともに、サージ発生時にFETをオンさせる際に十分なレベルのゲート、ソース間電圧を確保することができ(例えば、これによってFETを完全にオンさせることができ)、その結果、サージの吸収に要する時間を短縮することができる。
【0058】
請求項8に記載の発明は、請求項7に記載の発明と実質的に同様な構成であるため、請求項7に記載の発明と同様な効果が得られる。
【0059】
請求項9に記載の発明によれば、負荷の電源オフ時に、接続変更手段の接続状態をIGBTのゲートをゲート駆動電圧供給源側に接続する第1の接続状態から、ゲートをグランド側に接続する第2の接続状態に変更することにより、負荷の電源オフによる負サージ発生に伴ってIGBTのゲート、エミッタ間電圧がしきい値を超えてIGBTがオフからオンに切り替わり、IGBTを介して負荷に流れる電流により負サージを吸収することができるため、簡単な回路構成で保護回路を構成することができる。その結果、回路構成の小型化及び低コスト化を図りつつ、本発明が適用される回路構造における負荷の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要がない。
【0060】
請求項10に記載の発明によれば、第1の抵抗及び第2の抵抗の抵抗値の比率を調節することにより負サージ発生時に第1及び第2の抵抗を介してグランド側からIGBTのエミッタ側に電流が流れた際に生じるIGBTのゲート、エミッタ間電圧を調節することができる。これによって、負サージ発生時にIGBTのエミッタ電圧がどれくらいマイナスに引かれた時点でIGBTをオンさせるかを容易に調節することができるとともに、負サージ発生時にIGBTをオンさせる際に十分なレベルのゲート、エミッタ間電圧を確保することができ(例えば、これによってIGBTを完全にオンさせることができ)、その結果、負サージの吸収に要する時間を短縮することができる。
【0061】
請求項11及び12に記載の発明は、請求項9及び10に記載の発明と実質的に同様な構成であるため、請求項9及び10に記載の発明と同様な効果が得られる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る保護回路及びその保護回路が適用される回路構造の回路図である。
【図2】図1の回路構造における負荷の電源オフ時のサージ電流等の様子を示す図である。
【図3】図1の回路構造に含まれる保護回路をより具体化した回路を示す図である。
【図4】本発明の第2実施形態に係る保護回路及びその保護回路が適用される回路構造の回路図である。
【図5】本発明の第3実施形態に係る保護回路及びその保護回路が適用される回路構造の回路図である。
【図6】従来の保護回路及びその保護回路が適用される回路構造の回路図である。
【図7】図6の回路構造における負荷の電源オフ時のサージ電流等の様子を示す図である。
【符号の説明】
21 負荷
23 FET
25 チャージポンプ回路
33 第1のスイッチ
35 第1の抵抗
37 第2の抵抗
39 第2のスイッチ
51 負荷
53 FET
59 スイッチ
61 第1の抵抗
63 第2の抵抗
71 負荷
73 IGBT
81 スイッチ
83 第1の抵抗
85 第2の抵抗
【発明の属する技術分野】
本発明は、インダクタンス性の負荷への電流の通流状態を制御するFET等を保護するための保護回路に関し、特に車載用の各種電源分配部における電源制御に適用される保護回路に関する。
【0002】
【従来の技術】
図6は、従来の保護回路及びその保護回路が適用される回路構造の回路図である。この種の保護回路としては、図6に示すように、インダクタンス性の負荷(例えばモータ)1の電源オフ時に発生するサージ電圧への対策として、NチャンネルMOSトランジスタであるFET3のゲートとドレインとの間にツェナーダイオード5を介装しているとともに、ゲートとそのゲート駆動電圧供給源であるチャージポンプ回路7と間の接続路にスイッチ9を介装し、FET3のゲートとソースとの間に第1の抵抗11を介装し、FET3のゲートとスイッチ9との間に第2の抵抗13を介装している。
【0003】
スイッチ9は、FET3のオン、オフスイッチも兼ねており、負荷1の駆動中はFET3のゲートとチャージポンプ回路7との間を導通させてFET3をオンさせる一方、負荷1の電源オフ時にはゲートとチャージポンプ回路7との間を遮断してFET3をオフさせるようになっている。このため、負荷1の駆動時には、チャージポンプ回路7から出力される駆動電圧がスイッチ9及び抵抗13を介してFET3のゲートに与えられ、こによってFET3がオンし、これによって負荷1への通電が行われて負荷1が駆動される。そして、負荷1の電源オフ時には、スイッチ9によりFET3のゲートとチャージポンプ回路7との間が遮断され、これに伴ってゲート電圧がしきい値電圧を下回った時点でFET3がオフされる。そして、そのFET3のオフに伴って、FET3のソース電位に、負荷1のインダクタンス逆起電力による負サージが発生し、その負サージにより抵抗11を介してゲート電圧がマイナスに引かれ、FET3のゲート、ドレイン間の電位差がツェナーダイオード5のしきい値電圧を超えるのに伴ってツェナーダイオード5を介してゲート、ドレイン間が導通し、ツェナーダイオード5及び抵抗11を介してドレイン側からソース側に電流が流れ、その際に生じるゲート、ソース間の電位差がしきい値電圧を超えるのに伴ってFET3がオンする。このFET3のオン状態は、ゲート、ソース間電圧がしきい値を下回るまで保たれ、これによって、このFET3がオンしている期間は、FET3を介して供給される電力で負荷1の逆起電力が吸収される。
【0004】
図7は、図6の回路構造における負荷1の電源オフ時のサージ電流等の様子を示す図である。図7中のグラフG1は、図6の回路構造において負荷1の電源オフ時に負荷1に流れる電流IL(図6参照)の時間変化を示しており、グラフG2は、同じく図6の回路構造において負荷1の電源オフ時にFET3のソース電圧VS(図6参照)の時間変化を示している。また、図7のグラフG3は、図6の回路構造においてツェナーダイオード5を取り除いたときの負荷1の電源オフ時のソース電圧VSの時間変化を示している。
【0005】
【発明が解決しようとする課題】
しかしながら、上述の従来の保護回路では、ツェナーダイオード5を使用するため、回路構成が大型化及び高コスト化するという問題がある。また、ツェナーダイオード5のオン、オフ時に高周波ノイズが発生するという問題もある。
【0006】
そこで、本発明は、回路構成の小型化及び低コスト化を図りつつ、本発明が適用される回路構造における負荷の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要のない保護回路を提供することを目的とする。
【0007】
【課題を解決するための手段】
前記目的を達成するための技術的手段は、インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するNチャンネルMOSトランジスタであるFETと、を備える回路構造に対して設けられる保護回路であって、前記FETのゲートとゲート駆動電圧供給源との間の接続路に介装され、前記ゲートを前記ゲート駆動電圧供給源側に接続する第1の接続状態と、前記ゲートをグランド側に接続する第2の接続状態との間で接続状態を変更する第1の接続変更手段を備える。
【0008】
また、好ましくは、前記FETのゲートとソースとの間に介装された第1の抵抗と、前記ゲートと前記第1の接続変更手段との間、又は前記第1の接続変更手段とグランドとの間に介装された第2の抵抗と、をさらに備えるのがよい。
【0009】
さらに、好ましくは、前記第1の抵抗が介装される前記FETのゲートとソースとの間の接続路に介装され、その接続路を導通、遮断する第2の接続変更手段をさらに備えるのがよい。
【0010】
また、前記目的を達成するための技術的手段は、インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するNチャンネルMOSトランジスタであるFETと、を備える回路構造に対して設けられる保護回路であって、前記FETのゲートとゲート駆動電圧供給源との間の第1の接続路上の部分とグランドとの間に介装され、その部分とグランドとの間を遮断、導通する第1の接続変更手段を備える。
【0011】
さらに、好ましくは、前記FETのゲートとソースとの間の第2の接続路に介装された第1の抵抗と、前記ゲートから前記第1の接続路及び前記接続変更手段を介してグランドに至る経路上に介装された第2の抵抗と、をさらに備えるのがよい。
【0012】
また、好ましくは、前記第1の抵抗が介装される前記FETのゲートとソースとの間の前記第2の接続路に介装され、その接続路を導通、遮断する第2の接続変更手段をさらに備えるのがよい。
【0013】
さらに、前記目的を達成するための技術的手段は、インダクタンス性の負荷と、前記負荷への通電状態を制御するPチャンネルMOSトランジスタであるFETと、を備える回路構造に対して設けられる保護回路であって、前記FETのゲートとグランドとの間の接続路に介装され、前記ゲートをグランド側に接続する第1の接続状態と、前記ゲートを前記FETのソース側に接続する第2の接続状態との間で接続状態を変更する接続変更手段と、前記FETのゲートと前記接続変更手段との間、又は前記接続変更手段と前記FETのソースとの間に介装された第1の抵抗と、前記FETのゲートとドレインとの間に介装された第2の抵抗と、を備えるのがよい。
【0014】
また、前記目的を達成するための技術的手段は、インダクタンス性の負荷と、前記負荷への通電状態を制御するPチャンネルMOSトランジスタであるFETと、を備える回路構造に対して設けられる保護回路であって、前記FETのゲートとソースとの間の接続路上の部分とグランドとの間を導通、遮断する接続変更手段と、前記FETのゲートから前記接続路を介してソースに至る経路上に介装された第1の抵抗と、前記FETのゲートとドレインとの間に介装された第2の抵抗と、を備える。
【0015】
さらに、前記目的を達成するための技術的手段は、インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するIGBTと、を備える回路構造に対して設けられる保護回路であって、前記IGBTのゲートとゲート駆動電圧供給源との間の接続路に介装され、前記ゲートをゲート駆動電圧供給源側に接続する第1の接続状態と、前記ゲートをグランド側に接続する第2の接続状態との間で接続状態を変更する接続変更手段を備える。
【0016】
また、好ましくは、前記IGBTのゲートとエミッタとの間に介装された第1の抵抗と、前記IGBTのゲートと前記接続変更手段との間、又は前記接続変更手段とグランドとの間に介装された第2の抵抗と、をさらに備えるのがよい。
【0017】
さらに、前記目的を達成するための技術的手段は、インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するIGBTと、を備える回路構造に対して設けられる保護回路であって、前記IGBTのゲートとゲート駆動電圧供給源との間の接続路上の部分とグランドとの間を導通、遮断する接続変更手段を備える。
【0018】
また、好ましくは、前記IGBTのゲートとエミッタとの間に介装された第1の抵抗と、前記IGBTのゲートから前記接続路及び前記接続変更手段を介してグランドに至る経路上に介装された第2の抵抗と、をさらに備えるのがよい。
【0019】
【発明の実施の形態】
<第1実施形態>
図1は、本発明の第1実施形態に係る保護回路及びその保護回路が適用される回路構造の回路図である。本実施形態に係る保護回路20が適用される回路構造は、図1に示すように、インダクタンス性の負荷(例えばモータ)21と、負荷21への通電状態を制御するNチャンネルMOSトランジスタであるFET23と、FET23を駆動するチャージポンプ回路(ゲート駆動電圧供給源)25とを備えている。負荷21とFET23とは、FET23の方が電源電流の通流方向上流側となるように、通電路27に直列に介装されている。通電路27は、電源ライン29とグランドとの間に介装される。通電路27には、FET23と並列になるようにダイオード31が接続されている。ダイオード31は、その順方向が電源ライン29から通電路17に供給される電源電流の通流方向と逆向きになるように接続されている。
【0020】
本実施形態に係る保護回路20は、FET23のゲートとチャージポンプ回路25との間の接続路に介装された第1のスイッチ(第1の接続変更手段)33と、FET23のゲートとソースとの間に介装された第1の抵抗35と、FET23のゲートと第1のスイッチ33との間に介装された第2の抵抗37と、第1の抵抗35が介装されるFET23のゲートとソースとの間の接続路41に介装された第2のスイッチ(第2の接続変更手段)39とを備えている。第1及び第2のスイッチ33,39は、入力される制御信号に応じて回路の切替動作を行う。
第2の抵抗37は、FET23のゲートと第1のスイッチ33との間でなく、第1のスイッチ33とグランドとの間に介装するようにしてもよい。
【0021】
第1のスイッチ33には、第1のスイッチ33側からみてチャージポンプ回路25にいたる接続路とグランドにいたる接続路とが接続されており、その両接続路が第1のスイッチ33によって択一的に切り替えられてFET23のゲートに接続されるようになっている。
【0022】
第1のスイッチ33は、FET23のオン、オフスイッチも兼ねており、FET23をオンさせて負荷21を駆動させるべき際にはFET23のゲートをチャージポンプ回路25側に接続する(第1の接続状態)一方、FET23をオフさせて負荷21を電源オフさせるべき際にはFET23のゲートをグランド側に接続する(第2の接続状態)ようになっている。
【0023】
第2のスイッチ39は、チャージポンプ回路25から出力されるゲート駆動信号が第1のスイッチ33及び抵抗35,37を介して負荷21側に漏れるのを防止するためのものであり、第1のスイッチ33がチャージポンプ回路25側に切り替えられている際には、第1の抵抗35が介装されたFET23のゲート、ソース間の接続路41を遮断する一方、第1のスイッチ33がグランド側に切り替えられている際には接続路41を導通するようになっている。
【0024】
次に、図1の回路構造の動作を説明する。負荷21の駆動時は、第1のスイッチ33がチャージポンプ回路25側に切り替えられて、チャージポンプ回路15から出力されるゲート駆動信号が、第1のスイッチ33及び第2の抵抗37を介してFET23のゲートに与えられてFET23がオンし、これによって、電源ライン29からの電源電流がFET23を介して負荷21に流れ、負荷21が駆動される。このとき、第2のスイッチ39は接続路41を遮断している。
【0025】
負荷21の電源オフ時には、第1のスイッチ33がチャージポンプ回路25側からグランド側に切り替えられるとともに、第2のスイッチ39によって接続路41が導通され、FET23のゲート、ソース間電圧がしきい値電圧を下回り、FET23がオフされ、負荷21への通電が停止される。そして、そのFET23のオフに伴って、負荷21のインダクタンス逆起電力による負サージが発生し、これによって、FET23のソース電圧がマイナスに引かれ、経路P1で示すように、第1のスイッチ33、第2の抵抗37、第2のスイッチ39及び第1の抵抗35を介してグランド側から負荷21側に電流が流れる。このとき、FET23のゲート、ソース間には、ソース電圧のレベル、及び、第1及び第2の抵抗35,37の抵抗値の比率に応じた分圧の電位差が生じ、そのゲート、ソース間電圧がしきい値電圧を超えた時点で、FET23がオンする。このFET23のオン状態は、ゲート、ソース間電圧がしきい値を下回るまで保たれ、これによって、このFET23がオンしている期間は、FET23を介して電源ライン29より負荷21に供給される電力で負荷21の逆起電力が吸収される。また、このFET23のオン状態は、負荷21による負サージが収束し、ゲート、ソース間電圧がしきい値を下回るのに伴って終了する。
【0026】
図2は、図1の回路構造における負荷21の電源オフ時のサージ電流等の様子を示す図である。図2中のグラフG4は、図1の回路構造において負荷21の電源オフ時に負荷21に流れる電流IL(図1参照)の時間変化を示しており、グラフG5は、同じく図1の回路構造において負荷21の電源オフ時にFET23のソース電圧VS(図1参照)の時間変化を示している。グラフG4,G5の状態より、本実施形態に係る保護回路20によっても前述の図6の保護回路とほぼ同等のサージ抑制効果が得られることが分かる。
【0027】
ここで、本実施形態に係る保護回路20では、第1の抵抗35及び第2の抵抗37の抵抗値の比率を調節することにより、負サージ発生時に第1及び第2の抵抗35,37を介してグランド側から負荷21側に電流が流れた際に生じるFET23のゲート、ソース間電圧を調節することができるようになっている。これによって、負サージ発生時にFET23のソース電圧がどれくらいマイナスに引かれた時点でFET23をオンさせるかを容易に調節することができるとともに、負サージ発生時にFET23をオンさせる際に十分なレベルのゲート、ソース間電圧を確保することができ(例えば、これによってFET23を完全にオンさせることができ)、その結果、負サージの吸収に要する時間T(図2参照)を短縮することができるようになっている。
【0028】
図3は、図1の回路構造に含まれる保護回路20をより具体化した回路を示す図である。この図3の具体例では、図3に示すように、第1及び第2のスイッチ33,39としてNチャンネルMOSFETが用いられている。また、この具体例では、第1のスイッチ(FET)33は、FET23のゲートとチャージポンプ回路25との間の接続路上における第2の抵抗37とチャージポンプ回路25との間の部分43と、グランドとの間に介装されており、入力されるオン、オフ信号に応じて部分43とグランドとの間を導通、遮断する。第2のスイッチ(FET)39も同様に入力されるオン、オフ信号に応じて接続路41を導通、遮断する。ここで、この具体例では、第1及び第2のスイッチ33,39及びチャージポンプ回路25をオン、オフするための信号は、共通のオン、オフ信号が用いられている。なお、この具体例では、FET23のゲートとチャージポンプ回路25との間の接続路上における前記部分43(第1のスイッチ33が接続される部分)とチャージポンプ25との間には、第3の抵抗45に介装されている。
【0029】
以上のように、本実施形態によれば、第1及び第2のスイッチ33,39、及び第1及び第2の抵抗35,37を用いた簡単な回路構成で保護回路20を構成することができる。その結果、回路構成の小型化及び低コスト化を図りつつ、本実施形態が適用される回路構造における負荷21の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要がない。
【0030】
また、上述のように、第1の抵抗35及び第2の抵抗37の抵抗値の比率を調節することにより、負サージの吸収に要する時間Tの短縮等の効果が得られる。
【0031】
さらに、第1のスイッチ33がチャージポンプ回路25側に切り替えられて負荷21が駆動される際には、第2のスイッチ39により第1の抵抗35が介装されたFET23のゲート、ソース間の接続路41が遮断されるため、チャージポンプ回路25から出力されるゲート駆動信号が接続路41を介して負荷21側に漏れるのを防止することができる。
【0032】
<第2実施形態>
図4は、本発明の第2実施形態に係る保護回路及びその保護回路が適用される回路構造の回路図である。本実施形態に係る保護回路50が適用される回路構造は、図4に示すように、インダクタンス性の負荷(例えばモータ)51と、負荷51への通電状態を制御するPチャンネルMOSトランジスタであるFET53とを備えている。本実施形態では、負荷51とFET53とは、FET53の方が電源電流の通流方向上流側となるように、通電路55に直列に介装されているが、負荷51の方が電流通流方向上流側となるように配設してもよい。通電路55は、電源ライン57とグランドとの間に介装される。
【0033】
本実施形態に係る保護回路50は、FET53のゲートとグランドとの間の接続路に介装されたスイッチ(接続変更手段)59と、FET53のゲートとスイッチ59との間に介装された第1の抵抗61と、FET53のゲートとドレインとの間に介装された第2の抵抗63とを備えている。スイッチ59は、入力される制御信号に応じて回路の切替動作を行う。第1の抵抗61は、FET53のゲートとスイッチ59との間でなく、スイッチ59とFET53のソースとの間に介装するようにしてもよい。
【0034】
スイッチ59には、スイッチ59側からみてグランドにいたる接続路とFET53のソースにいたる接続路とが接続されており、その両接続路がスイッチ59によって択一的に切り替えられてFET53のゲートに接続されるようになっている。
【0035】
スイッチ59は、FET53のオン、オフスイッチも兼ねており、FET53をオンさせて負荷51を駆動させるべき際にはFET53のゲートをグランド側に接続する(第1の接続状態)一方、FET53をオフさせて負荷51を電源オフさせるべき際にはFET53のゲートをFET53のソース側に接続する(第2の接続状態)ようになっている。
【0036】
次に、図4の回路構造の動作を説明する。負荷51の駆動時は、スイッチ59がグランド側に切り替えられて、FET53のゲートが第1の抵抗61及びスイッチ59を介してグランドに接続され、これによってFET53のゲート、ソース間電圧がしきい値電圧を超えてFET53がオンし、電源ライン57からの電源電流がFET53を介して負荷51に流れ、負荷51が駆動される。
【0037】
負荷51の電源オフ時には、スイッチ59がグランド側からFET53のソース側に切り替えられ、FET53のゲート、ソース間電圧がしきい値電圧を下回り(一旦実質的にゼロになり)、FET53がオフされ、負荷51への通電が停止される。そして、そのFET53のオフに伴って、負荷51のインダクタンス逆起電力による負サージが発生し、これによって、FET53のゲート電圧がマイナスに引かれ、経路P2で示すように、スイッチ59、第1の抵抗61、第2の抵抗63を介してFET53のソース側から負荷51側に電流が流れる。このとき、FET53のゲート、ソース間には、ソース、ドレイン間の電位差レベル、及び、第1及び第2の抵抗61,63の抵抗値の比率に応じた分圧の電位差が生じ、そのゲート、ソース間電圧がしきい値電圧を超えた時点で、FET53がオンする。このFET53のオン状態は、ゲート、ソース間電圧がしきい値を下回るまで保たれ、これによって、このFET53がオンしている期間は、FET53を介して電源ライン57より負荷51に供給される電力で負荷51の逆起電力が吸収される。また、このFET53のオン状態は、負荷51による負サージが収束し、ゲート、ソース間電圧がしきい値を下回るのに伴って終了する。
【0038】
ここで、本実施形態に係る保護回路50では、第1の抵抗61及び第2の抵抗63の抵抗値の比率を調節することにより、負サージ発生時に第1及び第2の抵抗61,63を介してFET53のソース側から負荷21側に電流が流れた際に生じるFET53のゲート、ソース間電圧を調節することができるようになっている。これによって、負サージ発生時にFET53のドレイン電圧がどれくらいマイナスに引かれた時点でFET53をオンさせるかを容易に調節することができるとともに、負サージ発生時にFET53をオンさせる際に十分なレベルのゲート、ソース間電圧を確保することができ(例えば、これによってFET53を完全にオンさせることができ)、その結果、負サージの吸収に要する時間を短縮することができるようになっている。
【0039】
以上のように、実施形態によれば、スイッチ59、及び第1及び第2の抵抗61,63を用いた簡単な回路構成で保護回路50を構成することができる。その結果、回路構成の小型化及び低コスト化を図りつつ、本実施形態が適用される回路構造における負荷61の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要がない。
【0040】
また、上述のように、第1の抵抗61及び第2の抵抗62の抵抗値の比率を調節することにより、負サージの吸収に要する時間の短縮等の効果が得られる。
【0041】
なお、回路構成の具体例として、スイッチ59として図3のFET33を用いた回路構成を採用してもよい。
【0042】
<第3実施形態>
図5は、本発明の第3実施形態に係る保護回路及びその保護回路が適用される回路構造の回路図である。本実施形態に係る保護回路70が適用される回路構造は、図5に示すように、インダクタンス性の負荷(例えばモータ)71と、負荷71への通電状態を制御するIGBT73と、IGBT73を駆動するためのゲート駆動電圧を供給するゲート駆動電圧供給源(例えば、駆動回路)75とを備えている。負荷71とIGBT73とは、IGBT73の方が電源電流の通流方向上流側となるように、通電路77に直列に介装されている。通電路77は、電源ライン79とグランドとの間に介装される。
【0043】
本実施形態に係る保護回路70は、IGBT73のゲートとゲート駆動電圧供給源75との間の接続路に介装されたスイッチ(接続変更手段)81と、IGBT73のゲートとエミッタとの間に介装された第1の抵抗83と、IGBT73のゲートとスイッチ81との間に介装された第2の抵抗85とを備えている。スイッチ81は、入力される制御信号に応じて回路の切替動作を行う。第2の抵抗85は、IGBT73のゲートとスイッチ81との間でなく、スイッチ81とグランドとの間に介装するようにしてもよい。
【0044】
スイッチ81には、スイッチ81側からみてゲート駆動電圧供給源75にいたる接続路とグランドにいたる接続路とが接続されており、その両接続路がスイッチ81によって択一的に切り替えられてIGBT73のゲートに接続されるようになっている。
【0045】
スイッチ81は、IGBT73のオン、オフスイッチも兼ねており、IGBT73をオンさせて負荷71を駆動させるべき際にはIGBT73のゲートをゲート駆動電圧供給源75側に接続する(第1の接続状態)一方、IGBT73をオフさせて負荷71を電源オフさせるべき際にはIGBT73のゲートをグランド側に接続する(第2の接続状態)ようになっている。
【0046】
次に、図5の回路構造の動作を説明する。負荷71の駆動時は、スイッチ81がゲート駆動電圧供給源75側に切り替えられて、ゲート駆動電圧供給源75から出力されるゲート駆動電圧がスイッチ81及び第2の抵抗85を介してIGBT73のゲートに与えられ、これによってIGBT73のゲート、エミッタ間電圧がしきい値電圧を超えてIGBT73がオンし、電源ライン79からの電源電流がIGBT73を介して負荷71に流れ、負荷71が駆動される。
【0047】
負荷71の電源オフ時には、スイッチ81がゲート駆動電圧供給源75側からグランド側に切り替えられ、IGBT73のゲートが第2の抵抗85及びスイッチ81を介してグランドに接続され、IGBT73のゲート、エミッタ間電圧がしきい値電圧を下回り、IGBT73がオフされ、負荷71への通電が停止される。そして、そのIGBT73のオフに伴って、負荷71のインダクタンス逆起電力による負サージが発生し、これによって、IGBT73のエミッタ電圧がマイナスに引かれ、経路P3で示すように、スイッチ81、及び第1及び第2の抵抗83,85を介してグランド側から負荷71側に電流が流れる。このとき、IGBT73のゲート、エミッタ間には、エミッタ電位のレベル、及び、第1及び第2の抵抗83,85の抵抗値の比率に応じた分圧の電位差が生じ、そのゲート、エミッタ間電圧がしきい値電圧を超えた時点で、IGBT73がオンする。このIGBT73のオン状態は、ゲート、エミッタ間電圧がしきい値を下回るまで保たれ、これによって、このIGBT73がオンしている期間は、IGBT73を介して電源ライン79より負荷71に供給される電力で負荷71の逆起電力が吸収される。また、このIGBT73のオン状態は、負荷71による負サージが収束し、ゲート、エミッタ間電圧がしきい値を下回るのに伴って終了する。
【0048】
ここで、本実施形態に係る保護回路70では、第1の抵抗83及び第2の抵抗85の抵抗値の比率を調節することにより、負サージ発生時に第1及び第2の抵抗83,85を介してグランド側から負荷71側に電流が流れた際に生じるIGBT73のゲート、エミッタ間電圧を調節することができるようになっている。
これによって、負サージ発生時にIGBT73のエミッタ電圧がどれくらいマイナスに引かれた時点でIGBT73をオンさせるかを容易に調節することができるとともに、負サージ発生時にIGBT73をオンさせる際に十分なレベルのゲート、エミッタ間電圧を確保することができ(例えば、これによってIGBT73を完全にオンさせることができ)、その結果、負サージの吸収に要する時間を短縮することができるようになっている。
【0049】
以上のように、実施形態によれば、スイッチ81、及び第1及び第2の抵抗83,85を用いた簡単な回路構成で保護回路70を構成することができる。その結果、回路構成の小型化及び低コスト化を図りつつ、本実施形態が適用される回路構造における負荷71の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要がない。
【0050】
また、上述のように、第1の抵抗83及び第2の抵抗85の抵抗値の比率を調節することにより、負サージの吸収に要する時間の短縮等の効果が得られる。
【0051】
なお、回路構成の具体例として、スイッチ81として図3のFET33を用いた回路構成を採用してもよい。
【0052】
【発明の効果】
請求項1に記載の発明によれば、負荷の電源オフ時に、第1の接続変更手段の接続状態をFETのゲートをゲート駆動電圧供給源側に接続する第1の接続状態から、ゲートをグランド側に接続する第2の接続状態に変更することにより、負荷の電源オフによる負サージ発生に伴ってFETのゲート、ソース間電圧がしきい値を超えてFETがオフからオンに切り替わり、FETを介して負荷に流れる電流により負サージを吸収することができるため、簡単な回路構成で保護回路を構成することができる。その結果、回路構成の小型化及び低コスト化を図りつつ、本発明が適用される回路構造における負荷の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要がない。
【0053】
請求項2に記載の発明によれば、第1の抵抗及び第2の抵抗の抵抗値の比率を調節することにより負サージ発生時に第1及び第2の抵抗を介してグランド側からFETのソース側に電流が流れた際に生じるFETのゲート、ソース間電圧を調節することができる。これによって、負サージ発生時にFETのソース電圧がどれくらいマイナスに引かれた時点でFETをオンさせるかを容易に調節することができるとともに、負サージ発生時にFETをオンさせる際に十分なレベルのゲート、ソース間電圧を確保することができ(例えば、これによってFETを完全にオンさせることができ)、その結果、負サージの吸収に要する時間を短縮することができる。
【0054】
請求項3に記載の発明によれば、第1の接続変更手段の接続状態がFETのゲートをゲート駆動電圧供給源側に接続する第1の接続状態にされてFETがオンされ、負荷が駆動中である場合には、第2のスイッチによりFETのゲート、ソース間の接続路を遮断して、ゲート駆動電圧供給源から出力されるゲート駆動信号が第1の抵抗を介して負荷側に漏れるのを防止することができる。
【0055】
請求項4ないし6に記載の発明は、請求項1ないし3に記載の発明と実質的に同様な構成であるため、請求項1ないし3に記載の発明と同様な効果が得られる。
【0056】
請求項7に記載の発明によれば、負荷の電源オフ時に、接続変更手段の接続状態をFETのゲートをグランド側に接続する第1の接続状態から、ゲートをソース側に接続する第2の接続状態に変更することにより、接続変更手段、第1の抵抗及び第2の抵抗を介してFETのソース側からドレイン側に電流が流れることにより生じるFETのゲート、ソース間電圧が、負荷の電源オフによるサージ発生に伴ってそのしきい値電圧を超えてFETがオフからオンに切り替わり、それに伴って負荷に流れる電流によりサージを吸収することができるため、簡単な回路構成で保護回路を構成することができる。その結果、回路構成の小型化及び低コスト化を図りつつ、本発明が適用される回路構造における負荷の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要がない。
【0057】
また、第1の抵抗及び第2の抵抗の抵抗値の比率を調節することによりサージ発生時に接続変更手段、第1の抵抗及び第2の抵抗を介してFETのソース側からドレイン側に電流が流れた際に生じるFETのゲート、ソース間電圧を調節することができる。これによって、どのくらいの大きさのサージが発生した際にFETをオンさせるかを容易に調節することができるとともに、サージ発生時にFETをオンさせる際に十分なレベルのゲート、ソース間電圧を確保することができ(例えば、これによってFETを完全にオンさせることができ)、その結果、サージの吸収に要する時間を短縮することができる。
【0058】
請求項8に記載の発明は、請求項7に記載の発明と実質的に同様な構成であるため、請求項7に記載の発明と同様な効果が得られる。
【0059】
請求項9に記載の発明によれば、負荷の電源オフ時に、接続変更手段の接続状態をIGBTのゲートをゲート駆動電圧供給源側に接続する第1の接続状態から、ゲートをグランド側に接続する第2の接続状態に変更することにより、負荷の電源オフによる負サージ発生に伴ってIGBTのゲート、エミッタ間電圧がしきい値を超えてIGBTがオフからオンに切り替わり、IGBTを介して負荷に流れる電流により負サージを吸収することができるため、簡単な回路構成で保護回路を構成することができる。その結果、回路構成の小型化及び低コスト化を図りつつ、本発明が適用される回路構造における負荷の電源オフ時のサージ電圧対策を図ることができ、しかも高周波ノイズを発生するツェナーダイオードのような素子を使用する必要がない。
【0060】
請求項10に記載の発明によれば、第1の抵抗及び第2の抵抗の抵抗値の比率を調節することにより負サージ発生時に第1及び第2の抵抗を介してグランド側からIGBTのエミッタ側に電流が流れた際に生じるIGBTのゲート、エミッタ間電圧を調節することができる。これによって、負サージ発生時にIGBTのエミッタ電圧がどれくらいマイナスに引かれた時点でIGBTをオンさせるかを容易に調節することができるとともに、負サージ発生時にIGBTをオンさせる際に十分なレベルのゲート、エミッタ間電圧を確保することができ(例えば、これによってIGBTを完全にオンさせることができ)、その結果、負サージの吸収に要する時間を短縮することができる。
【0061】
請求項11及び12に記載の発明は、請求項9及び10に記載の発明と実質的に同様な構成であるため、請求項9及び10に記載の発明と同様な効果が得られる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る保護回路及びその保護回路が適用される回路構造の回路図である。
【図2】図1の回路構造における負荷の電源オフ時のサージ電流等の様子を示す図である。
【図3】図1の回路構造に含まれる保護回路をより具体化した回路を示す図である。
【図4】本発明の第2実施形態に係る保護回路及びその保護回路が適用される回路構造の回路図である。
【図5】本発明の第3実施形態に係る保護回路及びその保護回路が適用される回路構造の回路図である。
【図6】従来の保護回路及びその保護回路が適用される回路構造の回路図である。
【図7】図6の回路構造における負荷の電源オフ時のサージ電流等の様子を示す図である。
【符号の説明】
21 負荷
23 FET
25 チャージポンプ回路
33 第1のスイッチ
35 第1の抵抗
37 第2の抵抗
39 第2のスイッチ
51 負荷
53 FET
59 スイッチ
61 第1の抵抗
63 第2の抵抗
71 負荷
73 IGBT
81 スイッチ
83 第1の抵抗
85 第2の抵抗
Claims (12)
- インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するNチャンネルMOSトランジスタであるFETと、を備える回路構造に対して設けられる保護回路であって、
前記FETのゲートとゲート駆動電圧供給源との間の接続路に介装され、前記ゲートを前記ゲート駆動電圧供給源側に接続する第1の接続状態と、前記ゲートをグランド側に接続する第2の接続状態との間で接続状態を変更する第1の接続変更手段を備える、保護回路。 - 請求項1に記載の保護回路において、
前記FETのゲートとソースとの間に介装された第1の抵抗と、
前記ゲートと前記第1の接続変更手段との間、又は前記第1の接続変更手段とグランドとの間に介装された第2の抵抗と、をさらに備える、保護回路。 - 請求項2に記載の保護回路において、
前記第1の抵抗が介装される前記FETのゲートとソースとの間の接続路に介装され、その接続路を導通、遮断する第2の接続変更手段をさらに備える、保護回路。 - インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するNチャンネルMOSトランジスタであるFETと、を備える回路構造に対して設けられる保護回路であって、
前記FETのゲートとゲート駆動電圧供給源との間の第1の接続路上の部分とグランドとの間に介装され、その部分とグランドとの間を遮断、導通する第1の接続変更手段を備える、保護回路。 - 請求項4に記載の保護回路において、
前記FETのゲートとソースとの間の第2の接続路に介装された第1の抵抗と、
前記ゲートから前記第1の接続路及び前記接続変更手段を介してグランドに至る経路上に介装された第2の抵抗と、をさらに備える、保護回路。 - 請求項5に記載の保護回路において、
前記第1の抵抗が介装される前記FETのゲートとソースとの間の前記第2の接続路に介装され、その接続路を導通、遮断する第2の接続変更手段をさらに備える、保護回路。 - インダクタンス性の負荷と、前記負荷への通電状態を制御するPチャンネルMOSトランジスタであるFETと、を備える回路構造に対して設けられる保護回路であって、
前記FETのゲートとグランドとの間の接続路に介装され、前記ゲートをグランド側に接続する第1の接続状態と、前記ゲートを前記FETのソース側に接続する第2の接続状態との間で接続状態を変更する接続変更手段と、
前記FETのゲートと前記接続変更手段との間、又は前記接続変更手段と前記FETのソースとの間に介装された第1の抵抗と、
前記FETのゲートとドレインとの間に介装された第2の抵抗と、を備える、保護回路。 - インダクタンス性の負荷と、前記負荷への通電状態を制御するPチャンネルMOSトランジスタであるFETと、を備える回路構造に対して設けられる保護回路であって、
前記FETのゲートとソースとの間の接続路上の部分とグランドとの間を導通、遮断する接続変更手段と、
前記FETのゲートから前記接続路を介してソースに至る経路上に介装された第1の抵抗と、
前記FETのゲートとドレインとの間に介装された第2の抵抗と、を備える、保護回路。 - インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するIGBTと、を備える回路構造に対して設けられる保護回路であって、
前記IGBTのゲートとゲート駆動電圧供給源との間の接続路に介装され、前記ゲートをゲート駆動電圧供給源側に接続する第1の接続状態と、前記ゲートをグランド側に接続する第2の接続状態との間で接続状態を変更する接続変更手段を備える、保護回路。 - 請求項9に記載の保護回路において、
前記IGBTのゲートとエミッタとの間に介装された第1の抵抗と、
前記IGBTのゲートと前記接続変更手段との間、又は前記接続変更手段とグランドとの間に介装された第2の抵抗と、をさらに備える、保護回路。 - インダクタンス性の負荷と、前記負荷に対して電源電流の通流方向上流側に設けられ、前記負荷への通電状態を制御するIGBTと、を備える回路構造に対して設けられる保護回路であって、
前記IGBTのゲートとゲート駆動電圧供給源との間の接続路上の部分とグランドとの間を導通、遮断する接続変更手段を備える、保護回路。 - 請求項11に記載の保護回路において、
前記IGBTのゲートとエミッタとの間に介装された第1の抵抗と、
前記IGBTのゲートから前記接続路及び前記接続変更手段を介してグランドに至る経路上に介装された第2の抵抗と、をさらに備える、保護回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003036909A JP2004247588A (ja) | 2003-02-14 | 2003-02-14 | 保護回路 |
US10/777,156 US7031129B2 (en) | 2003-02-14 | 2004-02-13 | Protection circuit |
DE102004007183A DE102004007183A1 (de) | 2003-02-14 | 2004-02-13 | Schutzschaltung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003036909A JP2004247588A (ja) | 2003-02-14 | 2003-02-14 | 保護回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004247588A true JP2004247588A (ja) | 2004-09-02 |
Family
ID=32905091
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003036909A Pending JP2004247588A (ja) | 2003-02-14 | 2003-02-14 | 保護回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7031129B2 (ja) |
JP (1) | JP2004247588A (ja) |
DE (1) | DE102004007183A1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012222715A (ja) * | 2011-04-13 | 2012-11-12 | Toshiba Corp | ドライバ回路 |
JP2015204485A (ja) * | 2014-04-11 | 2015-11-16 | 株式会社デンソー | 負荷駆動回路 |
US11689195B2 (en) | 2021-07-28 | 2023-06-27 | Kabushiki Kaisha Toshiba | Semiconductor device |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7649726B2 (en) * | 2004-08-16 | 2010-01-19 | National Instruments Corporation | Protection circuit for general-purpose digital I/O lines |
US8390972B2 (en) * | 2007-04-17 | 2013-03-05 | Hamilton Sundstrand Corporation | Secondary protection approach for power switching applications |
DE102007049789B4 (de) * | 2007-10-17 | 2010-04-22 | Continental Automotive Gmbh | Schaltungsanordnung |
JP5791193B2 (ja) * | 2012-01-31 | 2015-10-07 | トランスフォーム・ジャパン株式会社 | ショットキー型トランジスタの駆動方法及び駆動回路 |
JP6010490B2 (ja) * | 2013-03-14 | 2016-10-19 | 日立オートモティブシステムズ株式会社 | モータ駆動装置 |
US11289903B2 (en) * | 2018-10-04 | 2022-03-29 | Texas Instruments Incorporated | Suppressing overvoltage transients in a serial interface |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05259851A (ja) * | 1992-03-12 | 1993-10-08 | Fujitsu Ltd | スイッチング駆動回路 |
JPH0698574A (ja) * | 1992-09-16 | 1994-04-08 | Mitsuba Electric Mfg Co Ltd | モータ駆動回路 |
JPH06188710A (ja) * | 1992-06-05 | 1994-07-08 | Siemens Ag | 電力fet用制御回路 |
JPH11215871A (ja) * | 1998-01-27 | 1999-08-06 | Matsushita Electric Works Ltd | モータ制御装置 |
JP2001036393A (ja) * | 1998-12-28 | 2001-02-09 | Yazaki Corp | 電源供給制御装置および電源供給制御方法 |
JP2002076865A (ja) * | 2000-08-25 | 2002-03-15 | Toshiba Microelectronics Corp | 半導体集積回路装置 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63198525A (ja) * | 1987-02-12 | 1988-08-17 | 三菱電機株式会社 | 過電圧保護装置 |
US4808839A (en) * | 1988-04-04 | 1989-02-28 | Motorola, Inc. | Power field effect transistor driver circuit for protection from overvoltages |
US5500616A (en) * | 1995-01-13 | 1996-03-19 | Ixys Corporation | Overvoltage clamp and desaturation detection circuit |
EP0757512B1 (en) * | 1995-07-31 | 2001-11-14 | STMicroelectronics S.r.l. | Driving circuit, MOS transistor using the same and corresponding applications |
US6215633B1 (en) * | 1996-02-26 | 2001-04-10 | Marconi Communications, Inc. | Active current limiter |
US5737169A (en) * | 1996-02-28 | 1998-04-07 | Eni, A Division Of Astec America, Inc. | Intrinsic element sensing integrated SOA protection for power MOSFET switches |
US5886563A (en) * | 1996-03-25 | 1999-03-23 | Nasila; Mikko J. | Interlocked half-bridge circuit |
US5854542A (en) * | 1996-08-30 | 1998-12-29 | Acres Gaming Incorporated | Flashing and diming fluorescent lamps for a gaming device |
US5764035A (en) * | 1996-09-23 | 1998-06-09 | Ericsson Inc. | System and method for automatically enabling rapid charging of a battery in a portable phone |
JPH10309032A (ja) * | 1997-04-28 | 1998-11-17 | Yazaki Corp | 過熱保護装置及びこれを用いた半導体スイッチ装置並びにインテリジェントパワーモジュール |
US6346778B1 (en) * | 1998-01-20 | 2002-02-12 | Bytecraft Pty Ltd | AC power converter |
US6392463B1 (en) * | 2000-07-07 | 2002-05-21 | Denso Corporation | Electrical load driving circuit with protection |
-
2003
- 2003-02-14 JP JP2003036909A patent/JP2004247588A/ja active Pending
-
2004
- 2004-02-13 US US10/777,156 patent/US7031129B2/en not_active Expired - Lifetime
- 2004-02-13 DE DE102004007183A patent/DE102004007183A1/de not_active Ceased
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05259851A (ja) * | 1992-03-12 | 1993-10-08 | Fujitsu Ltd | スイッチング駆動回路 |
JPH06188710A (ja) * | 1992-06-05 | 1994-07-08 | Siemens Ag | 電力fet用制御回路 |
JPH0698574A (ja) * | 1992-09-16 | 1994-04-08 | Mitsuba Electric Mfg Co Ltd | モータ駆動回路 |
JPH11215871A (ja) * | 1998-01-27 | 1999-08-06 | Matsushita Electric Works Ltd | モータ制御装置 |
JP2001036393A (ja) * | 1998-12-28 | 2001-02-09 | Yazaki Corp | 電源供給制御装置および電源供給制御方法 |
JP2002076865A (ja) * | 2000-08-25 | 2002-03-15 | Toshiba Microelectronics Corp | 半導体集積回路装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012222715A (ja) * | 2011-04-13 | 2012-11-12 | Toshiba Corp | ドライバ回路 |
JP2015204485A (ja) * | 2014-04-11 | 2015-11-16 | 株式会社デンソー | 負荷駆動回路 |
US11689195B2 (en) | 2021-07-28 | 2023-06-27 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US7031129B2 (en) | 2006-04-18 |
DE102004007183A1 (de) | 2004-09-23 |
US20040228059A1 (en) | 2004-11-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7535268B2 (en) | Inductive load driving system | |
TW201032455A (en) | Motor driving circuit | |
JP2004247588A (ja) | 保護回路 | |
KR101702034B1 (ko) | 전기회로의 역기전력 제거 회로 | |
US7294983B2 (en) | Motor drive circuit | |
JP5772776B2 (ja) | 電力供給制御装置 | |
JP2003274636A (ja) | ソリッドステートリレー | |
JP3539757B2 (ja) | BiCMOS駆動回路を有する電子回路 | |
WO2014034264A1 (ja) | スイッチング方法及びその装置 | |
US6034448A (en) | Semiconductor switch | |
US7498755B2 (en) | Brushed motor control with voltage boost for reverse and braking | |
WO2019111734A1 (ja) | 負荷駆動回路 | |
JP2009118620A (ja) | インダクタ負荷ドライブ回路の逆起電力吸収回路 | |
JP4209216B2 (ja) | チャージポンプ回路 | |
JP2007259067A (ja) | 半導体素子駆動回路 | |
WO2020217780A1 (ja) | 負荷駆動装置 | |
KR102382253B1 (ko) | 메인 스위치를 위한 드라이버 회로 및 그것을 포함하는 제어 장치 | |
JP3881856B2 (ja) | 保護回路 | |
JP2003299345A (ja) | 駆動回路 | |
JP2011182605A (ja) | 半導体式ラッチリレー | |
JP3596415B2 (ja) | 誘導性負荷駆動回路 | |
JPH04268813A (ja) | 誘導性負荷用mosfetを備えた回路装置 | |
JPH11308780A (ja) | 車両用電気負荷制御回路 | |
KR101795184B1 (ko) | 부하 구동 장치 | |
JPH0562826A (ja) | バルブ駆動用ソレノイドの電流制御回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051202 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080603 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080610 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081021 |