JPH0695913A - デバッグ装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、ノイズ等による誤動作等の
ように、再現性の低い不良に対するデバッグ効率を向上
させることにある。 【構成】 比較用メモリ２４と、それに格納されたデー
タとスレーブバス上の信号とをリアルタイムで比較する
コンパレータ２６とを設け、トレース条件等で指定した
第１回目の入出力信号を比較用メモリ２４に格納してお
いて、２回目以降のトレース情報と、先に比較用メモリ
２４に格納しておいた内容とを毎サイクルごとに比較す
ることによって、再現性の低い不良に対するデバッグ効
率向上を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デバッグ対象とされる
プログラムのデバッグを可能とするデバッグ装置に関
し、例えばインサーキット・エミュレータに適用して有
効な技術に関する。

【０００２】

【従来の技術】マイクロプロセッサ応用機器の開発にお
いて、その応用システムのデバッグやそのシステムの詳
細な評価を行うため、インサーキット・エミュレータが
使用されている。インサーキット・エミュレータは、ソ
フトウェア開発用の親計算機（ホストコンピュータ）な
どのシステム開発装置と、開発中の応用機器との間に接
続され、その応用機器に含まれるマイクロプロセッサ
（ターゲットマイクロプロセッサ）の機能を代行する一
方でデバッガとしての機能を持ち、詳細なシステムデバ
ッグを支援する。このようなインサーキット・エミュレ
ータにおいては、応用機器側のハードウェアおよびソフ
トウェアの評価を可能とする手段として、ターゲットマ
イクロプロセッサのプログラム実行を停止させるブレー
ク機能の他に、ターゲットマイクロプロセッサのプログ
ラム実行結果をターゲットマイクロプロセッサのマシン
サイクル単位に記憶し参照する機能すなわちトレース機
能を備えたものがある。

【０００３】ところで、従来のエミュレータ・システム
では、上記ブレーク機能を実現するため、ブレーク条件
設定用レジスタとコンパレータとを設け、予め条件設定
用レジスタにエミュレーション用マイクロプロセッサの
アドレス信号やデータ信号、コントロール信号その他任
意の信号状態の組合せをブレーク条件として設定し、条
件が一致したところでプログラムの実行を停止させるよ
うにしている。

【０００４】なお、インサーキット・エミュレータにつ
いて記載された文献の例としては、昭和６３年１０月１
日に日立マイクロコンピュータエンジニアリング株式会
社より発行された「日立マイコン技法（第２巻、第２
号、Ｐ２１〜Ｐ２７）」がある。

【０００５】

【発明が解決しようとする課題】しかしながら、上記ト
レース機能を駆使したシステムデバッグにおいてプログ
ラムの実行を記憶し、それを参照しても、デバッグ対象
となる応用機器の不良現象がある程度明確にならなけれ
ば、デバッグのためのブレーク条件の設定をが行うこと
ができない。また、ノイズ等による誤動作や、タイミン
グ不良などのように再現性の低い不良については、いつ
不良が発生するのか予測できないため、不良発生時のサ
ンプリングデータを記録することが困難である。そのた
めノイズ等による誤動作、タイミング不良等再現性の低
い不良等に対するデバッグ効率が悪く、結果的に、デバ
ッグのために多大な時間を費やしてしまう。

【０００６】本発明の目的は、ノイズ等による誤動作等
のように、再現性の低い不良に対するデバッグ効率を向
上させることにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、プロセッサによるターゲットプ
ログラム実行中に、ターゲットプログラム実行過程の情
報をサンプリングするためのサンプリング手段と、この
サンプリング手段によってサンプリングされたデータを
保持する記憶手段と、この記憶手段に格納されたデータ
とその後のターゲットプログラム実行過程のサンプリン
グデータとを比較するための比較手段とを含んでデバッ
グ装置を構成するものである。上記記憶手段に、上記タ
ーゲットプログラム実行中に予め指定しておいた範囲の
第１回目のサンプリングデータが期待値として格納され
るとき、上記比較手段は、２回目以降のプログラム実行
過程のサンプリングデータと上記記憶手段のデータとを
比較するように構成することができる。また、上記比較
回路の比較結果に基づいて、上記プロセッサのエミュレ
ーション動作を停止させるためのブレーク制御回路を含
めることができる。

【００１０】

【作用】上記した手段によれば、上記比較手段によって
サンプリングデータと、記憶手段の記憶内容とを比較す
ることは、予めブレーク条件を設定しなくとも代行マイ
クロプロセッサによってプログラムを繰り返し実行させ
たときにサンプリングデータの不一致の検出を可能と
し、このことが、再現性の低い不良に対するデバッグ効
率の向上を達成する。

【００１１】

【実施例】先ず、本発明に係るデバッグ装置を一例とし
て図３に示すようなインサーキット・エミュレータに適
用した場合の代行用マイクロプロセッサと制御用マイク
ロプロセッサとの関係について簡単に説明する。

【００１２】図２に示されるように、インサーキット・
エミュレータ２は、親計算機１と、応用機器３との間に
配置される。インサーキット・エミュレータ２と親計算
機１とはシリアル回線バスラインによって結合され、イ
ンサーキット・エミュレータ２と応用機器３とはインタ
フェースケーブル４によって結合される。

【００１３】図３には上記インサーキット・エミュレー
タ２の比較的詳細な構成が示される。

【００１４】図３において、１１はマイクロプロセッサ
応用機器（ユーザ実機）に含まれるターゲットマイクロ
プロセッサの機能を代行してその応用機器の動作制御す
なわちエミュレーションを行うための代行用マイクロプ
ロセッサであり、１６は各種デバッグ機能を達成するた
めの制御を司る制御用マイクロプロセッサである。

【００１５】代行用マイクロプロセッサ１１が応用機器
上のターゲットマイクロプロセッサの機能を代行制御
（エミュレーション）するとき、代行用マイクロプロセ
ッサ１１は制御用マイクロプロセッサ１６の制御から切
り離され、また、代行用マイクロプロセッサ１１の制御
動作状態が予め定められている状態に到達してブレーク
されるとき、制御用マイクロプロセッサ１６の制御を受
けることになる。このような制御状態の切換えがエミュ
レーション制御部１２によって行われる。

【００１６】上記エミュレータ本体２には、このエミュ
レーション制御部１２、ブレーク制御部１３、トレース
メモリ部１４、代行メモリ部１５などが含まれ、エミュ
レーション機能やブレーク機能、トレース機能等のデバ
ッグ機能が備えられている。尚、特に制限されないが、
エミュレーション制御部１２、ブレーク制御部１３、ト
レースメモリ部１４、代行メモリ部１５の各回路は、ス
レーブバス２１を介して代行用マイクロプロセッサ１１
に、またマスタバス２２を介して制御用マイクロプロセ
ッサ１６に接続されている。各機能の実行は、エミュレ
ータ本体２に接続される親計算機１によってコントロー
ルされる。

【００１７】エミュレータ本体２内には、制御用マイク
ロプロセッサ１６が親計算機１との間でデータ通信を行
うためのシリアルインタフェース回路１７が設けられて
いる。また、代行用マイクロプロセッサ１１からはイン
タフェース回路１８を介してインタフェースケーブル４
が延長され、このインタフェースケーブル４の先端に設
けられているプラグがマイクロプロセッサ応用機器とし
てのユーザ実機上のＭＣＵソケット５に接続されること
によって、代行用マイクロプロセッサ１１によるユーザ
実機の代行制御が可能とされる。

【００１８】図１には本発明を適用したインサーキット
・エミュレータの詳細な構成が示される。

【００１９】この実施例のインサーキット・エミュレー
タ２におけるトレース機能は、特に制限されないが、代
行用マイクロプロセッサ１１が上記代行制御中のスレー
ブバス２１（アドレスバス、スレーブデータバス、スレ
ーブコントロールバスを含む）上の信号、その他任意の
信号を代行用マイクロプロセッサ１１のシステムクロッ
クＳＭＥに同期してサンプリングし、このサンプリング
された信号をトレースバスＴＢを介してトレースメモリ
部１４内のメモリに書込むことにより実行される。

【００２０】トレース回路１４’は、図示されないが、
サンプリングデータを格納するＲＡＭ（ランダム・アク
セス・メモリ）と、制御用マイクロプロセッサ１６の制
御から切り離されたエミュレーション時にトレースメモ
リのアドレスを順次発生するアドレスカウンタ、およ
び、プログラム実行中のトレース状態をリアルタイムに
出力する回路等を備え、ブレーク制御部１３は、ブレー
ク条件やトレース開始、終了等の条件を設定するための
複数のレジスタと、このレジスタの内容とスレーブバス
上の信号すなわちトレース情報とを比較する比較手段と
してのコンパレータを備えている。尚、図３の回路では
図１のトレース回路１４’にサンプリング回路２３を含
ませたものをトレースメモリ部１４としている。

【００２１】この実施例のインサーキット・エミュレー
タ２では、ラッチもしくはレジスタからなるサンプリン
グ回路２３によってスレーブバス２１上からサンプリン
グされたトレース情報を格納するトレース回路１４’の
他に、サンプリングされた情報を転送可能な比較用メモ
リ２４と、この比較用メモリ２４を代行用マイクロプロ
セッサ１１の動作と同期してアクセスするためのアドレ
スカウンタ２５と、比較用メモリ２４に格納された情報
と上記サンプリング回路２３によって実時間でサンプリ
ングされている情報とを比較し、それらが不一致の場合
に、検出信号をアサートするコンパレータ２６とが設け
られている。そして、この検出信号がトリガ信号ＴＲＧ
としてブレーク制御部１３に供給され、ユーザ実機の代
行制御を停止させることができるようになっている。

【００２２】比較用メモリ２４へのトレース情報の転送
は、代行用マイクロプロセッサ１１の実行中に行われ
る。そのため、比較用メモリ２４のアドレス入力端子
は、システムックロックＳＭＥに同期した上記アドレス
カウンタ２５に接続されており、データ入出力端子はバ
ッファＢ２を介して上記コンパレータ２６に接続されて
いる。そして、上記トレース回路１４’からの指令によ
って比較モードを設定するためのデコーダ２７と同期化
用のレジスタ２８、２９とが設けられている。つまり、
トレース回路１４’から出力される状態制御信号３０に
より、コンパレータ２６による比較を開始させることが
できる。

【００２３】図１の実施例のインサーキット・エミュレ
ータ２は大きく分けて、代行用マイクロプロセッサ１１
とサンプリング回路２３とアドレスカウンタ２５とより
なる第１制御回路４０、制御用マイクロプロセッサ１６
やデコーダ２７等よりなる第２制御回路５０、比較用メ
モリ２４とバッファＢ１、２、３とコンパレータ２６よ
りなるトリガ発生回路６０、レジスタ２８、２９からな
る同期回路７０の４つの回路部分で構成されている。

【００２４】上記第１制御回路４０は、ターゲットマイ
クロプロセッサの代行動作を行う代行用マイクロプロセ
ッサ１１のシステムクロックＳＭＥに同期して、自分自
身のスレーブアドレス信号ＳＭＡＤＤや、スレーブデー
タ信号ＳＭＤＡＴ、スレーブコントロール信号ＳＭＣＮ
Ｔ、その他ユーザ実機上からプローブ１９（図３に記
載）によって抽出される任意の信号ＰＲＯＢＥをサイク
ル単位でサンプルしてトレースバスＴＢ上に出力する。

【００２５】上記第２制御回路５０は、制御用マイクロ
プロセッサ１６から各回路の制御のためアドレス信号Ｍ
ＭＡＤＤ、データ信号ＭＭＤＡＴ、コントロール信号Ｍ
ＭＣＮＴを出力する機能を有する。また、プログラム実
行中のトレース状態（指定範囲のトレース開始、終了、
第１回目又は２回目以降のトレース等）を示す状態制御
信号を発生させるとともに、それをデコーダ２７によっ
て解読して制御信号Ｓ１、Ｓ２を形成し、それを同期回
路７０のレジスタ２８、２９へ供給する。

【００２６】トリガ発生回路６０は、比較用データを書
込んでおくための比較用メモリ２４を有し、比較用メモ
リ２４の読み書きを制御するためバッファＢ１、Ｂ２、
Ｂ３を有する。バッファＢ１、Ｂ２、Ｂ３の制御は、同
期回路７０にて生成されたモード信号ＭＯＤＥ１、２に
よって行われる。先ず、モード信号ＭＯＤＥ１がアサー
トされると、バッファＢ１が開放された状態となり、代
行用マイクロプロセッサ１１のシステムクロックＳＭＥ
により、サイクル単位にカウントされるアドレスカウン
タ２５の出力がアドレス入力として比較用メモリ２４に
供給され、比較用メモリ２４へ第１回目のサンプリング
データが書込まれる。次に、モード信号ＭＯＤＥ２がア
サートされると、バッファＢ２が開放された状態とな
り、代行用マイクロプロセッサ１１のシステムクロック
ＳＭＥにより、サイクル単位にカウントされるアドレス
カウンタ２５の出力がアドレス入力として比較用メモリ
２４に供給され、バッファＢ２からその比較用メモリ２
４の連続した内容が順番に取り出されてコンパレータ２
６に供給される。このコンパレータ２６の他方の入力端
子には、第１制御回路４０にてサンプリングされた信号
がバッファＢ３を介して入力されるため、このコンパレ
ータ２６によってトレース情報の比較がサイクル単位に
行われる。ターゲットプログラムの実行が正常である場
合には、コンパレータ２６での比較対象とされる両信号
は常に一致する。しかし、動作異常の場合には、両信号
は不一致となるから、それがコンパレータ２６で判別さ
れることによって、動作異常の判別が可能とされる。コ
ンパレータ２６での比較において、両信号が不一致であ
ると判断された場合には、トリガ信号ＴＲＧがアサート
されることにより、エミュレーション動作を停止するた
めのブレークが可能とされる。

【００２７】尚、上記実施例のエミュレータでは、イン
タフェース回路が省略されているが、図３と同様に代行
用マイクロプロセッサ１１にはインタフェース回路１８
を介してケーブル４が、またマスタバス２２にはシリア
ルインタフェース回路１７がそれぞれ接続される。 上
記実施例のエミュレータにおいては、トレース回路１
４’に書込まれた情報を制御用マイクロプロセッサ１６
の制御のもとで参照することによって、代行用マイクロ
プロセッサ１１の代行制御中のトレース情報を知ること
ができる

【００２８】上記実施例によれば以下の作用効果が得ら
れる。

【００２９】（１）トレース用メモリとは別個に比較用
メモリ２４と、該メモリに格納されたデータとスレーブ
バス上の信号とをリアルタイムで比較するコンパレータ
２６とを、代行マイクロプロセッサ１１を有するエミュ
レータ内に設け、先ず、代行マイクロプロセッサ１１で
プログラムを実行させ、トレース条件等で指定した第１
回目の入出力信号（アドレス信号、データ信号、コント
ロール信号、その他任意の信号）を比較用メモリ２４に
格納しておいて、トレース条件等で指定した２回目以降
のトレース情報（代行マイクロプロセッサ１１の各入出
力信号）と、先に比較用メモリ２４に格納しておいた内
容とを毎サイクルごとに比較して、一致しなかった場合
にブレークのためのトリガ信号をアサートさせるように
したので、予めブレーク条件を設定しなくてもよい。

【００３０】（２）代行マイクロプロセッサ１１によっ
てプログラムを繰り返し実行させたときに入出力信号の
不一致が生じるとコンパレータ２６から不一致信号が出
力されるので、その信号をトリガ信号としてブレーク処
理、トレースの停止処理等の処理を起動させることによ
り、再現性の低い異常動作の検出が可能となるので、そ
れによって例えばノイズ等によるハードウェアの誤動
作、変数参照時の誤りによるソフトウェアの誤動作の検
出が可能になる。

【００３１】（３）また、誤動作発生まではブレークさ
れないため、トレースメモリの容量不足などにより誤動
作発生時のトレースデータが記録されていないなどの不
具合が無くなり、確実に誤動作発生状態を記憶し参照す
ることができるため、誤動作要因の解析を容易に行うこ
とができ、プログラムデバッグの効率向上を図る上で、
極めて有効とされる。

【００３２】（４）トレースデータの期待値を外部記憶
装置に保存しておき、ターゲットプログラムの実行終了
後にトレース内容と、この外部記憶装置内の期待値とを
比較する方式や、トレースＲＡＭを２系統設け、それに
第１回目のトレース内容、第２回目のトレース内容をそ
れぞれ記憶するようにしてターゲットプログラムの実行
終了後に当該ＲＡＭの記憶内容を比較する方式が考えら
れるが、その場合には、どうしてもエミュレーション動
作を停止しなければ、トレース結果の比較が行えない。
そに対して、上記実施例では、第２回目以降のエミュレ
ーション動作においてリアルタイムにトレースデータの
比較が可能とされるから、デバッグ効率向上のために、
極めて有効とされる。

【００３３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３４】例えば、システムクロックのサイクル単位
で比較を行なっているがこのクロックを変えることで比
較処理の分解能を変えることができる。また、トレース
データ中で比較対象としたくないデータをマスクするこ
とにより、すなわち、コンパレータ２６での比較を部分
的に行うようにしてもよいし、トレースデータの相違部
がコンパレータ２６で複数回検出された時点でブレーク
するようにしてもよい。さらに、トレースメモリ内から
前回のトレース情報を読出し、それをコンパレータ２６
に供給してスレーブバス上からサンプリングされた信号
と比較するようにしてもよい。

【００３５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシステ
ム開発装置に使用されるインサーキットエミュレータに
適用したものについて説明したが、この発明はそれに限
定されるものでなく、ロジックアナライザのようなデバ
ッグツールその他エミュレーション機能を有するデータ
処理システムに利用することができる。

【００３６】本発明は、少なくともターゲットプログラ
ムのデバッグを行うことを条件に適用することができ
る。

【００３７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３８】すなわち、予めブレーク条件を設定しなく
とも代行マイクロプロセッサによってプログラムを繰り
返し実行させたときにサンプリングデータの不一致が生
じるとコンパレータから不一致信号が出力されるので、
その信号をトリガ信号としてブレーク処理を停止させる
ことができ、それによって再現性の低い不良の検出が可
能とされるので、デバッグの効率の向上を図ることがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施例であるインサーキット・エミ
ュレータの詳細な構成ブロック図である。

【図２】上記インサーキット・エミュレータが適用され
るシステム開発装置の全体の構ブロック図である。

【図３】上記インサーキット・エミュレータの比較的詳
細な構成ブロック図である。

【符号の説明】

１ 親計算機 ２ インサーキット・エミュレータ ３ 応用機器 ４ インタフェースケーブル ５ ソケット １１ 代行用マイクロプロセッサ １２ エミュレーション制御部 １３ ブレーク制御部 １４ トレースメモリ部 １４’ トレース回路 １５ 代行メモリ部 １６ 制御用マイクロプロセッサ １７ シリアルインタフェース １８ インタフェース部 １９ プローブ ２１ スレーブバス ２２ マスタバス ２３ サンプリング回路 ２４ 比較用メモリ ２５ アドレスカウンタ ２６ コンパレータ ２７ デコーダ ２８ レジスタ ２９ レジスタ ４０ 第１制御回路 ５０ 第２制御回路 ６０ トリガ発生回路 ７０ 同期回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 薄葉 英幸 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ターゲットシステムに搭載されるマイク
   ロプロセッサと同等のプロセッサにソフトウェアデバッ
   グ対象とされるターゲットプログラムを実行させながら
   その実行過程の情報を収集することにより、上記ターゲ
   ットシステム上で動作するソフトウェアの開発支援を可
   能とするデバッグ装置において、上記プロセッサによる
   ターゲットプログラム実行中に、ターゲットプログラム
   実行過程の情報をサンプリングするためのサンプリング
   手段と、このサンプリング手段によってサンプリングさ
   れたデータを保持する記憶手段と、この記憶手段に格納
   されたデータとその後のターゲットプログラム実行過程
   のサンプリングデータとを比較するための比較手段とを
   含むことを特徴とするデバッグ装置。
2. 【請求項２】 上記記憶手段には、上記ターゲットプロ
   グラム実行中に予め指定しておいた範囲の第１回目のサ
   ンプリングデータが期待値として格納され、上記比較手
   段は、２回目以降のプログラム実行過程のサンプリング
   データと上記記憶手段のデータとを比較する請求項１記
   載のデバッグ装置。
3. 【請求項３】 上記比較手段の比較結果に基づいて、上
   記プロセッサのエミュレーション動作を停止させるため
   のブレーク制御回路を含む請求項１又は２項記載のデバ
   ッグ装置。