JPH0693761B2 - Video signal processor - Google Patents
Video signal processorInfo
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- JPH0693761B2 JPH0693761B2 JP60002957A JP295785A JPH0693761B2 JP H0693761 B2 JPH0693761 B2 JP H0693761B2 JP 60002957 A JP60002957 A JP 60002957A JP 295785 A JP295785 A JP 295785A JP H0693761 B2 JPH0693761 B2 JP H0693761B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は複数の画面を単一の表示器に表示する場合等
に用いて好適な映像信号処理装置に関する。The present invention relates to a video signal processing device suitable for use when displaying a plurality of screens on a single display device.
従来映像信号は同期のとれているものが少なく、そのた
めブラウン管上に２つの画面を出すにはフィールドメモ
リ又はフレームメモリを必要としている。Conventionally, most video signals are not synchronized, so that a field memory or a frame memory is required to display two screens on the CRT.
ところが、このようなフィールドメモリ又はフレームメ
モリを用いると構成が複雑になると共にコスト的にも高
価となる。また、２つの画面を横に並べるためにはその
メモリの構造も大規模なものとなる。However, if such a field memory or frame memory is used, the configuration becomes complicated and the cost becomes high. Further, in order to arrange the two screens side by side, the structure of the memory becomes large.
この発明は斯る点に鑑みてなされたもので、簡単な構成
で複数の画面を同一の表示器に表示することが可能な廉
価な映像信号処理装置を提供するものである。The present invention has been made in view of the above circumstances, and provides an inexpensive video signal processing device capable of displaying a plurality of screens on the same display with a simple configuration.
この発明による映像信号処理装置は、同期のとれた第１
及び第２のアナログ映像信号をスイッチ手段（７）で切
換えた後、A/D変換回路（８）に供給し、上記A/D変換回
路で得られた第１及び第２のディジタル映像信号をライ
ンメモリ（９）の交互の番地に書き込み、一水平期間の
所定の期間では上記ラインメモリ（９）より上記第１の
ディジタル映像信号を読み出し、一水平期間の上記所定
の期間以外の期間では上記ラインメモリ（９）より上記
第２のディジタル映像信号を読み出し、読み出された上
記第１及び第２のディジタル映像信号D/A変換回路（1
5）を介して表示手段に供給し、この表意手段の表示面
に上記第１及び第２のアナログ映像信号による画面を分
割して表示するように構成している。The video signal processing device according to the present invention has a first synchronized
And the second analog video signal is switched by the switch means (7) and then supplied to the A / D conversion circuit (8) to output the first and second digital video signals obtained by the A / D conversion circuit. Writing to alternate addresses of the line memory (9), reading the first digital video signal from the line memory (9) in a predetermined period of one horizontal period, and reading the first digital video signal in a period other than the predetermined period of one horizontal period. The second digital video signal is read from the line memory (9), and the read first and second digital video signal D / A conversion circuits (1
5) is supplied to the display means, and the display surface of the ideographic means is configured to divide and display the screen based on the first and second analog video signals.
同期のとれた第１及び第２のアナログ映像信号をスイッ
チ手段（７）を介してA/D変換回路（８）に供給して第
１及び第２のディジタル映像信号を得、この第１及び第
２のディジタル映像信号をラインメモリ（９）に供給す
るか又は同期のとれた第１及び第２のアナログ映像信号
をA/D変換回路（20）（21）に供給して第１及び第２の
ディジタル映像信号を得、この第１及び第２のディジタ
ル処理信号をスイッチ手段（７）を介してラインメモリ
（９）に供給するようにする。ラインメモリ（９）では
供給されて来た第１及び第２のディジタル映像信号を交
互の番地すなわち偶数のアドレス番地と奇数のアドレス
番地に書き込み、一水平期間の所定の期間例えば前半で
は上記第１のディジタル映像信号を読み出し、一水平期
間の上記所定の期間以外の期間例えば後半では上記第２
のディジタル映像信号を読み出す。この読み出された第
１及び第２のディジタル映像信号はD/A変換回路（15）
を介して表示手段に供給され、その表示面に上記第１及
び第２のアナログ映像信号による画面が分割して表示さ
れる。The synchronized first and second analog video signals are supplied to the A / D conversion circuit (8) through the switch means (7) to obtain the first and second digital video signals, and the first and second digital video signals are obtained. The second digital video signal is supplied to the line memory (9) or the synchronized first and second analog video signals are supplied to the A / D conversion circuits (20) (21). Two digital video signals are obtained, and the first and second digital processed signals are supplied to the line memory (9) via the switch means (7). In the line memory (9), the supplied first and second digital video signals are written in alternate addresses, that is, even address and odd address, and in the predetermined period of one horizontal period, for example, in the first half, the first Of the digital video signal is read out, and in the period other than the predetermined period of one horizontal period, for example, in the second half, the second
The digital video signal of is read out. The read first and second digital video signals are D / A conversion circuits (15)
Is supplied to the display means via the display means, and the screen based on the first and second analog video signals is divided and displayed on the display surface.
以下、この発明の諸実施例を第１図〜第５図に基づいて
詳しく説明する。Hereinafter, various embodiments of the present invention will be described in detail with reference to FIGS. 1 to 5.
第１図はこの発明の第１実施例を示すもので、同図にお
いて、（１），（２），（３）は例えばＡ画面を構成す
る３色の原色信号（R,G,B）（アナログ映像信号）が夫
々供給される入力端子、（４），（５），（６）は例え
ばＢ画面を構成する３色の原色信号（R,G,B）（アナロ
グ映像信号）が夫々供給される入力端子である。入力端
子（１）〜（３）に供給される原色信号と入力端子
（４）〜（６）に供給される原色信号は同期がとれてい
るものとする。なお、同期のとれた信号としては例えば
文字多重放送における文字信号とビデオ信号、ジネレー
タロック付VTRにおける印加信号と出力信号等が考えら
れる。（７）はアナログマルチプレクサとしてのスイッ
チ回路であって、３個のスイッチ（7a），（7b）及び
（7c）を有し、スイッチ（7a）の接点ａは、入力端子
（１）に接続され、接点ｂは入力端子（４）に接続さ
れ、スイッチ（7b）の接点ａは入力端子（２）に接続さ
れ、接点ｂは入力端子（５）に接続され、スイッチ（7
c）の接点ａは入力端子（３）に接続され、接点ｂは入
力端子（６）に接続される。FIG. 1 shows a first embodiment of the present invention. In FIG. 1, (1), (2), and (3) indicate, for example, three primary color signals (R, G, B) constituting an A screen. Input terminals to which (analog video signals) are respectively supplied, and (4), (5), and (6) are, for example, three primary color signals (R, G, B) (analog video signals) constituting the B screen, respectively. Input terminal supplied. It is assumed that the primary color signals supplied to the input terminals (1) to (3) and the primary color signals supplied to the input terminals (4) to (6) are synchronized. Note that, as the synchronized signals, for example, a character signal and a video signal in character multiplex broadcasting, an applied signal and an output signal in a VTR with a generator lock, and the like can be considered. (7) is a switch circuit as an analog multiplexer, which has three switches (7a), (7b) and (7c), and the contact a of the switch (7a) is connected to the input terminal (1). , The contact b is connected to the input terminal (4), the contact a of the switch (7b) is connected to the input terminal (2), the contact b is connected to the input terminal (5), and the switch (7
The contact a in c) is connected to the input terminal (3), and the contact b is connected to the input terminal (6).
（８）はスイッチ回路（７）の出力側に設けられたA/D
変換回路、（９）はA/D変換回路（８）の出力側に設け
られたラインメモリである。（10）はラインメモリ
（９）を制御するためのメモリ制御回路、（11）は書き
込みアドレスカウンタ、（12）は読み出しアドレスカウ
ンタであって、アドレスカウンタ（11），（12）からの
アドレス信号がメモリ制御回路（10）を介してラインメ
モリ（９）に供給される。（13）はクロック信号が供給
されるクロック入力端子であって、このクロック入力端
子（13）からのクロック信号はアドレスカウンタ（1
1），（12）に供給されると共にA/D変換回路（８）及び
ラインメモリ（９）の出力側に設けられたD/A変換回路
（15）に供給される。また、このクロック信号分周器
（14）で1/2分周された後切換信号としてスイッチ回路
（７）に供給される。スイッチ回路（７）のスイッチ
（7a）〜（7c）が接点ａ側にあるときはＡ画面のデータ
がラインメモリ（９）の偶数アドレス番地に書き込ま
れ、接点ｂ側にあるときはＢ画面のデータがラインメモ
リ（９）の奇数アドレス番地に書き込まれる。また、D/
A変換回路（15）の出力側より３色の原色信号を得るた
めの出力端子（16），（17）及び（18）が取り出され
る。(8) is an A / D provided on the output side of the switch circuit (7)
The conversion circuit, (9), is a line memory provided on the output side of the A / D conversion circuit (8). (10) is a memory control circuit for controlling the line memory (9), (11) is a write address counter, (12) is a read address counter, and address signals from the address counters (11) and (12) Is supplied to the line memory (9) via the memory control circuit (10). (13) is a clock input terminal to which a clock signal is supplied. The clock signal from this clock input terminal (13) is an address counter (1
It is supplied to the A / D conversion circuit (8) and the D / A conversion circuit (15) provided on the output side of the line memory (9) while being supplied to 1) and (12). Further, it is supplied to the switch circuit (7) as a switching signal after being divided by 1/2 by the clock signal divider (14). When the switches (7a) to (7c) of the switch circuit (7) are on the contact a side, the data of the A screen is written to the even address of the line memory (9), and when it is on the contact b side, the B screen is displayed. Data is written to the odd address of the line memory (9). Also, D /
From the output side of the A conversion circuit (15), output terminals (16), (17) and (18) for obtaining primary color signals of three colors are taken out.
いま、スイッチ（7a）〜（7c）が接点ａ側にあるときは
入力端子（１）〜（３）からの原色信号がA/D変換回路
（８）に供給され、こゝでアナログ信号よりディジタル
信号に変換される。この変換されたディジタル信号はラ
インメモリ（９）に供給され、メモリ制御回路（10）を
介して書き込みアドレスカウンタ（11）からの偶数番目
のアドレス信号に基づいて偶数のアドレス番地に書き込
まれる。Now, when the switches (7a) to (7c) are on the contact a side, the primary color signals from the input terminals (1) to (3) are supplied to the A / D conversion circuit (8), and here the analog signals Converted to digital signal. The converted digital signal is supplied to the line memory (9) and is written in the even numbered address address based on the even numbered address signal from the write address counter (11) via the memory control circuit (10).
一方、スイッチ（7a）〜（7c）が接点ｂ側にあるときは
入力端子（４）〜（６）からの原色信号がA/D変換回路
（８）に供給され、こゝでアナログ信号よりディジタル
信号に変換される。この変換されたディジタル信号はラ
インメモリ（９）に供給され、メモリ制御回路（10）を
介して供給される書き込みアドレスカウンタ（11）から
の奇数番目のアドレス信号に基づいて奇数のアドレス番
地に書き込まれる。On the other hand, when the switches (7a) to (7c) are on the contact b side, the primary color signals from the input terminals (4) to (6) are supplied to the A / D conversion circuit (8), which is Converted to digital signal. The converted digital signal is supplied to the line memory (9) and is written to the odd address address based on the odd address signal from the write address counter (11) supplied through the memory control circuit (10). Be done.
書き込みアドレスカウンタ（11）は第２図に破線ｂで示
すように順次アドレス信号を発生しており、このアドレ
ス信号の偶数番目でＡ画面に対応したデータがラインメ
モリ（９）の偶数のアドレス番地に書き込まれ、アドレ
ス信号の奇数番目でＢ画面に対応したデータがラインメ
モリ（９）の奇数のアドレス番地に書き込めれる。第３
図はこのようにして書き込まれたラインメモリ（９）の
内容の一部を示したものである。The write address counter (11) sequentially generates address signals as shown by the broken line b in FIG. 2, and the data corresponding to the A screen at the even number of this address signal is the even address address of the line memory (9). The data corresponding to the B screen at the odd number of the address signal can be written in the odd address address of the line memory (9). Third
The figure shows a part of the contents of the line memory (9) written in this way.
ラインメモリ（９）に書き込まれたデータは、メモリ制
御回路（10）を介して供給される読み出しアドレスカウ
ンタ（12）からのアドレス信号に基づいて順次読み出さ
れる。読み出しアドレスカウンタ（12）は第２図に実線
ａで示すように一水平期間の前半では偶数のアドレス番
地に書き込まれているデータを読み出す。このとき読み
出しアドレスカウンタ（12）のアドレスが素直な２つの
三角形状をしていないのは、A,B画面の大きさを決める
ものである。すなわちアドレスカウンタ（12）のアドレ
スの開始時と終了時に若干余裕をとっているのは画面上
にブランキングが生じないようにするためである。The data written in the line memory (9) is sequentially read based on the address signal from the read address counter (12) supplied via the memory control circuit (10). The read address counter (12) reads the data written in the even-numbered address address in the first half of one horizontal period as shown by the solid line a in FIG. At this time, the address of the read address counter (12) is not in the shape of two straight triangles, which determines the size of the A and B screens. That is, there is some margin at the start and end of the address of the address counter (12) in order to prevent blanking on the screen.
ラインメモリ（９）より読み出されたデータD/A変換回
路（15）に供給され、こゝでディジタル信号よりアナロ
グ信号に変換され、出力端子（16）〜（18）に３色の原
色信号として取り出される。この信号は図示せずも表示
手段に供給され、その表示面には模式的に示す第４図の
如く、Ａ画面とＢ画面が分割されて表示される。It is supplied to the data D / A conversion circuit (15) read out from the line memory (9), where it is converted from a digital signal to an analog signal, and three primary color signals are output to the output terminals (16) to (18). Is taken out as. This signal is supplied to the display means (not shown), and the display screen displays the A screen and the B screen separately as shown in FIG.
このように本実施例では同一の表示面上に２つの画面と
並べて表示することができる。この場合、本例では２つ
の映像信号をスイッチ回路（７）で切り換えてからA/D
変換回路（８）でディジタル映像信号に変換するので、
A/D変換回路（８）を１組設けるだけで良く構成が簡単
であると共に、２つの映像信号が同一のA/D変換回路で
変換されるので、変換等性が等しくなり、変換後の２つ
のディジタル映像信号のレベル合せなどの調整が不要に
なる。Thus, in this embodiment, two screens can be displayed side by side on the same display surface. In this case, in this example, two video signals are switched by the switch circuit (7) before the A / D
Since it is converted into a digital video signal by the conversion circuit (8),
The configuration is simple by providing only one set of A / D conversion circuits (8), and since two video signals are converted by the same A / D conversion circuit, the conversion equality becomes equal and It is not necessary to adjust the level of the two digital video signals.
第５図はこの発明の第２実施例を示すもので、同図にお
いて第１図を対応する部分には同一符号を付し、その重
複説明は省略する。FIG. 5 shows a second embodiment of the present invention. In FIG. 5, parts corresponding to those in FIG. 1 are designated by the same reference numerals, and their duplicate description will be omitted.
上述した第１実施例が入力された原色信号をスイッチ回
路（７）を介してA/D変換回路（８）に供給したのに対
し、本実施例ではこの順番を引れ変えようとするもので
ある。そこで、A/D変換回路（20），（21）を設け、入
力端子（１）〜（３）をA/D変換回路（20）の入力側に
接続し、入力端子（４）〜（６）をA/D変換回路（21）
の入力側に接続する。そして、A/D変換回路（20）の出
力側をスイッチ（7a）〜（7c）の接点ａ側に接続し、A/
D変換回路（21）の出力側をスイッチ（7a）〜（7c）の
接点ｂ側に接続する。従ってディジタル信号が供給され
るスイッチ回路（７）はこの場合ディジタルマルチプレ
クサとして働く。その他の構成は第１図と同様である。While the input primary color signal is supplied to the A / D conversion circuit (8) via the switch circuit (7) in the above-described first embodiment, the order is changed in this embodiment. Is. Therefore, A / D conversion circuits (20) and (21) are provided, the input terminals (1) to (3) are connected to the input side of the A / D conversion circuit (20), and the input terminals (4) to (6) are connected. ) To A / D conversion circuit (21)
Connect to the input side of. Then, connect the output side of the A / D conversion circuit (20) to the contact a side of the switches (7a) to (7c),
The output side of the D conversion circuit (21) is connected to the contact b side of the switches (7a) to (7c). The switch circuit (7), to which the digital signal is supplied, therefore acts in this case as a digital multiplexer. Other configurations are the same as in FIG.
そして、第５図の回路動作も第１図の回路動作と略々同
様であり、従ってこゝではその説明を省略する。The circuit operation shown in FIG. 5 is substantially the same as the circuit operation shown in FIG. 1, and therefore its explanation is omitted here.
なお、上述の各実施例において、読み出しアドレスカウ
ンタの速度を変えることにより高品位の倍速２画面とす
ることもでき、また、マルチプレクサをいずれかの接点
側に固定し、読み出しアドレスカウンタのアドレスを素
直な２つの三角形状とすることにより通常の倍速とする
こともできる。たゞし、この時の表示画面は１個とな
る。In each of the above-described embodiments, a high-quality double-speed double screen can be obtained by changing the speed of the read address counter. Further, the multiplexer is fixed to one of the contact points, and the address of the read address counter is straightforward. The normal double speed can be achieved by forming two triangular shapes. However, there will be only one display screen at this time.
上述の如くこの発明によれば、単一のA/D変換回路で変
換された第１及び第２のディジタル映像信号をラインメ
モリの交互の番地に書き込み、一水平期間の所定の期間
ではラインメモリより第１のディジタル映像信号を読み
出し、一水平期間の上記所定期間以外の期間ではライン
メモリより第２のディジタル映像信号を読み出し、D/A
変換して表示手段に供給するようにしたので、その表示
面に複数の画面を分割して表示できる。そして、斯る機
能をラインメモリを用いて出来るので、従来のフィール
ドメモリやフレームメモリを用いる場合より構成を簡略
化でき、またコスト的にも廉価となる。また、A/D変換
回路が１回だけで良く、構成が簡単であると共に、各映
像信号のディジタル変換特性を等しくでき、変換レベル
の調整などが不要になる効果がある。As described above, according to the present invention, the first and second digital video signals converted by the single A / D conversion circuit are written to the alternate addresses of the line memory, and the line memory is operated for a predetermined period of one horizontal period. The first digital video signal is read out from the line memory, and the second digital video signal is read from the line memory during a period other than the predetermined period of one horizontal period.
Since it is converted and supplied to the display means, a plurality of screens can be divided and displayed on the display surface. Since such a function can be performed by using the line memory, the configuration can be simplified and the cost can be reduced as compared with the case of using the conventional field memory or frame memory. In addition, the A / D conversion circuit only needs to be performed once, and the configuration is simple, and the digital conversion characteristics of each video signal can be made equal, and there is an effect that adjustment of the conversion level is unnecessary.
第１図はこの発明の一実施例を示すブロック図、第２図
〜第４図は第１図の動作説明に供するための線図、第５
図はこの発明の他の実施例を示すブロック図である。 （７）はスイッチ回路、（８），（20），（21）はA/D
変換回路、（９）はラインメモリ、（10）はメモリ制御
回路、（11）は書き込みアドレスカウンタ、（12）は読
み出しアドレスカウンタ、（15）はD/A変換回路であ
る。FIG. 1 is a block diagram showing an embodiment of the present invention, FIGS. 2 to 4 are diagrams for explaining the operation of FIG. 1, and FIG.
The figure is a block diagram showing another embodiment of the present invention. (7) is a switch circuit, (8), (20), (21) are A / D
A conversion circuit, (9) is a line memory, (10) is a memory control circuit, (11) is a write address counter, (12) is a read address counter, and (15) is a D / A conversion circuit.
Claims (1)
信号を切換えるスイッチ手段と、該スイッチ手段が出力
するアナログ映像信号をディジタル変換するA/D変換回
路と、該A/D変換回路で変換されたディジタル映像信号
を書き込ませるラインメモリと、該ラインメモリから読
み出されたディジタル映像信号をアナログ映像信号に変
換するD/A変換回路と、上記A/D変換回路と上記ラインメ
モリと上記D/A変換回路にクロック信号を供給するクロ
ック信号供給手段と、該クロック信号供給 段が出力す
るクロック信号を1/2分周して上記スイッチ手段に供給
する1/2分周器とを設け、 上記A/D変換回路で得られた第１及び第２のディジタル
映像信号を上記ラインメモリの交互の番地に書込み、一
水平期間の所定の期間では上記ラインメモリより上記第
１のディジタル映像信号を読み出し、一水平期間の上記
所定の期間以外の期間では上記ラインメモリより上記第
２のディジタル映像信号を読み出し、読み出された上記
第１及び第２のディジタル映像信号を上記D/A変換回路
を介して表示手段に供給し、該表示手段の表示面に上記
第１及び第２のアナログ映像信号による画面を分割して
表示するようにしたことを特徴とする映像信号処理装
置。1. A switch means for switching synchronized first and second analog video signals, an A / D conversion circuit for digitally converting an analog video signal output by the switch means, and the A / D conversion circuit. A line memory for writing the digital video signal converted by the above, a D / A conversion circuit for converting the digital video signal read from the line memory into an analog video signal, the A / D conversion circuit and the line memory A clock signal supply means for supplying a clock signal to the D / A conversion circuit, and a 1/2 frequency divider for dividing the clock signal output from the clock signal supply stage by 1/2 and supplying it to the switch means. The first and second digital video signals obtained by the A / D conversion circuit are written in the alternating addresses of the line memory, and the first data is written from the line memory in a predetermined period of one horizontal period. The digital video signal is read, the second digital video signal is read from the line memory in a period other than the predetermined period of one horizontal period, and the read first and second digital video signals are read in the D / An image signal processing apparatus, characterized in that the image signal is supplied to display means through an A conversion circuit, and a screen based on the first and second analog image signals is divided and displayed on a display surface of the display means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60002957A JPH0693761B2 (en) | 1985-01-11 | 1985-01-11 | Video signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60002957A JPH0693761B2 (en) | 1985-01-11 | 1985-01-11 | Video signal processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61161877A JPS61161877A (en) | 1986-07-22 |
| JPH0693761B2 true JPH0693761B2 (en) | 1994-11-16 |
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ID=11543843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP60002957A Expired - Fee Related JPH0693761B2 (en) | 1985-01-11 | 1985-01-11 | Video signal processor |
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| Country | Link |
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| JP (1) | JPH0693761B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170778A (en) * | 1987-01-09 | 1988-07-14 | Hitachi Ltd | Picture editing system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114682A (en) * | 1984-11-09 | 1986-06-02 | Matsushita Electric Ind Co Ltd | Image processing circuit |
-
1985
- 1985-01-11 JP JP60002957A patent/JPH0693761B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114682A (en) * | 1984-11-09 | 1986-06-02 | Matsushita Electric Ind Co Ltd | Image processing circuit |
Also Published As
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|---|---|
| JPS61161877A (en) | 1986-07-22 |
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| LAPS | Cancellation because of no payment of annual fees |