JPH0693502B2 - Ｍｏｓ型半導体集積回路装置 - Google Patents
Ｍｏｓ型半導体集積回路装置Info
- Publication number
- JPH0693502B2 JPH0693502B2 JP60117116A JP11711685A JPH0693502B2 JP H0693502 B2 JPH0693502 B2 JP H0693502B2 JP 60117116 A JP60117116 A JP 60117116A JP 11711685 A JP11711685 A JP 11711685A JP H0693502 B2 JPH0693502 B2 JP H0693502B2
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- Japan
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- mos type
- integrated circuit
- semiconductor integrated
- type semiconductor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOS型半導体集積回路装置に関し、特にスタテ
ィック型RAMのセル構造に関する。
ィック型RAMのセル構造に関する。
従来、この種のMOSスタティック型RAMのセル（以下単に
セルと記す）の例としては第３図の等価回路図に示す構
成を有し、その平面図は第４図に示すパターンが一般的
である。第４図において、T1，T2が書き込み読み出し用
トランジスタ、T3，T4が駆動トランジスタである。なお
第３図に示すR1，R2の抵抗負荷素子は、このパターン上
に立体的に形成されるものであるが、本発明に関しては
特に重要でないので第４図では省略してある。また、１
〜８の数字は第３図に示す回路図の各ノードに対応して
いる。1,2,4,5,6,8は何れも拡散層領域であり、3,7はゲ
ート電極、9,10か拡散層領域とゲート電極とを接続する
ダイレクトコンタクトである。
セルと記す）の例としては第３図の等価回路図に示す構
成を有し、その平面図は第４図に示すパターンが一般的
である。第４図において、T1，T2が書き込み読み出し用
トランジスタ、T3，T4が駆動トランジスタである。なお
第３図に示すR1，R2の抵抗負荷素子は、このパターン上
に立体的に形成されるものであるが、本発明に関しては
特に重要でないので第４図では省略してある。また、１
〜８の数字は第３図に示す回路図の各ノードに対応して
いる。1,2,4,5,6,8は何れも拡散層領域であり、3,7はゲ
ート電極、9,10か拡散層領域とゲート電極とを接続する
ダイレクトコンタクトである。
上述した従来のセルでは、記憶情報を保持しているノー
ドの容量（図中1,2の拡散層領域の接合容量,3のゲート
容量）C1は、素子の縮少化に伴なって減少せざるを得
ず、従って、α線等によるソフトエラーに対する耐性が
劣化しやすいという欠点がある。
ドの容量（図中1,2の拡散層領域の接合容量,3のゲート
容量）C1は、素子の縮少化に伴なって減少せざるを得
ず、従って、α線等によるソフトエラーに対する耐性が
劣化しやすいという欠点がある。
本発明は上記した従来の欠点を除去し、セル内の容量を
増大させ、問題化しつつあるソフトエラーに対して著し
い耐性の向上をはかったMOS型半導体集積回路、詳しく
はスタティック型RAMを提供することを目的とする。
増大させ、問題化しつつあるソフトエラーに対して著し
い耐性の向上をはかったMOS型半導体集積回路、詳しく
はスタティック型RAMを提供することを目的とする。
本発明の目的を達成する手段としては、ソフトエラーに
対しては容量C1（又はC2）を増大すれば良いが、C1は素
子の縮少に伴って必然的に減少する。基板濃度等のプロ
セス変更で若干は対処出来るが、その効果は顕著でな
い。そこで本発明では逆情報が書き込まれているノード
とのクロスカップリング容量C3に着目し、これを積極的
に利用するものである。
対しては容量C1（又はC2）を増大すれば良いが、C1は素
子の縮少に伴って必然的に減少する。基板濃度等のプロ
セス変更で若干は対処出来るが、その効果は顕著でな
い。そこで本発明では逆情報が書き込まれているノード
とのクロスカップリング容量C3に着目し、これを積極的
に利用するものである。
すなわち、本発明のMOS型半導体集積回路装置は、２つ
の抵抗負荷素子と、２つのMOS型トランジスタによる駆
動素子と、２つのMOS型トランジスタによる読み出し・
書き込み用素子とからなるスタティック型RAMセルに於
て、駆動素子を形成するトランジスタのゲート電極と接
続された導電性層からなるプレート電極が、該トランジ
スタを形成するソース・ドレイン領域である拡散層領域
を、薄い絶縁膜を介して少なくとも１部を覆う様に形成
することにより構成することができる。
の抵抗負荷素子と、２つのMOS型トランジスタによる駆
動素子と、２つのMOS型トランジスタによる読み出し・
書き込み用素子とからなるスタティック型RAMセルに於
て、駆動素子を形成するトランジスタのゲート電極と接
続された導電性層からなるプレート電極が、該トランジ
スタを形成するソース・ドレイン領域である拡散層領域
を、薄い絶縁膜を介して少なくとも１部を覆う様に形成
することにより構成することができる。
また、薄い絶縁膜としては、300〜1000Åの膜厚を持つ
シリコン酸化膜を用いることにより上記発明を効果的に
構成することができる。
シリコン酸化膜を用いることにより上記発明を効果的に
構成することができる。
次に、本発明について、図面を参照して説明する。第１
図は本発明の一実施例の平面図である。第１図に示すよ
うに、本実施例では導電性層よりなる容量プレート21,2
2を有している。この容量プレート21はコンタクト11を
介して、駆動トランジスタT4のゲート電極３と接続され
ており、容量プレート21と拡散層領域６との重なり部分
及び容量プレート22と拡散層領域２との重なり部分がさ
きに述べたクロスカップリング容量C3となり本実施例の
主要部を構成する。
図は本発明の一実施例の平面図である。第１図に示すよ
うに、本実施例では導電性層よりなる容量プレート21,2
2を有している。この容量プレート21はコンタクト11を
介して、駆動トランジスタT4のゲート電極３と接続され
ており、容量プレート21と拡散層領域６との重なり部分
及び容量プレート22と拡散層領域２との重なり部分がさ
きに述べたクロスカップリング容量C3となり本実施例の
主要部を構成する。
第２図（ａ）〜（ｃ）は本実施例の製造方法を説明する
ために工程順に示した第１図Ａ−Ａ´線に於ける断面図
である。
ために工程順に示した第１図Ａ−Ａ´線に於ける断面図
である。
まず、第２図（ａ）に示すように、Ｐ型シリコン基板13
上に従来公知の方法でシリコンゲートによるＮチャネル
トランジスタを形成する。すなわちＰ型シリコン基板13
上に素子分離用絶縁膜14を形成し、ゲート酸化膜15,多
結晶シリコン層よりなるゲート電極３を介してASのイオ
ン注入により拡散領域6,8を形成する。
上に従来公知の方法でシリコンゲートによるＮチャネル
トランジスタを形成する。すなわちＰ型シリコン基板13
上に素子分離用絶縁膜14を形成し、ゲート酸化膜15,多
結晶シリコン層よりなるゲート電極３を介してASのイオ
ン注入により拡散領域6,8を形成する。
次に、第２図（ｂ）に示すように、ゲート酸化膜15をフ
ッ酸にて除去し、全面に新たな熱酸化膜16を形成する。
16の膜厚は本発明の主目的である容量値に大きく影響す
るものであり、薄膜であればある程良い訳であるが、そ
の後の容量プレート21を例えば多結晶シリコン層で形成
した場合、容量プレートをドライエッチングによりパタ
ーニングする場合のゲート電極或いは拡散層領域へのエ
ッチングのストッパーの役目も果たす為に300〜1000Å
程度の膜厚が望ましい。次いで熱酸化膜16を所望の厚さ
に形成した後、コンタクトホール11をドライエッチング
により開孔し、全面に不純物のドープされた多結晶シリ
コン層を形成し、ドライエッチングにより容量プレート
21を形成する。
ッ酸にて除去し、全面に新たな熱酸化膜16を形成する。
16の膜厚は本発明の主目的である容量値に大きく影響す
るものであり、薄膜であればある程良い訳であるが、そ
の後の容量プレート21を例えば多結晶シリコン層で形成
した場合、容量プレートをドライエッチングによりパタ
ーニングする場合のゲート電極或いは拡散層領域へのエ
ッチングのストッパーの役目も果たす為に300〜1000Å
程度の膜厚が望ましい。次いで熱酸化膜16を所望の厚さ
に形成した後、コンタクトホール11をドライエッチング
により開孔し、全面に不純物のドープされた多結晶シリ
コン層を形成し、ドライエッチングにより容量プレート
21を形成する。
次に、第２図（ｃ）に示すように、層間絶縁膜17及び抵
抗負荷素子（図には明示していないが公知の方法によ
る），拡散層領域８をGND電極に接続する為のコンタク
トホール18,GND電極19をアルミニウム配線層で形成する
ことにより本実施例は完成する。
抗負荷素子（図には明示していないが公知の方法によ
る），拡散層領域８をGND電極に接続する為のコンタク
トホール18,GND電極19をアルミニウム配線層で形成する
ことにより本実施例は完成する。
以上説明したように、本発明はスタティック型メモリセ
ルのクロスカップリング容量に着目し、これを積極的に
利用することにより、集積化に伴ない問題化しつつある
ソフトエラーに対して著しい耐性の向上を計る事が出来
る。
ルのクロスカップリング容量に着目し、これを積極的に
利用することにより、集積化に伴ない問題化しつつある
ソフトエラーに対して著しい耐性の向上を計る事が出来
る。
第１図は本発明の一実施例の平面図、第２図（ａ）〜
（ｃ）は本発明の一実施例並びにその製造方法を説明す
るために工程順に示した第１図Ａ−Ａ′線に於ける断面
図、第３図は本発明並びに従来例を説明するためのMOS
型スタティックRAMセルの等価回路図、第４図は従来のM
OS型スタティックRAMセル平面図である。 1,2,4,5,6,8……拡散層領域、3,7……ゲート電極、9,10
……ダイレクトコンタクト、11,12,18……コンタクトホ
ール、13……Ｐ型シリコン基板、14……素子分離用絶縁
膜、15……ゲート酸化膜、16……熱酸化膜、17……層間
絶縁膜、19……GND電極、21,22……容量プレート、T1，
T2……書き込み読み出し用トランジスタ、T3，T4……駆
動トランジスタ、R1，R2……抵抗負荷素子、C1，C2，C3
……容量。
（ｃ）は本発明の一実施例並びにその製造方法を説明す
るために工程順に示した第１図Ａ−Ａ′線に於ける断面
図、第３図は本発明並びに従来例を説明するためのMOS
型スタティックRAMセルの等価回路図、第４図は従来のM
OS型スタティックRAMセル平面図である。 1,2,4,5,6,8……拡散層領域、3,7……ゲート電極、9,10
……ダイレクトコンタクト、11,12,18……コンタクトホ
ール、13……Ｐ型シリコン基板、14……素子分離用絶縁
膜、15……ゲート酸化膜、16……熱酸化膜、17……層間
絶縁膜、19……GND電極、21,22……容量プレート、T1，
T2……書き込み読み出し用トランジスタ、T3，T4……駆
動トランジスタ、R1，R2……抵抗負荷素子、C1，C2，C3
……容量。
Claims (2)
- 【請求項１】２つの抵抗負荷素子と、２つのMOS型トラ
ンジスタによる駆動素子と、２つのMOS型トランジスタ
による読み出し・書き込み用素子とからなるスタティッ
ク型RAMセルに於て、駆動素子を形成するトランジスタ
のゲート電極と接続された導電性層からなるプレートの
電極が、該トランジスタを形成するソース・ドレイン領
域である拡散層領域を、薄い絶縁膜を介して少なくとも
１部を覆う様に形成されている事を特徴とするMOS型半
導体集積回路装置。 - 【請求項２】薄い絶縁膜が、300〜1000Åの膜厚を持つ
シリコン酸化膜である特許請求の範囲第（１）項記載の
MOS型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60117116A JPH0693502B2 (ja) | 1985-05-30 | 1985-05-30 | Ｍｏｓ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60117116A JPH0693502B2 (ja) | 1985-05-30 | 1985-05-30 | Ｍｏｓ型半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61276254A JPS61276254A (ja) | 1986-12-06 |
| JPH0693502B2 true JPH0693502B2 (ja) | 1994-11-16 |
Family
ID=14703817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60117116A Expired - Lifetime JPH0693502B2 (ja) | 1985-05-30 | 1985-05-30 | Ｍｏｓ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693502B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2523488B2 (ja) * | 1986-04-18 | 1996-08-07 | 株式会社日立製作所 | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5712486A (en) * | 1980-06-26 | 1982-01-22 | Mitsubishi Electric Corp | Semiconductor storage device |
| JPS6041464B2 (ja) * | 1980-07-22 | 1985-09-17 | 日本電気株式会社 | メモリセル |
| JPS5923559A (ja) * | 1982-07-30 | 1984-02-07 | Nec Corp | 半導体装置 |
| JPS6074563A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体メモリ装置 |
| JP2559360B2 (ja) * | 1984-11-28 | 1996-12-04 | 株式会社日立製作所 | 半導体メモリ装置 |
-
1985
- 1985-05-30 JP JP60117116A patent/JPH0693502B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61276254A (ja) | 1986-12-06 |
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