JPH0691598B2 - Pattern recognition method and image reduction apparatus therefor - Google Patents
Pattern recognition method and image reduction apparatus thereforInfo
- Publication number
- JPH0691598B2 JPH0691598B2 JP57147549A JP14754982A JPH0691598B2 JP H0691598 B2 JPH0691598 B2 JP H0691598B2 JP 57147549 A JP57147549 A JP 57147549A JP 14754982 A JP14754982 A JP 14754982A JP H0691598 B2 JPH0691598 B2 JP H0691598B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- stored
- pattern recognition
- partial sum
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000012567 pattern recognition method Methods 0.000 title claims description 8
- 238000003909 pattern recognition Methods 0.000 claims description 14
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000007792 addition Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 description 8
- 238000004364 calculation method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000012935 Averaging Methods 0.000 description 2
- 238000013144 data compression Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/04—Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Character Input (AREA)
- Image Processing (AREA)
- Facsimile Scanning Arrangements (AREA)
- Editing Of Facsimile Originals (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、画像縮小装置及びその画像縮小機能によるパ
ターン認識方法に関し、さらに詳しくは画像データの圧
縮、雑音除去等の前処理に使用される画像縮小装置とそ
れにより高速のパターン認識装置を可能にしたパターン
認識方法に関するものである。Description: TECHNICAL FIELD OF THE INVENTION The present invention relates to an image reducing apparatus and a pattern recognition method using the image reducing function, and more specifically, an image used for preprocessing such as image data compression and noise removal. The present invention relates to a reduction device and a pattern recognition method which enables a high-speed pattern recognition device.
従来、濃淡画像のパターン認識システムは、主として次
の二つの方式が実施されているが、いずれの方式におい
ても計算機処理を必要とし、その計算時間が非常に長
く、産業的応用において阻害となっており、高速でパタ
ーン認識を可能とするシステムの改善が要請されてい
る。Conventionally, a grayscale image pattern recognition system is mainly implemented by the following two methods. However, both methods require computer processing, and the calculation time is very long, which is an obstacle to industrial application. Therefore, there is a demand for improvement in a system that enables pattern recognition at high speed.
従来の第一のパターン認識方式は、ITVカメラの走査に
よって得られた映像信号は、A/D変換後、得られた変換
値を一たん画像バッファメモリに蓄積し、その後計算機
メモリ内部の画像エリアがその他のメモリかに画像デー
タとして格納し、プログラムにより計算機処理を行ない
パターン認識をするものであった。しかしながら、パタ
ーン認識のために入力される画像データは、例えば128
×128画素あるいは256×256画素というように膨大なも
のであり、そのための計算機による認識時間も2秒とい
う長時間を要し、高速大容量の画像バッファメモリと大
容量メモリを持つ高速計算機を必要とし、実用的なコス
トでパターン認識をすることができなかった。In the first conventional pattern recognition method, the video signal obtained by the scanning of the ITV camera is A / D converted, and the obtained conversion value is temporarily stored in the image buffer memory, and then the image area in the computer memory is stored. Was stored in another memory as image data and computer-processed by a program for pattern recognition. However, the image data input for pattern recognition is, for example, 128
It is huge, such as × 128 pixels or 256 × 256 pixels, and the recognition time by the computer for that is long, which is 2 seconds, and a high-speed computer with a high-speed and large-capacity image buffer memory and large-capacity memory is required. Then, the pattern recognition could not be performed at a practical cost.
第二の方式は、実用化装置においては、上記第一方式の
ように多値画像のデジタル処理が困難であることを考慮
し、映像信号を2値化変換し、この2値化画像の縮小及
び拡大を実行しパターン認識のを行なうものであった。
しかしながら、2値化画像による認識では、適切な2値
化ができるかどうかが正常な結果を得ることに大きく影
響する。またITVカメラや照明系に経時的変化があるな
どの問題がある。In the second method, in consideration of the difficulty of digital processing of a multi-valued image in the practical application device as in the first method, the video signal is binarized and converted, and this binary image is reduced. And enlargement and pattern recognition.
However, in the recognition using a binarized image, whether proper binarization is possible has a great influence on obtaining a normal result. There are also problems such as changes over time in ITV cameras and lighting systems.
従って本発明の目的は、多値画像の縮小像を得て圧縮さ
れた画像データにより高速のパターン認識を行う方法を
提供することにあり、またそのパターン認識方法に使用
する好適な装置であって、従来の計算機処理の部分を専
用のハードウエアにより計算し、高速パターン認識を可
能にする多値画像の画像縮小装置を提供することにあ
る。Therefore, an object of the present invention is to provide a method for obtaining a reduced image of a multi-valued image and performing high-speed pattern recognition using compressed image data, and a suitable apparatus used for the pattern recognition method. An object of the present invention is to provide an image reduction device for a multi-valued image that enables high-speed pattern recognition by calculating the conventional computer processing part with dedicated hardware.
本発明は、画像縮小装置の専用のハードウエアとして少
なくともA/D変換器と、直列に接続されて部分和と部分
和の加算とを分担する2つの加算器と、メモリと、該メ
モリヘアドレス信号を出力する2つのカウンタとからな
るものにより、入力した映像信号をA/D変換器によりア
ナログ信号から二次元のデジタル信号P(M,N)に変換
した後、所望の縮小倍率に基づき少なくとも横2画素縦
2画素毎に、例えば1/16の縮小像を得るには横4画素縦
4画素毎に、それらのデジタル変換値の総和を計算する
にあたり、1/nの縮小の場合P(0,0)+P(1,0)+…
P(n−1,0)の部分和をメモリの番地M(0)に格納
し、P(n,0)+P(n+1,0)+…P(2n−1,0)の部
分和をメモリの番地M(1)に格納し、順次メモリに一
次記憶し、P(0,1)+P(1,1)…P(n−1,1)をメ
モリ番地M(0)と加算してそれをメモリM(0)番地
に格納し、P(n,1)+P(n+1,1)+P(2n−1,1)
をメモリ番地M(1)と加算してそれをメモリM(1)
番地に格納し、これを順次繰り返して多値画像としての
縮小像を得てパターン認識をすることを特徴とするパタ
ーン認識方法であり、またかかるパターン認識方法にお
けるように多値画像の縮小像を得る画像縮小装置であ
る。本発明におけるハードウエアの計算により、全パタ
ーン認識時間の短縮は上記従来の第一方式で2秒間要し
たものが0.2秒間にまで短縮することができる。The present invention provides at least an A / D converter as dedicated hardware for an image reduction device, two adders connected in series to share partial sums and partial sum additions, a memory, and an address to the memory. After the input video signal is converted from an analog signal into a two-dimensional digital signal P (M, N) by an A / D converter, it is at least based on a desired reduction ratio by using two counters that output signals. In order to obtain a reduced image of horizontal 2 pixels and vertical 2 pixels, for example, 1/16, when calculating the sum of the digital conversion values of horizontal 4 pixels and vertical 4 pixels, in the case of 1 / n reduction, P ( 0,0) + P (1,0) + ...
The partial sum of P (n-1,0) is stored in the memory address M (0), and the partial sum of P (n, 0) + P (n + 1,0) + ... P (2n-1,0) is stored in the memory. At the address M (1) of the memory, primary memory is sequentially stored in the memory, P (0,1) + P (1,1) ... P (n-1,1) is added to the memory address M (0) Stored in the memory address M (0), and P (n, 1) + P (n + 1,1) + P (2n-1,1)
Is added to the memory address M (1) and is added to the memory M (1).
It is a pattern recognition method characterized by storing in an address and sequentially repeating this to obtain a reduced image as a multi-valued image for pattern recognition. It is an image reduction device to obtain. According to the calculation of the hardware in the present invention, the total pattern recognition time can be shortened to 0.2 seconds instead of 2 seconds in the conventional first method.
以下に本発明の画像縮小装置の一実施例を説明する。 An embodiment of the image reducing device of the present invention will be described below.
第1図はこの実施例のブロック図を示す。先ずITVカメ
ラから濃淡等のアナログ信号として得られた映像信号
は、A/D変換器により例えば8bit(0〜255レベル)の濃
淡値に変換される。FIG. 1 shows a block diagram of this embodiment. First, a video signal obtained as an analog signal such as grayscale from the ITV camera is converted into a grayscale value of 8 bits (0 to 255 levels) by an A / D converter.
第2図は、変換された二次元デジタル変換値の配列を示
したもので、変換値は記号P(0,0)、P(1,0)、P
(2,0)…P(M,N)で表される。一点鎖線内に存在する
4×4画素の変換値は、この実施例において二次元1/16
縮小後1画素となるものを示している。FIG. 2 shows an array of converted two-dimensional digital conversion values, the conversion values being symbols P (0,0), P (1,0), P.
(2,0) ... Represented by P (M, N). The conversion value of 4 × 4 pixels existing in the one-dot chain line is the two-dimensional 1/16 in this embodiment.
It shows one pixel after reduction.
第3図はメモリMのデータ記憶格納を説明するためのメ
モリ番地配列図である。FIG. 3 is a memory address array diagram for explaining the data storage and storage of the memory M.
次に第1〜3図を参照して二次元1/16縮小をする場合の
ハードウエアの動作を説明する。第1図においてレジス
タR1とレジスタR3の出力は0にセットされている。今、
P(0,0)(第2図参照)がA/D変換器から出力され、加
算器A1のa1の入力信号となるが、レジスタR1の出力は0
にセットされているから、加算器A1の入力信号b1は0で
ある。従って加算器A1はa1とb1を加算し、その和P(0,
0)がレジスタR1にセットされる。次にa1としてP(1,
0)(第2図参照)がA/D変換器から入力されると、b1と
してP(0,0)がレジスタR1から入力され、P(1,0)と
P(0,0)が加算器A1により加算されP(0,0)+P(1,
0)がレジスタR1にセットされる。以下同様にa1として
P(2,0)及びP(3,0)が入力されるとP(0,0)+P
(1,0)+(2,0)+P(3,0)が計算されて、その結果
は加算器A2のb2入力となる。レジスタR3の出力は0にセ
ットされているから、加算器A2のa2入力は0である。従
って加算器A2はa2とb2を加算し、その部分和P(0,0)
+P(1,0)+P(2,0)+P(3,0)はレジスタRSにセ
ットされる。次にレジスタR2の出力d2はレジスタR4で指
定されたメモリMの番地(ここでは第3図0番地)に書
き込まれ一次記憶される。Next, the operation of the hardware for the two-dimensional 1/16 reduction will be described with reference to FIGS. In FIG. 1, the outputs of the registers R1 and R3 are set to 0. now,
P (0,0) (see FIG. 2) is output from the A / D converter, but the input signal a 1 of the adder A1, the output of the register R1 is 0
, The input signal b 1 of the adder A1 is 0. Therefore, the adder A1 adds a 1 and b 1 , and the sum P (0,
0) is set in register R1. Next, as a 1 , P (1,
0) (see FIG. 2) is input from the A / D converter, P (0,0) is input as b 1 from the register R1, and P (1,0) and P (0,0) are input. It is added by the adder A1 and P (0,0) + P (1,
0) is set in register R1. Following the same manner as a 1 P (2,0) and P (3, 0) is input P (0,0) + P
(1,0) + (2,0) + P (3,0) is calculated, and the result is the b 2 input of the adder A2. Since the output of the register R3 is set to 0, the a 2 input of the adder A2 is 0. Therefore, the adder A2 adds a 2 and b 2 , and the partial sum P (0,0)
+ P (1,0) + P (2,0) + P (3,0) is set in the register RS. Then the output d 2 of the register R2 is (here Fig. 3 address 0) address of the specified memory M in the register R4 is written primary storage.
以下同様にしてP(4,0)+…+P(7,0)乃至P(M−
3,0)+…+P(M,0)が加算され、夫々メモリMの1〜
i番地に一次記憶される。Similarly, P (4,0) + ... + P (7,0) to P (M-
3,0) + ... + P (M, 0) are added, and 1 to 1 of the memory M are respectively added.
It is temporarily stored at address i.
次にP(0,1)(第2図参照)がA/D変換器から出力され
ると、メモリMの0番地の内容P(0,0)+P(1,0)+
P(2,0)+P(3,0)を読み出し、レジスタR3にセット
される。加算器A1とレジスタR1とにより、部分和P(0,
1)+P(1,1)+P(2,1)+P(3,1)の計算が終了す
ると、加算器A2によりレジスタR1の内容とレジスタR3の
内容とを加算し、その結果は再びメモリMの0番地に一
次記憶される。以下同様にしてP(0,2)+…+P(3,
2)の部分和及びP(0,3)+…+P(3,3)の部分和も
加算されて、第2図の一点鎖線内の16画素〔P(0,0)
+P(1,0)…+P(3,3)〕の総和がメモリMの0番地
に記憶される。Next, when P (0,1) (see FIG. 2) is output from the A / D converter, the contents of address 0 of memory M P (0,0) + P (1,0) +
P (2,0) + P (3,0) is read and set in the register R3. By the adder A1 and the register R1, the partial sum P (0,
When the calculation of 1) + P (1,1) + P (2,1) + P (3,1) is completed, the contents of the register R1 and the contents of the register R3 are added by the adder A2, and the result is again stored in the memory M. It is temporarily stored at address 0. Similarly, P (0,2) + ... + P (3,
The partial sum of 2) and the partial sum of P (0,3) + ... + P (3,3) are also added, and 16 pixels [P (0,0) within the one-dot chain line in FIG. 2 are added.
The sum of + P (1,0) ... + P (3,3)] is stored in the address 0 of the memory M.
以上のようにして第3図のメモリMの1〜i番地にも夫
々横4画素縦4画素、16画素毎の総和が格納され、続い
て第3図のi+1番地以下の番地にも夫々16画素の所定
入力数がくり返され、それら総和が格納される。かくて
本発明においては、計算機処理をすることなくハードウ
エアにより実時間内で1/16の縮小像を得ることができ
る。なお、16画素の平均値は総和の値を1/16倍すればよ
いが、これはデータのシフト動作をすればよく、平均化
処理も同時に実行できる。したがって画像データの入力
が終了すると同時に平均化された縮小像が得られ高速パ
ターン認識を可能にした。As described above, the sum of every 4 pixels in the horizontal direction and 4 pixels in the vertical direction and 16 pixels is stored in each of the addresses 1 to i of the memory M in FIG. 3, and then 16 addresses are stored in the addresses below i + 1 in FIG. The predetermined number of input pixels is repeated and the sum of them is stored. Thus, in the present invention, a 1/16 reduced image can be obtained in real time by hardware without performing computer processing. It should be noted that the average value of 16 pixels may be obtained by multiplying the sum value by 1/16. However, this can be achieved by performing a data shift operation, and the averaging process can be executed at the same time. Therefore, at the same time when the input of image data is completed, an averaged reduced image is obtained, which enables high-speed pattern recognition.
なお、第1図のカウンタCH,カウンタCVはレジスタR4を
介してメモリMのアドレス信号Aとなる。φH,φVに
は別の制御回路により入力画素数(縦×横画素)のコン
トロール、縮小像の作成、開始、終了等制御された信号
を入力する。The counter CH and the counter CV in FIG. 1 become the address signal A of the memory M via the register R4. Signals controlled by another control circuit such as control of the number of input pixels (vertical × horizontal pixel), creation of a reduced image, start, end, etc. are input to φ H and φ V.
本発明の画像縮小装置によれば、計算機処理をさけて、
ハードウエアにより縮小しようとする画素群の総和及び
平均化処理をすることから、従来計算機縮小処理では25
6×240画素の二次元1/16縮小に1.7秒を要したのに対し
て僅か0.016秒を要したにすぎず、画像データの入力が
終了すると同時に多値縮小画像を得ることができた。According to the image reducing apparatus of the present invention, avoiding computer processing,
Since the summation and averaging process of the pixel group to be reduced by hardware is performed, it is 25
It took 1.7 seconds for the 2D 1/16 reduction of 6 × 240 pixels, but only 0.016 seconds, and a multi-value reduced image could be obtained at the same time when the input of the image data was completed.
そして本発明のパターン認識方法によれば、圧縮された
縮小像がハードウエアにより得られることから、従来計
算機パターン認識では約2秒を要したのに対して僅か約
0.2秒という時間に大幅に短縮することができた。その
結果画像処理の産業的応用は生産性を阻害することなく
種々の分野に拡大することができた。Further, according to the pattern recognition method of the present invention, since a compressed reduced image is obtained by hardware, it takes about 2 seconds in the conventional computer pattern recognition, but only about 2 seconds.
We were able to reduce the time to 0.2 seconds. As a result, the industrial application of image processing could be expanded to various fields without impeding productivity.
第1図は、本発明の画像縮小装置における実施例のブロ
ック図、第2図及び第3図は実施例の動作を説明するグ
ラフである。 A1,A2…加算器、M…メモリ。FIG. 1 is a block diagram of an embodiment of an image reducing apparatus of the present invention, and FIGS. 2 and 3 are graphs for explaining the operation of the embodiment. A1, A2 ... Adder, M ... Memory.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−136135(JP,A) 特開 昭49−43537(JP,A) 特開 昭54−150933(JP,A) 特開 昭56−79571(JP,A) 特開 昭56−90375(JP,A) ─────────────────────────────────────────────────── --- Continuation of the front page (56) Reference JP 54-136135 (JP, A) JP 49-43537 (JP, A) JP 54-150933 (JP, A) JP 56- 79571 (JP, A) JP-A-56-90375 (JP, A)
Claims (2)
て部分和と部分和の加算とを分担する2つの加算器と、
メモリと、該メモリヘアドレス信号を出力する2つのカ
ウンタとからなるハードウエアにより、入力した映像信
号から二次元のデジタル変換値P(M,N)を得、所望の
縮小倍率に基づき少なくとも横2画素縦2画素毎にそれ
らのデジタル変換値の総和を計算するにあたり、1/nの
縮小の場合P(0,0)+P(1,0)+…P(n−1,0)の
部分和をメモリの番地M(0)に格納し、P(n,0)+
P(n+1,0)+…P(2n−1,0)の部分和をメモリの番
地M(1)に格納し、順次メモリに一次記憶し、P(0,
1)+P(1,1)+…P(n−1,1)をメモリ番地M
(0)と加算してそれをメモリM(0)番地に格納し、
P(n,1)+P(n+1,1)+…P(2n−1,1)をメモリ
番地M(1)と加算してそれをメモリM(1)番地に格
納し、これを順次繰り返して得られた縮小像からパター
ン認識をすることを特徴とするパターン認識方法。1. An A / D converter and at least two adders connected in series to share partial sum and partial sum addition.
The two-dimensional digital conversion value P (M, N) is obtained from the input video signal by the hardware consisting of the memory and the two counters that output the address signal to the memory, and the two-dimensional digital conversion value P (M, N) is obtained based on the desired reduction ratio. When calculating the sum of the digital conversion values for every two vertical pixels, in the case of reduction of 1 / n, the partial sum of P (0,0) + P (1,0) + ... P (n-1,0) Is stored in memory address M (0), and P (n, 0) +
The partial sum of P (n + 1,0) + ... P (2n−1,0) is stored in the address M (1) of the memory, and the primary storage is sequentially performed in the memory.
1) + P (1,1) + ... P (n-1,1) is the memory address M
(0) is added and stored in memory M (0),
P (n, 1) + P (n + 1,1) + ... Adds P (2n-1,1) to the memory address M (1), stores it in the memory M (1), and repeats this sequence in sequence. A pattern recognition method characterized by performing pattern recognition from the obtained reduced image.
て部分和と部分和の加算とを分担する2つの加算器と、
メモリと、該メモリへアドレス信号を出力する2つのカ
ウンタとからなるハードウエアを具備し、入力した映像
信号から二次元のデジタル変換値P(M,N)を得、所望
の縮小倍率に基づき少なくとも横2画素縦2画素毎にそ
れらのデジタル変換値の総和を計算するにあたり、1/n
の縮小の場合P(0,0)+P(1,0)+…P(n−1,0)
の部分和をメモリの番地M(0)に格納し、P(n,0)
+P(n+1,0)+…P(2n−1,0)の部分和をメモリの
番地M(1)に格納し、順次メモリに一次記憶し、P
(0,1)+P(1,1)+…P(n−1,1)をメモリ番地M
(0)と加算してそれをメモリM(0)番地に格納し、
P(n,1)+P(n+1,1)+…P(2n−1,1)をメモリ
番地M(1)と加算してそれをメモリM(1)番地に格
納し、これを順次繰り返して縮小像を得ることを特徴と
する画像縮小装置。2. An A / D converter and at least two adders connected in series for sharing partial sums and partial sum additions.
A hardware comprising a memory and two counters for outputting an address signal to the memory is provided, and a two-dimensional digital conversion value P (M, N) is obtained from the input video signal and at least based on a desired reduction ratio. When calculating the sum of these digital conversion values for every 2 pixels in the horizontal direction and 2 pixels in the vertical direction, 1 / n
For reduction of P (0,0) + P (1,0) + ... P (n-1,0)
Store the partial sum of P at the address M (0) of the memory and P (n, 0)
The partial sum of + P (n + 1,0) + ... P (2n−1,0) is stored in the address M (1) of the memory, and primary storage is sequentially performed in the memory.
(0,1) + P (1,1) + ... P (n-1,1) is the memory address M
(0) is added and stored in memory M (0),
P (n, 1) + P (n + 1,1) + ... Adds P (2n-1,1) to the memory address M (1), stores it in the memory M (1), and repeats this sequence in sequence. An image reducing device characterized by obtaining a reduced image.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57147549A JPH0691598B2 (en) | 1982-08-27 | 1982-08-27 | Pattern recognition method and image reduction apparatus therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57147549A JPH0691598B2 (en) | 1982-08-27 | 1982-08-27 | Pattern recognition method and image reduction apparatus therefor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5937770A JPS5937770A (en) | 1984-03-01 |
JPH0691598B2 true JPH0691598B2 (en) | 1994-11-14 |
Family
ID=15432831
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57147549A Expired - Lifetime JPH0691598B2 (en) | 1982-08-27 | 1982-08-27 | Pattern recognition method and image reduction apparatus therefor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0691598B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112017000346T5 (en) | 2017-12-28 | 2019-08-29 | Nippon Micrometal Corporation | Bonding wire for semiconductor device |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5423534B2 (en) * | 1972-08-30 | 1979-08-14 | ||
JPS5853781B2 (en) * | 1979-12-24 | 1983-12-01 | 株式会社東芝 | Image scaling device |
-
1982
- 1982-08-27 JP JP57147549A patent/JPH0691598B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS5937770A (en) | 1984-03-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6110360A (en) | Picture processing device | |
US4855933A (en) | Line figure connecting apparatus | |
US4710823A (en) | Density conversion in image reproduction | |
JPH0691598B2 (en) | Pattern recognition method and image reduction apparatus therefor | |
JP2506782B2 (en) | Image data parallel processing device | |
GB2213621A (en) | Information processing systems | |
JPS61188671A (en) | Image processor | |
JP2623089B2 (en) | Video processing system | |
JPS60117967A (en) | Picture processor | |
JPS63102467A (en) | Converting device for resolution of picture data | |
JP3009088B2 (en) | Scan format converter | |
JPS61157979A (en) | System for grasping state of variable density image at high speed | |
JP3004685B2 (en) | Motion vector detection circuit | |
JPH0213876B2 (en) | ||
JP2716894B2 (en) | Labeling circuit for image processing | |
JP2621868B2 (en) | Image feature extraction device | |
JP3061830B2 (en) | Image processing device | |
JPS6350744B2 (en) | ||
JP2962148B2 (en) | Image processing device | |
JPH0225223B2 (en) | ||
JPS6235301B2 (en) | ||
JPH06274607A (en) | Parallel signal processor | |
JPH0522603A (en) | Facsimile signal processing circuit | |
JPH0398175A (en) | Method and device for image processing | |
JPS63102468A (en) | Converting device for resolution of picture data |