JPH0691507B2

JPH0691507B2 - 多重化装置

Info

Publication number: JPH0691507B2
Application number: JP63195703A
Authority: JP
Inventors: 佳子山田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-08-05
Filing date: 1988-08-05
Publication date: 1994-11-14
Anticipated expiration: 2009-11-14
Also published as: DE68922668D1; JPH0244934A; EP0353610B1; EP0353610A2; US4979166A; DE68922668T2; EP0353610A3

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、例えば400〜9600BPSの複数の入力データ
（ディジタル信号）と複数の1.544MBPSのデータを、複
数の1.544MBPSのデータに多重化する、多重化装置に関
するものである。

〔従来の技術〕

第９図は例えば特開昭61-163741号公報に示された従来
の多重化装置の内部構成を示す構成図であり、図におい
て、1a〜1nは低速回線であり、端末カード2a〜2nにそれ
ぞれ接続されている。３は入力BUS、４は出力BUSであ
り、これらはこの端末カード2a〜2nへ共通に接続されて
いる。

5aは第１の高速回線側カード、5bは第２の高速回線側カ
ード、７はタイミング制御回路で、どれも入力BUS3、出
力BUS4に接続されている。

6aは第１の高速回線、6bは第２の高速回線であり、それ
ぞれ第１の高速回線側カード5a、第２の高速回線側カー
ド5bに接続されている。

タイミング制御回路７には、アドレスBUS8が接続され、
また該回路７からは同期クロック９が出力される。アド
レスBUS8は端末カード2a〜2nに接続され、同期クロック
９は第１の高速回線側カード5a、第２の高速回線側カー
ド5bに与えられている。第２の高速回線側カード5b内に
は、シフト・レジスタ10とセレクタ11があり、シフト・
レジスタ10には同期クロック９が入力し、セレクタ11が
接続されている。

第11図に於て、13は入力又は出力BUS上データ、14は同
期クロック９、15はシフト後の同期クロック９、16は第
１の高速回線上のデータ、17は第２の高速回線上のデー
タをそれぞれ示している。

次に動作について説明する。第10図にはPCM信号の標準
的な構成が示されている。ビット構成は、１ビットの同
期ビットと192ビットのデータビットで、１フレームを
構成している。ここではさらに192ビット中の１ビット
を使用して同期ビットを２とする。同期ビットに、20フ
レームで１周期する符号を用いれば、20フレーム毎の周
期を検出できるようになる。１フレームは125μsecであ
る為、１マルチフレームは2.5msecになる。従って１マ
ルチフレーム中の１ビットは、2.5msecに１ビットであ
るから400BPSの情報を伝送できる。従って、400＊nBPS
の伝送には１マルチフレーム中のｎビットを割当てれ
ば、低速度から高速度のデータを直接多重化出来ること
になる。１マルチフレーム中には193＊20＝3860ビット
のデータがある。

次に第９図に於て、タイミング制御回路７はこの3860の
周期でサイクリックに動作しているカウンタを持ってい
て、3860回に１回同期クロック９を送出している。又、
タイミング制御回路７は3860個あるこのカウンタ値毎に
端末カード2a〜2nのアドレスを対応させたメモリを持っ
ており、このメモリから出力されるアドレス値はアドレ
スBUS8を介して、各端末カード2a〜2nへ送られる。この
アドレス値は、端末カード2a〜2nの中にある。アドレス
・デコーダでそれぞれのカードのアドレス値と比較さ
れ、端末カード2a〜2nは自分が選ばれた時のみ入力BUS3
と出力BUS4を使用できる。

第１及び第２の高速回線側カード5a,5bは、第１及び第
２の高速回線6a,6bから入力したビットから、まず同期
ビットを検出して、入力データを取り込む。第１の高速
回線側カード5aは、タイミング制御回路７から送られて
来る同期クロック14に合わせて入力データを入力BUS3に
送出する。第１の高速回線6aから送られて来るデータ
は、全てのビットがどの端末に割当てられているか予め
決められているので、その総和であるデータ長は、予め
わかっているから、第２の高速回線側カード5b内のセレ
クタ11の値を、このデータ長分遅れるように設定してお
く。第２の高速回線側カード5bはシフト後の同期クロッ
ク15に同期して、入力データを入力BUS3に送出するの
で、13の入力又は出力BUS上のデータに示されるよう
に、入力BUS3上で第１の高速回線6aからのデータと、第
２の高速回線6bからのデータはぶつからない。

出力の方は、第１の高速回線上のデータ16に示されるよ
うに、第１の高速回線側カード5aは同期クロック14に合
わせて同期ビットを挿入し、出力BUS4のデータを高速回
線6aへ送出し、17の第２の高速回線上のデータに示され
るように、第２の高速回線側カード5bはシフト後の同期
クロック15に合わせて同期ビットを挿入し、出力BUS4の
データを高速回線6bへ送出する。

〔発明が解決しようとする課題〕

従来の多重化装置は以上のように構成されているので、
一方の高速回線から他方の高速回線へ多重化装置を経由
してデータを転送するという事が出来ないという問題点
があった。

この発明は上記のような問題点を解消する為になされた
もので、多重化装置に中継機能を追加する事を目的とす
る。

〔課題を解決するための手段〕

この発明に係る多重化装置は、ある高速回線から別の高
速回線へ転送するデータを記憶する記憶手段と、記憶手
段へのデータの書込み、読出し制御を行う制御手段とを
設けたものである。

〔作用〕

この発明における記憶手段は、ある高速回線から別の高
速回線へのデータを記憶しておき、所定高速回線側カー
ドを用いているときに制御手段により記憶手段に別の高
速回線側カードのデータの書込みを許可し、かつ別の高
速回線側カードを使用しているときには制御手段により
記憶手段に所定の高速回線側カードのデータの書込みを
許可して複数の高速回線のデータの高速度データ中継を
行う。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、第９図と同一部分には同一符号を付すのみ
にとどめる。すなわち、1a〜1n,2a〜2n,3,4,5a〜5c,6a
〜6c,7〜９は第９図と同様である。

40はアドレス・デコーダで、タイミング制御回路７から
のアドレスBUS8が接続され、またサイクリック・クロッ
ク58が入力されるようになっている。

42はカウンタで、アドレス・デコーダ40からのカウンタ
用クロック41と同期クロック９を入力信号とし、カウン
タ42にはデータ用RAM書込みアドレスBUS43が接続され、
データ用RAM書込みアドレスBUS43は、読出しアドレス・
メモリ44とR/W（読出し／書込み）セレクタ46へ接続さ
れている。

読出しアドレス・メモリ44からは、データ用RAM読出し
アドレスBUS45が接続され、データ用RAM読出しアドレス
BUS45は、R/Wセレクタ46へ接続されている。またR/Wセ
レクタ46へはサイクリック・クロック58も入力されてい
る。

50は記憶手段としてのデータ用RAMで、データ用RAM50の
アドレスへは、R/Wセレクタ46からのデータ用RAMアドレ
スBUS47が接続され、データ用RAM50のR/W制御端子へ
は、R/Wセレクタ46からのR/W制御信号48が入力されるよ
うになっている。

53は入力BUS用ゲートで、入力端子は入力BUS3へ、出力
端子はデータ用RAMデータBUS51を介してデータ用RAM50
へ接続されている。

データ用RAMデータBUS51は、ラッチ52へも接続されてい
る。49はR/Wセレクタ46からのラッチクロックであり、
ラッチ52のクロック端子に入力されている。54はラッチ
52に接続されるラッチ出力BUSである。

このラッチ出力BUS54は出力BUS用ゲート57の入力端子へ
接続され、出力BUS用ゲート57の出力端子は出力BUS4へ
接続されている。

入力BUS用ゲート53の制御端子へは、R/Wセレクタ46から
の入力BUS用ゲート許可信号56が入力されている。出力B
US用ゲート57の制御端子へは、アドレス・デコーダ40か
らの出力BUS用ゲート許可信号55が入力されている。

第２図，第３図はこの発明の一実施例の説明図であり、
第２図（ａ）の31は第１の高速回線6aからの入力デー
タ、第２図（ｂ）の32は第２の高速回線6bからの入力デ
ータ、第２図（ｃ）の33は第３の高速回線6cからの入力
データ、第２図（ｄ）の37は第１の高速回線6aへの出力
データ、第２図（ｅ）の38は第２の高速回線6bへの出力
データ、第２図（ｆ）の39は第３の高速回線6cへの出力
データである。

また、第３図（ａ）の60はデータ用RAM書込みアドレスB
US値、第３図（ｂ）の61はR/W制御信号、第３図（ｃ）
の62はデータ用RAMアドレスBUS値、第３図（ｄ）の63は
入力BUS用ゲート許可信号、第３図（ｅ）の64はデータ
用RAMデータBUS値、第３図（ｆ）の65はラッチ、クロッ
ク、第３図（ｇ）の66はラッチ出力BUS値、第３図
（ｈ）の67は出力BUS用ゲート許可信号、第３図（ｉ）
の68は出力BUS値である。

なお、アドレス・デコーダ40、カウンタ42、読出しアド
レス・メモリ44、R/Wセレクタ46、ラッチ52、入力BUS用
ゲート53、出力BUS用ゲート57により、記憶手段として
のデータ用RAM50の書込み読出しの制御手段を構成して
いる。

次に動作について説明する。第２図において、第１の高
速回線6aが、第２の高速回線6bと第３の高速回線6cとの
間で10Hビットずつデータ転送を行う場合、第１の高速
回線6aから第２の高速回線6bと第３の高速回線6cへ送ら
れるデータは、第１の高速回線6aからの入力データ31
（第２図（ａ））に含まれており、タイミング制御回路
７は第２の高速回線6bへのデータ（第２図中A1で示され
る）を取り込むために、第２の高速回線側カード5bのア
ドレスを出力し、次に第３の高速回線6cへのデータ（第
２図中B1で示される）を取り込むために、第３の高速回
線側カード5cのアドレスを出力する。

アドレス・デコーダ40は、タイミング制御回路７のもつ
3860の同期で動作しているカウンタのクロックをサイク
リック・クロック58として取り込み、いずれかの高速回
線側カード5a〜5cのアドレスが選ばれている間だけ、こ
のサイクリック・クロック58をカウンタ用クロック41と
して出力するので、第２の高速回線6bへのデータ10Hビ
ットと第３の高速回線6cへのデータ10Hビットの計20Hビ
ットのデータを入力する間、アドレス・デコーダ40は20
H回、カウンタ用クロック41をカウンタ42へ送出する。

カウンタ42は、同期クロック９によってリセットされる
ので、カウンタ42の出力値は、０から20Hまでカウンタ
用クロック41に合わせて変化する。

カウンタ42の出力は、データ用RAM書込みアドレスBUS43
として、R/Wセレクタ46へ送られ、データ用RAM50へ書き
込むときのアドレスとして使われる。

R/W制御信号48は、通常ハイ（リード）だが、データ用R
AM書込みアドレスBUS43の値が変化すると、R/Wセレクタ
46は、サイクリック・クロック58の１クロックをR/W制
御信号48へ出力する。

これによって、第３図（ｂ）の61に示されるようにR/W
制御信号48は1/2クロック（ロー（ライト））になる。
そして、データ用RAMアドレスBUS47へはデータ用RAM書
込みアドレスBUS43の値を送出する。

入力BUS用ゲート許可信号56として、第３図（ｄ）の63
に示されるようにR/W制御信号61を反転した信号を送る
と、ライトする時に許可となり、入力BUS3のデータは入
力BUS用ゲート53を通過してデータ用RAMデータBUS51を
介して、データ用RAM50に書き込まれる。

したがって、カウンタ42の出力値が20Hまで変化する
と、第２図中A2,B2で示されるように第１の高速回線6a
から第２の高速回線6bと第３の高速回線6cへ送られるデ
ータは、データ用RAM50の1H〜20H番地に書き込まれる。

同様にして、第２図の高速回線6bから第１の高速回線6a
へ送られるデータは、第２図中C2で示されるようにデー
タRAM50の21H〜30H番地に書き込まれ、第３の高速回線6
cから第１の高速回線6aへ送られるデータは、第２図中D
2で示されるように、データ用RAM50の31H〜40H番地に書
き込まれる。

再び、第１の高速回線6aから第２の高速回線6bと第３の
高速回線6cへデータ転送する場合、カウンタ42は同期ク
ロック９によってリセットされており、カウンタ42の出
力値は0Hから20Hまでカウンタ用クロック41に合わせて
変化する。

読出しアドレス・メモリ44として、RAMを用いていると
して、カウンタ42の出力は読出しアドレス・メモリ44へ
も入力されており、予め、読出しアドレス・メモリ44の
中にアドレス1H〜10Hへは21H〜30Hを、アドレス11H〜20
Hへは31H〜40Hを書いておくならば、データ用RAM読出し
アドレスBUS45へは、まず21Hが出力され、カウンタ用ク
ロック41に合わせて、次々とアドレスがインクリメント
され、その内容である22H〜30Hが出力されて行く。

R/Wセレクタ46は、データ用RAM書込みアドレスBUS43の
値が変化すると、R/W制御信号48を交互にリード／ライ
トと変化させるが、第３図（ｃ）の62に示されるように
リードのときデータ用RAMアドレスBUS47へはデータ用RA
M読出しアドレスBUS45の値を送出するので、データ用RA
MデータBUS51へはデータ用RAM50のアドレス21Hの内容が
まず出力される。

アドレス21Hへは先の第２の高速回線6bから第１の高速
回線6aへのデータ10Hビットの最初の１ビットが書かれ
ており、この値が第３図（ｅ）の64に示されるように、
データ用RAMデータBUS51へ出力される。

ラッチ・クロック49は第３図（ｇ）に示すデータ用RAM
書込みアドレスBUS43の値が変化したときのみ出力する
とするならば、ラッチ・クロック49によってデータ用RA
MデータBUS51の値は、ラッチ52へ取り込まれ、ラッチ出
力BUS54の値は第３図（ｇ）のラッチ出力BUS値66に示さ
れるように変化する。

出力BUS用ゲート許可信号55は第３図（ｈ）の67に示さ
れるように、第１〜第３の高速回線側カード5a〜5cのい
ずれかのアドレスが選ばれている間中、許可されるとす
るならば、先の21H番地の内容であるラッチ出力BUS54の
値は出力BUS用ゲート57を経て、出力BUS4へ出力され
る。

同様にして、22Hから30Hの内容も出力されるが、これは
第２図中C2で示される第２の高速回線6bから第１の高速
回線6aへのデータであり、次に31H〜40Hの内容も出力さ
れるが、これは第２図中D2で示される第３の高速回線6c
から第１の高速回線6aへのデータであり、第１の高速回
線への出力データ37（第２図（ｄ））に示されるよう
に、第２の高速回線6bからのデータ（第２図中C3で示さ
れる）と第３の高速回線6cからのデータ（第２図中D3で
示される）が、第１の高速回線6aへ転送される。

次に第２の高速回線側カード5bが選ばれると、第１の高
速回線6aから第２の高速回線6bへのデータ（第２図中A2
で示される）は読出しアドレス・メモリ44のアドレス21
H〜30Hの内容として、1H〜10Hを書き込んでおくことに
よって、第２の高速回線6bへの出力データ38（第２図
（ｅ））に示されるように、第１の高速回線6aからのデ
ータ（第２図中A3で示される）は第２の高速回線6bへ転
送される。

次に第３の高速回線側カード5cが選ばれると、同様にし
て第１の高速回線6aから第３の高速回線6cへのデータ
（第２図中B2で示される）は読出しアドレス・メモリ44
のアドレス31H〜40Hの内容として、11H〜20Hを書き込ん
でおくことによって、第３の高速回線への出力データ39
（第２図（ｆ））に示されるように第１の高速回線6aか
らのデータ（第２図中B3で示される）は第３の高速回線
6cへ転送される。

この第１図では読出しアドレス・メモリ44として、RAM
を用いていたが、高速回線へのデータのビット割当てが
固定的である場合など、ROMを用いた方が便利であり、R
OMを用いても同様の効果が得られる。

また、以上の例では、高速度データの１ブロックを連続
して中継するかのように示しているが、アドレス・デコ
ーダ40へのアドレスを離散的にすることによって、連続
でないものも同様に扱い得る。

以上のように、この発明の第１の実施例によれば、高速
回線の数が増えても、多重化装置でICの数を変えること
なく、高速度データの中継を行うことができる。

第４図はこの発明の第２の実施例のブロック図であり、
この第４図では高速回線6a,6b、高速回転側カード5a,5b
の２系統とした場合を示しており、第１図のデータ用RA
M50、ラッチ52、入力BUS用ゲート53、出力BUS用ゲート5
7、R/Wセレクタ46、読出しアドレス・メモリ44、アドレ
ス・デコーダ40は使用されていない。

代わって、FIFOメモリ120a,120b、FIFO用アドレス・デ
コーダ118が使用されている。このFIFO用アドレス・デ
コーダ118にはアドレスBUS8が接続されている。FIFO用
アドレス・デコーダ118からは、FIFO制御信号119a,119b
が出力され、FIFO制御信号119a,119bはどちらも第１お
よび第２のFIFOメモリ120a,120bへ接続されている。

次に動作について説明する。第５図は第４図の実施例の
動作を説明するための説明図で、第５図（ａ）の121は
第１の高速回線6aからの入力データ、第５図（ｂ）の12
2は第１の高速回線6aへの出力データ、第５図（ｃ）の1
23は第２の高速回線6bからの入力データ、第５図（ｄ）
の124は第２の高速回線6bへの出力データ、第５図
（ｅ）の125は第１のFIFOメモリ120aへ入るデータ、第
５図（ｆ）の126は第２のFIFOメモリ120bへ入るデータ
である。

いま、タイミング制御回路７は3860個あるカウンタ値ご
とに端末カード2a〜2nと第１および第２の高速回線カー
ド5a,5bのアドレスを対応させたメモリを持っており、
このメモリから出力されるアドレス値は、アドレスBUS8
を介して各端末カード2a〜2nとFIFO用アドレス・デコー
ダ118へ送られる。

第１の高速回線6aから第２の高速回線6bへ送られるデー
タは、第１の高速回線6aからの入力データ121（第５図
（ａ））の中に含まれており、タイミング制御回路７は
第２の高速回線6bへのデータ（第５図中A1で示される）
を取り込むために第２の高速回線側カード5bのアドレス
を出力する。

FIFO用アドレス・デコーダ118は、制御信号119aをOFF
に、制御信号119bをONにすることによって、第２のFIFO
メモリ120bへ入るデータ126（第５図（ｆ））に示され
るように、第２のFIFOメモリ120bにデータ（第５図中A2
で示される）を書き込む。

次に第２の高速回線6bから第１の高速回線6aへ送られる
データは、第２の高速回線6bからの入力データ123（第
５図（ｃ））に含まれており、タイミング制御回路７は
第１の高速回線6aへのデータ（第５図中B1で示される）
を取り込むために第１の高速回線側カード5aのアドレス
を出力する。

FIFO用アドレス・デコーダ118は、制御信号119aをON
に、制御信号119bをOFFにすることによって、第１のFIF
Oメモリ120aへ入るデータ125（第５図（ｅ））に示され
るように、第１のFIFOメモリ120aにデータ（第５図中B2
で示される）を書き込む。

このとき、第２のFIFOメモリ120bからの読出しも許可さ
れ、先のデータ（第５図中A2で示される）が出力BUS4に
送出され、第２の高速回線6bへの出力データ124（第５
図（ｄ））に示されるように、第２の高速回線6bへ第１
の高速回線6aからのデータが出力される。

第６図はこの発明の第３の実施例のブロック図であり、
この第６図では、１個のFIFOメモリ120を使用したもの
であり、第５図（ｇ）の127はこのFIFOメモリ120への入
力データを示す。この第６図のように、FIFOメモリ120
が１個でも多重化装置に中継機能を持たせることができ
る。

第１の高速回線6aから第２の高速回線6bへ送られるデー
タは、第１の高速回線6aからの入力データ121（第５図
（ａ））の中に含まれており、タイミング制御回路７は
第２の高速回線6bへのデータ（第５図中A1で示される）
を取り込むために第２の高速回線側カード5bのアドレス
を出力するが、FIFO用アドレス・デコーダ118は、制御
信号119をONにすることによって、FIFOメモリ120へ入る
データ127（第５図（ｇ））に示されるように、FIFOメ
モリ120にデータ（第５図中A3で示される）を書き込
む。

次に、第２の高速回線6bから第１の高速回線6aへ送られ
るデータは、第２の高速回線6bからの入力データ123
（第５図（ｃ））に含まれており、タイミング制御回路
７は第１の高速回線へのデータ（第５図中B1で示され
る）を取り込むために第１の高速回線側カード5aのアド
レスを出力する。

FIFO用アドレス・デコーダ118は、制御信号119をONにす
ることによって、FIFOメモリ120へ入るデータ127（第５
図（ｇ））に示されるように、FIFOメモリ120にデータ
（第５図中B3で示される）を書き込む。

このとき、FIFOメモリ120からの読出しも許可され、先
のデータ（第５図中A3で示される）が出力BUS4に送出さ
れ、第２の高速回線6bへの出力データ124（第５図
（ｄ））に示されるように、第２の高速回線6bへ第１の
高速回線6aからのデータが出力される。

なお、第４図ではFIFOメモリ120a,120bが記憶手段とな
り、FIFOアドレス・デコーダ118が記憶手段への書込み
読出し制御手段となるものであり、第６図ではFIFOメモ
リ120が記憶手段で、FIFO用アドレスデコーダ118がその
書込み読出し制御手段となるものである。

また、第４図，第６図の例では、高速データの１ブロッ
クを連続して中継するかのように示しているが、FIFOメ
モリへのアドレスを離散的にすることによって、連続で
ないものも同様に扱い得る。

以上のように、第４図，第６図の実施例によれば、FIFO
メモリとFIFO用アドレス・デコーダを用いることによっ
て、一方の高速回線から他方の高速回線へデータを転送
することができる。

第７図はこの発明の第４の実施例のブロック図であり、
150はFIFO書込み用アドレス・デコーダで、タイミング
制御回路７からのアドレスBUS8が接続されており、FIFO
書込み制御信号160a〜160cを出力する。

FIFO書込み制御信号160a〜160cはFIFOメモリ140a〜140c
に接続されている。FIFO書込み用アドレス・デコーダ15
0からはカウンタ用クロック170、FIFO許可信号180も出
力され、カウンタ用クロック170は、カウンタ190に接続
され、カウンタ190へはタイミング制御回路７からの同
期クロック９も接続されている。

カウンタ190からは、カウント値が出力され、これがメ
モリ・アドレスBUS200として、メモリ210に接続されて
いる。

220はメモリ210とFIFO読出し用アドレス・デコーダ230
間に接続されたFIFO読出しアドレスBUSであり、FIFO読
出し用アドレス・デコーダ230には、FIFO許可信号180も
入力されている。

FIFO読出し用アドレス・デコーダ230からはFIFO読出し
制御信号240a〜240cがそれぞれFIFOメモリ140a〜104cへ
送出するようにしている。

この第７図では、FIFOメモリ140a〜140cにより記憶手段
を構成し、FIFO書込み用アドレス・デコーダ150、カウ
ンタ190、メモリ210、FIFO読出し用アドレス・デコーダ
230により制御手段を構成している。

また、1a〜1n,2a〜2n,3,4,5a〜5c,6a〜6c,7〜９は第１
図の実施例と同様である。

第８図は第７図の実施例の動作説明図であり、第８図
（ａ）の310は第１の高速回線6aからの入力データ、第
８図（ｂ）の320は第２の高速回線6bからの入力デー
タ、第８図（ｃ）の330は第３の高速回線6cからの入力
データ、第８図（ｄ）の340は第１のFIFOメモリ140aへ
入るデータ、第８図（ｅ）の350は第２のFIFOメモリ140
bへ入るデータ、第８図（ｆ）の360は第３のFIFOメモリ
140cへ入るデータ、第８図（ｇ）の370は第１の高速回
線6aへの出力データ、第８図（ｈ）の380は第２の高速
回線6bへの出力データ、第８図（ｉ）の390は第３の高
速回線6cへの出力データである。

次に動作について説明する。第１の高速回線6aが第２の
高速回線6bと第３の高速回線6cとの間でデータ転送を行
う場合、第１の高速回線6aから第２の高速回線6bと第３
の高速回線6cへ送られるデータは、第１の高速回線6aか
らの入力データ310（第８図（ａ））に含まれており、
タイミング制御回路７は第２の高速回線6bへのデータ
（第８図中A1で示される）を取り込むために、第２の高
速回線側カード5bのアドレスを出力する。

FIFO書込み用アドレス・デコーダ150は第２のFIFO書込
み制御信号160bをONに、それ以外のFIFO書込み制御信号
160a,160cをOFFにすることによって、第２のFIFOメモリ
140bへ入るデータ350（第８図（ｅ））に示されるよう
に、第２のFIFO140bにデータ（第８図中A2で示される）
を書き込む。

同様にして、第３の高速回線6cへのデータ（第８図中B1
で示される）を取り込むために、タイミング制御回路７
は第３の高速回線側カード5cのアドレスを出力する。

FIFO書込み用アドレス・デコーダ150は第３のFIFO書込
み制御信号160cをONに、それ以外のFIFO書込み制御信号
160a,160bをOFFにすることによって、第３のFIFOメモリ
140cへ入るデータ360（第８図（ｆ））に示されるよう
に、第３のFIFOメモリ140cにデータ（第８図中B2で示さ
れる）を書き込む。

第２の高速回線6bから第１の高速回線6aへ送られるデー
タは、第２の高速回線6bからの入力データ320（第８図
（ｂ））に含まれており、タイミング制御回路７は第１
の高速回線へのデータ（第８図中C1で示される）を取り
込むために、第１の高速回線側カード5cのアドレスを出
力する。

FIFO書込み用アドレス・デコーダ150は第１のFIFO書込
み制御信号160aをONに、それ以外のFIFO書込み制御信号
160b,160cをOFFにすることによって、第１のFIFOメモリ
140aへ入るデータ340（第８図（ｂ））に示されるよう
に、第１のFIFOメモリ140aにデータ（第８図中C2で示さ
れる）を書き込む。

第３の高速回線6cから第１の高速回線6aへ送られるデー
タは、第３の高速回線6cからの入力データ330（第８図
（ｃ））に含まれており、タイミング制御回路７は第１
の高速回線6aへのデータ（第８図中D1で示される）を取
り込むために、第１の高速回線側カード5cのアドレスを
出力する。

FIFO書込み用アドレス・デコーダ150は第１のFIFO書込
み制御信号160aをONに、それ以外のFIFO書込み制御信号
160b,160cをOFFにすることによって、第１のFIFOメモリ
140aへ入るデータ340（第８図（ｄ））に示されるよう
に、第１のFIFOメモリ140aにデータ（第８図中D2で示さ
れる）を書き込む。

再び、第１の高速回線6aから、第２の高速回線6bと第３
の高速回線6cへデータを転送する場合、同期クロック９
に合わせてカウンタ190はリセットされる。

FIFO書込み用アドレス・デコーダ150は第１〜第３の高
速回線側カード5a〜5cのいずれかのアドレスが選ばれる
度にカウンタ用クロック170を送る。

まず、第２の高速回線側カード5bが選ばれ、次に第３の
高速回線側カード5cが選ばれるので、２回クロックを送
ることになる。したがって、カウント値が上がり、メモ
リ・アドレスBUS200の値が「０」から「１」へ、そして
「１」から「２」へと変化する。メモリ210にはRAMを用
いているとして、予めメモリ210の中にメモリ・アドレ
ス値「１」へは第１の高速回線側カード5aのアドレスを
メモリ・アドレス値「２」へも第１の高速回線側カード
5aのアドレスを書き込んでおくと、この値がFIFO読出し
アドレスBUS220へ出力される。

FIFO書込み用アドレス・デコーダ150は、FIFO許可信号1
80をFIFOメモリへの書込み制御信号160a〜160cの何れか
をONにするときのみ許可するとしておくならば、先のFI
FO読出しアドレスBUS220へ第１の高速回線側カード5aの
アドレスが出力されているときに、FIFO読出し用アドレ
ス・デコーダ230はこの値を解読して、FIFO許可信号180
が許可になっているので、第１のFIFO読出し制御信号24
0aをONに、それ以外のFIFO読出し制御信号240b,240cをO
FFにする。

これによって、先のデータ（第８図中C2,D2で示され
る）が出力BUS4へ送出され、第１の高速回線6aへの出力
データ370（第８図（ｇ））に示されるように、第２の
高速回線6bからのデータ（第８図中C3で示される）と、
第３の高速回線6cからのデータ（第８図中D3で示され
る）が、第１の高速回線6aへ転送される。

次に、第２の高速回線側カード5bが選ばれると、同様に
して、１回クロックを送るので、カウント値が１つ上が
り、メモリ・アドレスBUS200の値は２から３へ変化す
る。予めメモリ210の中にメモリ・アドレス値３へは第
２の高速回線側カード5bのアドレスを書き込んでおく
と、この値がFIFO読出しアドレスBUS220へ出力され、FI
FO許可信号180も許可になっているので、FIFO読出し用
アドレス・デコーダ230はこの値を解読して、第２のFIF
O読出し制御信号240bをONに、それ以外のFIFO読出し制
御信号240a,240cをOFFにする。

これによって、先のデータ（第８図中A2で示される）が
出力BUS4へ送出され、第２の高速回線6bへの出力データ
380（第８図（ｈ））されるように、第１の高速回線6a
からのデータ（第８図中A3で示される）が、第２の高速
回線6bへ転送される。

次に、第３の高速回線側カード5cが選ばれると、同様に
して、１回クロックを送るので、カウント値が１つ上が
りメモリ・アドレスBUS200の値は「３」から「４」へ変
化する。

予めメモリ210の中にメモリ・アドレス値４へは第３の
高速回線側カード5cのアドレスを書き込んでおくと、こ
の値がFIFO読出しアドレスBUS220へ出力され、FIFO許可
信号180も許可になっているので、FIFO読出し用アドレ
ス・デコーダ230はこの値を解読して、第３のFIFO読出
し制御信号240cをONに、それ以外のFIFO読出し制御信号
240a,240bをOFFにする。

これによって、先のデータ（第８図中B2で示される）が
出力BUS4へ送出され、第３の高速回線6cへの出力データ
390（第８図（ｉ））に示されるように、第１の高速回
線6aからのデータ（第８図中B3で示される）が、第３の
高速回線6cへ転送される。

なお、この第７図では、メモリ210としてRAMを用いてい
たが、高速回線へのデータのビット割当てが固定的であ
る場合など、ROMを用いた方が便利であり、ROMを用いて
も同様の効果が得られる。

また、第７図の例では、高速回線が３本の場合について
示したが、高速回線の数が増えても、高速回線の数だけ
FIFOメモリを用いることによって、同様の効果を奏す
る。

このように高速回線の数が３本以上であっても多重化装
置で、高速度データの中継を行うことができる。

〔発明の効果〕

以上のように、この発明によれば、複数の高速回線のう
ちの所定の高速回線から別の高速回線へ中継するデータ
を記憶し、この所定の高速回線側カードを使用している
とき制御手段により記憶手段に対して別の高速回線側カ
ードのデータの書込みを許可し、逆にこの別の高速回線
側カードを使用しているとき、制御手段により記憶手段
に所定の高速回線側カードのデータの書込みを許可し
て、複数の高速回線のデータを高速度中継するように構
成したので、高速回線の数が増しても、多重化装置でIC
の数を変えることなく、高速データの中継を行うことが
できる効果がある。

【図面の簡単な説明】

第１図は、この発明の一実施例による多重化装置の構成
を示すブロック図、第２図および第３図はそれぞれ同上
実施例の動作を説明するための説明図、第４図はこの発
明の第２の実施例による多重化装置の構成を示すブロッ
ク図、第５図は同上第２の実施例の説明を説明するため
の説明図、第６図はこの発明の第３の実施例による多重
化装置の構成を示すブロック図、第７図はこの発明の第
４の実施例による多重化装置の構成を示すブロック図、
第８図は第７図の多重化装置の動作を説明するための説
明図、第９図は従来の多重化装置の構成を示すブロック
図、第10図は第９図の多重化装置を説明するためのフレ
ーム構成を示す説明図、第11図は第９図の多重化装置の
動作を説明するための説明図である。 1a〜1nは低速回線、2a〜2nは端末カード、３は入力BU
S、４は出力BUS、5a〜5cは高速回線側カード、6a〜6cは
高速回線、７はタイミング制御回路、50はデータ用RA
M、120,120a,120b,140a〜140cはFIFOメモリ、50,120,12
0a,120b,140a〜140cは記憶手段、40はアドレス・デコー
ダ、42,190はカウンタ、44は読出しアドレス・メモリ、
46はR/Wセレクタ、52はラッチ、53は入力BUS用ゲート、
57は出力BUS用ゲート、118はFIFO用アドレス・デコー
ダ、150はFIFO書込み用アドレス・デコーダ、210はメモ
リ、230はFIFO読出し用アドレス・デコーダ、40,42,44,
46,52,53,57,118,150,190,210,230は制御手段。なお、図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】複数の低速回線にそれぞれ接続された複数
の端末カードと、複数の高速回線にそれぞれ接続された
複数の高速回線側カードと、上記複数の高速回線の相互
間にデータ転送を行う場合にその転送するデータを上記
高速回線から上記高速回線側カードを経由して書き込み
かつ読み出す記憶手段と、上記端末カードと上記高速回
線側カードのアドレスを対応させて上記端末カードのデ
ータを速度変換して上記高速回線側カードに多重化伝送
するタイミング制御を行いかつ上記データ転送を行う場
合に上記高速回線から上記高速回線側カードにデータを
取り込むタイミングと上記記憶手段への書込みと読出し
のタイミング制御を行うタイミング制御回路と、上記タ
イミング制御に基づく順序で上記高速回線側カードを経
由して上記高速回線からのデータを上記記憶手段に書き
込みかつ上記データ転送の場合と異なる時限で上記複数
の高速回線の相互間のデータ転送時にも上記タイミング
制御に基づき上記記憶手段に記憶されたデータを読み出
して上記高速回線側カードに出力する制御手段とを備え
た多重化装置。