JPH0690732B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH0690732B2 JPH0690732B2 JP62282568A JP28256887A JPH0690732B2 JP H0690732 B2 JPH0690732 B2 JP H0690732B2 JP 62282568 A JP62282568 A JP 62282568A JP 28256887 A JP28256887 A JP 28256887A JP H0690732 B2 JPH0690732 B2 JP H0690732B2
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- cache memory
- mode
- information
- buffer memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はマイクロプロセッサに関し、特に、キャッシ
ュメモリを内蔵したマイクロプロセッサに関する。
ュメモリを内蔵したマイクロプロセッサに関する。
［従来の技術］ 第５図は従来の内蔵キャッシュメモリを有するマイクロ
プロセッサのブロック図であり、“MC68020 32bit Micr
oprocessor User's Mannual"の第１頁および第２頁に掲
載されたものである。第５図において、マイクロプロセ
ッサ21は、シーケンサ22,制御ユニット23,実行ユニット
24,命令フェッチデコードユニット25,バス制御ユニット
26および内蔵キャッシュメモリ27により構成され、アド
レスバス28,データバス29および制御バス30よりマイク
ロプロセッサ外部と情報の授受を行なう。
プロセッサのブロック図であり、“MC68020 32bit Micr
oprocessor User's Mannual"の第１頁および第２頁に掲
載されたものである。第５図において、マイクロプロセ
ッサ21は、シーケンサ22,制御ユニット23,実行ユニット
24,命令フェッチデコードユニット25,バス制御ユニット
26および内蔵キャッシュメモリ27により構成され、アド
レスバス28,データバス29および制御バス30よりマイク
ロプロセッサ外部と情報の授受を行なう。
第６図は、“VLSI DESIGN"誌,1984,November 26頁に掲
載された内蔵キャッシュメモリの動作を表わすブロック
図であり、第４図はそのフロー図である。
載された内蔵キャッシュメモリの動作を表わすブロック
図であり、第４図はそのフロー図である。
次に、第４図ないし第６図を参照して、従来のマイクロ
プロセッサの動作について説明する。第５図の内蔵キャ
ッシュメモリ27は、命令コードとその拡張部を格納する
セットアソシアティブメモリであり、プログラムとデー
タとを区別し、データはキャッシングしない。第６図に
示すように、内蔵キャッシュメモリ27はアドレスタグ32
とデータキャッシュ34の２つのフィールドからなる。ア
ドレスタグ32は各エントリごとにアドレスの上位側ビッ
トを保持し、データキャッシュ34はアドレスタグ32で示
される記憶場所からの固定語長のデータを保持してい
る。アドレスデコーダ37でデコードされたプログラムカ
ウンタ33の下位側ビットはアドレスタグ32の１エントリ
とそれに対応するデータキャッシュ34のエントリを示
す。指示されたアドレスタグ32のエントリの内容がプロ
グラムカウンタ33の上位側ビットと一致した場合つまり
ヒットした場合には、命令コードは内蔵キャッシュメモ
リ27より命令フェッチデコードユニット25に転送され、
実行ユニット24で実行される。もし、一致しなかった場
合には、バス制御ユニット26によってマイクロプロセッ
サ21外部からの命令フェッチが実行され、命令フェッチ
デコードユニット25と内蔵キャッシュメモリ27のデータ
キャッシュ34に命令コードが格納される。つまり、第４
図に示すように、次にアクセスするアドレスをプログラ
ムカウンタ33にセットすることで、内蔵キャッシュメモ
リ27の任意のエントリをアクセスすることができ、キャ
ッシュアクセスがヒットしなかった場合には、外部への
命令フェッチに応答してアドレスをアドレスタグに入力
することができるとともに、内蔵キャッシュメモリ27の
データキャッシュ34に命令コードをセットすることがで
きる。一方、キャッシュアクセスがヒットした場合に
は、データキャッシュ34の内容がデータバス29に出力さ
れるため、読出しも可能である。データの読出しは、マ
イクロプロセッサチップ外部とアクセスするための外部
データバス（図示せず）およびアドレスバスにより行な
われる。
プロセッサの動作について説明する。第５図の内蔵キャ
ッシュメモリ27は、命令コードとその拡張部を格納する
セットアソシアティブメモリであり、プログラムとデー
タとを区別し、データはキャッシングしない。第６図に
示すように、内蔵キャッシュメモリ27はアドレスタグ32
とデータキャッシュ34の２つのフィールドからなる。ア
ドレスタグ32は各エントリごとにアドレスの上位側ビッ
トを保持し、データキャッシュ34はアドレスタグ32で示
される記憶場所からの固定語長のデータを保持してい
る。アドレスデコーダ37でデコードされたプログラムカ
ウンタ33の下位側ビットはアドレスタグ32の１エントリ
とそれに対応するデータキャッシュ34のエントリを示
す。指示されたアドレスタグ32のエントリの内容がプロ
グラムカウンタ33の上位側ビットと一致した場合つまり
ヒットした場合には、命令コードは内蔵キャッシュメモ
リ27より命令フェッチデコードユニット25に転送され、
実行ユニット24で実行される。もし、一致しなかった場
合には、バス制御ユニット26によってマイクロプロセッ
サ21外部からの命令フェッチが実行され、命令フェッチ
デコードユニット25と内蔵キャッシュメモリ27のデータ
キャッシュ34に命令コードが格納される。つまり、第４
図に示すように、次にアクセスするアドレスをプログラ
ムカウンタ33にセットすることで、内蔵キャッシュメモ
リ27の任意のエントリをアクセスすることができ、キャ
ッシュアクセスがヒットしなかった場合には、外部への
命令フェッチに応答してアドレスをアドレスタグに入力
することができるとともに、内蔵キャッシュメモリ27の
データキャッシュ34に命令コードをセットすることがで
きる。一方、キャッシュアクセスがヒットした場合に
は、データキャッシュ34の内容がデータバス29に出力さ
れるため、読出しも可能である。データの読出しは、マ
イクロプロセッサチップ外部とアクセスするための外部
データバス（図示せず）およびアドレスバスにより行な
われる。
［発明が解決しようとする問題点］ 従来のマイクロプロセッサは、以上のように構成されて
おり、キャッシュメモリを本来の使用方法のみで使用
し、それ以上の機能を持たせたものはなかった。
おり、キャッシュメモリを本来の使用方法のみで使用
し、それ以上の機能を持たせたものはなかった。
それゆえに、この発明は上述のような問題点を解消する
ためになされたもので、キャッシュメモリを備えたマイ
クロプロセッサにおいて、本来のキャッシュメモリの機
能に加え、デバッグモード時にはマイクロプロセッサの
内部状態を退避させるのにも使用できるキャッシュメモ
リを備えたマイクロプロセッサを得ることを目的とす
る。
ためになされたもので、キャッシュメモリを備えたマイ
クロプロセッサにおいて、本来のキャッシュメモリの機
能に加え、デバッグモード時にはマイクロプロセッサの
内部状態を退避させるのにも使用できるキャッシュメモ
リを備えたマイクロプロセッサを得ることを目的とす
る。
［問題点を解決するための手段］ この発明に係るマイクロプロセッサは、モード指定手段
によって予め定めるモードが指定されているとき、マイ
クロプロセッサの内部状態に関する情報を退避させる場
合には、制御手段によって当該情報を内蔵の高速バッフ
ァメモリに格納するように制御するとともに、高速バッ
ファメモリに格納されているマイクロプロセッサの内部
状態に関する情報を参照することができるようにしたも
のである。
によって予め定めるモードが指定されているとき、マイ
クロプロセッサの内部状態に関する情報を退避させる場
合には、制御手段によって当該情報を内蔵の高速バッフ
ァメモリに格納するように制御するとともに、高速バッ
ファメモリに格納されているマイクロプロセッサの内部
状態に関する情報を参照することができるようにしたも
のである。
［作用］ この発明における高速バッファメモリは、予め定めるモ
ードが指定されているとき、マイクロプロセッサの内部
状態に関する情報を退避格納することができるととも
に、必要に応じて参照することができる。
ードが指定されているとき、マイクロプロセッサの内部
状態に関する情報を退避格納することができるととも
に、必要に応じて参照することができる。
［発明の実施例］ 以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例のマイクロプロセッサの構
成を示す図である。第１図において、マイクロプロセッ
サ１は、シーケンサ2,制御ユニット3,実行ユニット4,命
令フェッチデコードユニット5,バス制御ユニット６およ
び内蔵キャッシュメモリ７により構成され、アドレスバ
ス8,データバス９および制御バス10によりマイクロプロ
セッサ外部と情報の授受を行ない、デバッグモード指定
信号線11でマイクロプロセッサ１の動作モードを切換え
る。なお、この実施例では、デバッグモードにおいて、
内蔵キャッシュメモリ７はアドレスバス８およびデータ
バス９によりマイクロプロセッサ外部からアクセスする
ことができる。
成を示す図である。第１図において、マイクロプロセッ
サ１は、シーケンサ2,制御ユニット3,実行ユニット4,命
令フェッチデコードユニット5,バス制御ユニット６およ
び内蔵キャッシュメモリ７により構成され、アドレスバ
ス8,データバス９および制御バス10によりマイクロプロ
セッサ外部と情報の授受を行ない、デバッグモード指定
信号線11でマイクロプロセッサ１の動作モードを切換え
る。なお、この実施例では、デバッグモードにおいて、
内蔵キャッシュメモリ７はアドレスバス８およびデータ
バス９によりマイクロプロセッサ外部からアクセスする
ことができる。
第２図は第１図に示すマイクロプロセッサ１の内蔵キャ
ッシュメモリ７の動作を表わすプロック図であり、第３
図はそのフロー図である。
ッシュメモリ７の動作を表わすプロック図であり、第３
図はそのフロー図である。
次に、第１図ないし第３図を参照して、この発明の一実
施例の動作について説明する。通常動作モードでは、内
蔵キャッシュメモリ７は従来例と同じく命令コードおよ
びその拡張部を格納するセットアソシアティブメモリで
あり、プログラムとデータとを区別し、データはキャッ
シングしない。通常モードでは、第４図に示す従来例と
同様の動作を行なうので説明を省略する。
施例の動作について説明する。通常動作モードでは、内
蔵キャッシュメモリ７は従来例と同じく命令コードおよ
びその拡張部を格納するセットアソシアティブメモリで
あり、プログラムとデータとを区別し、データはキャッ
シングしない。通常モードでは、第４図に示す従来例と
同様の動作を行なうので説明を省略する。
マイクロプロセッサ１がデバッグモード指定信号線11に
よって、システムデバッグモードで動作しているとき、
内蔵キャッシュメモリ７は本来のキャッシュメモリとし
ての動作は行なわない。マイクロプロセッサ１の制御ユ
ニット３は外部から割込が入力されたり、例外が発生し
たりすると、マイクロプロセッサ１の内部状態に関する
情報を内蔵キャッシュメモリ７の予め決められたデータ
キャッシュ14のエントリに格納して、例外処理を開始す
る。ここで、マイクロプロセッサ１の内部状態に関する
情報とは、ステータス情報，プログラムカウンタのカウ
ント値，レジスタの値などである。
よって、システムデバッグモードで動作しているとき、
内蔵キャッシュメモリ７は本来のキャッシュメモリとし
ての動作は行なわない。マイクロプロセッサ１の制御ユ
ニット３は外部から割込が入力されたり、例外が発生し
たりすると、マイクロプロセッサ１の内部状態に関する
情報を内蔵キャッシュメモリ７の予め決められたデータ
キャッシュ14のエントリに格納して、例外処理を開始す
る。ここで、マイクロプロセッサ１の内部状態に関する
情報とは、ステータス情報，プログラムカウンタのカウ
ント値，レジスタの値などである。
制御ユニット３は内蔵キャッシュメモリ７に格納された
内部状態に関する情報を、例外処理ルーチンにおいて特
殊命令により図示されていない汎用レジスタへ転送した
り、マイクロプロセッサ１の外部からの指令によってマ
イクロプロセッサ１を停止させて、内蔵キャッシュメモ
リ７を外部からアクセスできるようにする。つまり、外
部からアドレスバス８によりキャッシュメモリ７のいず
れかのエントリが指定されると、データキャッシュ14の
指定内容はデータバス９を介して読出されて、参照され
る。
内部状態に関する情報を、例外処理ルーチンにおいて特
殊命令により図示されていない汎用レジスタへ転送した
り、マイクロプロセッサ１の外部からの指令によってマ
イクロプロセッサ１を停止させて、内蔵キャッシュメモ
リ７を外部からアクセスできるようにする。つまり、外
部からアドレスバス８によりキャッシュメモリ７のいず
れかのエントリが指定されると、データキャッシュ14の
指定内容はデータバス９を介して読出されて、参照され
る。
なお、上述の実施例では、内蔵キャッシュメモリがセッ
トアソシアティブ命令キャッシュメモリであるものにつ
いて、デバッグモード動作を行なうものを示したが、内
蔵キャッシュメモリはフルアソシアティブ方式でも、ダ
イレクトマッピング方式であってもよい。また、命令コ
ードをキャッシングするものに限らず、データもキャッ
シングするキャッシュメモリにおいても上述と同様の効
果を奏する。
トアソシアティブ命令キャッシュメモリであるものにつ
いて、デバッグモード動作を行なうものを示したが、内
蔵キャッシュメモリはフルアソシアティブ方式でも、ダ
イレクトマッピング方式であってもよい。また、命令コ
ードをキャッシングするものに限らず、データもキャッ
シングするキャッシュメモリにおいても上述と同様の効
果を奏する。
［発明の効果］ 以上のように、この発明によれば、予め定めるモードが
指定されているとき、マイクロプロセッサの内部情報を
示す情報をマイクロプロセッサ内に設けられた高速バッ
ファメモリに退避するようにしたので、外部メモリをア
クセスする必要がなく、高速に情報を退避することがで
きる。また、当該情報を必要とするときマイクロプロセ
ッサまたは外部の装置によって参照することができる。
指定されているとき、マイクロプロセッサの内部情報を
示す情報をマイクロプロセッサ内に設けられた高速バッ
ファメモリに退避するようにしたので、外部メモリをア
クセスする必要がなく、高速に情報を退避することがで
きる。また、当該情報を必要とするときマイクロプロセ
ッサまたは外部の装置によって参照することができる。
第１図はこの発明の一実施例のマイクロプロセッサの構
成を示すブロック図である。第２図は第１図に示すマイ
クロプロセッサの内蔵キャッシュメモリの動作を表わす
ブロック図である。第３図はこの発明の一実施例の動作
を説明するためのフロー図である。第４図は従来のマイ
クロプロセッサおよびこの発明の一実施例の動作を説明
するためのフロー図である。第５図は従来のマイクロプ
ロセッサの構成を示すブロック図である。第６図は第５
図に示す従来のマイクロプロセッサに内蔵されたキャッ
シュメモリの動作を表わすブロック図である。 図において、１はマイクロプロセッサ、２はシーケン
サ、３は制御ユニット、４は実行ユニット、５は命令フ
ェッチデコードユニット、６はバス制御ユニット、７は
内蔵キャッシュメモリ、８はアドレスバス、９はデータ
バス、10は制御バス、11はデバッグモード指定信号線、
12はアドレスタグ、13はプログラムカウンタ、14はデー
タキャッシュ、17はアドレスデコーダを示す。
成を示すブロック図である。第２図は第１図に示すマイ
クロプロセッサの内蔵キャッシュメモリの動作を表わす
ブロック図である。第３図はこの発明の一実施例の動作
を説明するためのフロー図である。第４図は従来のマイ
クロプロセッサおよびこの発明の一実施例の動作を説明
するためのフロー図である。第５図は従来のマイクロプ
ロセッサの構成を示すブロック図である。第６図は第５
図に示す従来のマイクロプロセッサに内蔵されたキャッ
シュメモリの動作を表わすブロック図である。 図において、１はマイクロプロセッサ、２はシーケン
サ、３は制御ユニット、４は実行ユニット、５は命令フ
ェッチデコードユニット、６はバス制御ユニット、７は
内蔵キャッシュメモリ、８はアドレスバス、９はデータ
バス、10は制御バス、11はデバッグモード指定信号線、
12はアドレスタグ、13はプログラムカウンタ、14はデー
タキャッシュ、17はアドレスデコーダを示す。
Claims (5)
- 【請求項１】高速バッファメモリを内蔵したマイクロプ
ロセッサにおいて、 予め定めるモードを指定するモード指定手段と、前記モ
ード指定手段によって前記予め定めるモードが指定され
ているとき、前記マイクロプロセッサの内部状態に関す
る情報を退避させる場合には、当該情報を前記高速バッ
ファメモリに格納するように制御するとともに、前記高
速バッファメモリに格納された前記マイクロプロセッサ
の内部状態に関する情報を参照できるように制御する制
御手段とを備えた、マイクロプロセッサ。 - 【請求項２】前記高速バッファメモリがキャッシュメモ
リである、特許請求の範囲第１項記載のマイクロプロセ
ッサ。 - 【請求項３】前記予め定めるモードがデバッグモードで
ある、特許請求の範囲第１項または第２項記載のマイク
ロプロセッサ。 - 【請求項４】前記高速バッファメモリは、前記モード指
定手段によって前記予め定めるモードが指定されている
とき、予め定める命令が与えられたことに応じて、アク
セスできるようにした、特許請求の範囲第１項記載のマ
イクロプロセッサ。 - 【請求項５】前記高速バッファメモリは、複数のエント
リを含み、前記モード指定手段によって前記予め定める
モードが指定されているとき、外部から前記複数のエン
トリのいずれかが指定されたことに応じて、当該指定さ
れたエントリがアクセスできるようにした、特許請求の
範囲第１項記載のマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62282568A JPH0690732B2 (ja) | 1987-11-09 | 1987-11-09 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62282568A JPH0690732B2 (ja) | 1987-11-09 | 1987-11-09 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01124049A JPH01124049A (ja) | 1989-05-16 |
| JPH0690732B2 true JPH0690732B2 (ja) | 1994-11-14 |
Family
ID=17654179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62282568A Expired - Lifetime JPH0690732B2 (ja) | 1987-11-09 | 1987-11-09 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690732B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007306143A (ja) * | 2006-05-09 | 2007-11-22 | Ricoh Co Ltd | 画像処理装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03175537A (ja) * | 1989-12-04 | 1991-07-30 | Nec Corp | デバッグ用マイクロプロセッサのエラー制御装置 |
| JPH03185530A (ja) * | 1989-12-14 | 1991-08-13 | Mitsubishi Electric Corp | データ処理装置 |
| JP2696578B2 (ja) * | 1989-12-16 | 1998-01-14 | 三菱電機株式会社 | データ処理装置 |
| JP2643790B2 (ja) * | 1993-09-01 | 1997-08-20 | 日本電気株式会社 | エミュレータ |
-
1987
- 1987-11-09 JP JP62282568A patent/JPH0690732B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007306143A (ja) * | 2006-05-09 | 2007-11-22 | Ricoh Co Ltd | 画像処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01124049A (ja) | 1989-05-16 |
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