JP3906788B2 - Video signal processing circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、フィールドメモリを用い、入力映像信号を基準となる表示側の同期信号に同期させる時の時間軸変換技術に係り、特に、両者の同期信号周波数が近い場合におけるメモリへのデータ書き込みと読み出し制御の不具合の解消に関するものである。
【0002】
【従来の技術】
近年、家庭における映像信号源の多様化に伴い、1つの大型ディスプレイ画面に複数の画像を同時に表示する機能が望まれている。通常、2つ以上の映像信号を1つの画面に表示させる場合には、すべての信号を基準となる表示側の同期信号に同期させる必要があるが、最近ではディジタルメモリを用いることで比較的容易にこれが出来るようになった。
一般的に行われている同期化の方法としては、画像データをフィールドメモリへ書き込むときは、画像データ側の同期信号に基づいて作成したクロックを使い、メモリからの読み出しは、基準となる表示側の同期信号に基づいて作成したクロックを使って読み出すことで、画像データを表示側の同期信号に一致させる手段がとられる。
しかし、この方法で問題となるのは、両クロック間に速度差があるときに、書き込みアドレスと読み出しアドレス間で必ず一方が他方を追い越す事態が発生し、そのときは、前後のフィールドの切り替えが一つの画面内で行われ、著しく画質が損なわれる現象が起きる。そのために、通常、同一メモリ内でアドレスの追い越しが発生しないような回避策をとるようにしている。
以下、添付図面を参照して、従来例におけるアドレスの追い越し回避の方法を説明する。
【0003】
図4はアドレスの追い越しを回避する従来の一例である。まず、表示しようとする入力映像信号はディジタル化され(図示せず)、画像データとなって入力端子1から入り、メモリ回路2の内部の選択スイッチ3に接続される。メモリ回路2は、内部にメモリブロック(A)4と同(B)5の2つのフィールドメモリと、そのメモリブロック(A)、(B)の入出力部にそれぞれ選択スイッチ3と6を有しており、さらに外部から「書き込みアドレス」と「読み出しアドレス」が接続されている。選択スイッチ3と同6は、それぞれ書き込みアドレスと読み出しアドレスの上位1ビット(MSB)によってメモリブロック(A)、(B)の選択が規定されるようになっている。
【0004】
選択スイッチ3に接続された画像データは、書き込みアドレスに応じて、フィルド毎に順次、メモリブロック(A)4および同(B)5の所定の領域に交互に書き込まれる。このとき、書き込みアドレスは、端子8および端子9に入力された画像データ側の垂直同期信号(VD−W)と水平同期信号(HD−W)を入力として、書き込みアドレス発生部10で生成される。
メモリブロック(A)および同(B)に一旦書き込まれた画像データは、次いで読み出しアドレスに応じて選択スイッチ6で選択され、メモリから読み出されて出力端子7から取り出される。このとき、読み出しアドレスは、端子19および端子20に入力された、表示側の垂直同期信号(VD−R)と水平同期信号(HD−R)を入力として読み出しアドレス発生部18で生成されるが、選択スイッチ6を操作する上位1ビット(MSB)は、前述のアドレスの追い越しを回避するため別に設けられた回路で作成される。この部分の動作についてはさらに図5の波形図を用いて説明する。
【0005】
図5において、(ア)は書き込みアドレス領域を表した図で、書き込みアドレスがメモリブロック(A)、(B)のどちらに画像データを書き込んでいるかを示している。図で(A)、(B)の後の添え字0、1、2は書き込みの順序を表している。(イ)は垂直パルスWの波形図で、図4の端子8に入力された垂直同期信号(VD−W)をもとに、書き込みアドレス発生部10で作成される。このパルスの立ち上りは、画像データのフィールドの開始点に相当する。次いでこのパルスは、エリア1発生部13をトリガーし、エリア1発生部13は所定の幅を持った、(ウ)エリア1パルスを発生する。このエリア1パルスは、検出1回路14の一方の入力に接続される。
次に、(オ)は垂直パルスRの波形図で、端子19に接続された表示側の垂直同期信号(VD−R)をもとに、読み出しアドレス発生部18で作成され、前記検出1回路14のもう一方の入力となる。検出1回路14では、両パルスの位相比較が行われ、垂直パルスRの立ち上りのタイミングがエリア1パルスのパルス幅の範囲に存在するかどうかを検出する。存在する場合は、(カ)の検出1信号の波形図に示すようにハイレベルを出力する。(ケ)は読み出しアドレス領域を示した図で、メモリブロック(A)、(B)から図の順序で画像データが出力される。
(コ)は書き込みアドレスと読み出しアドレスの相対関係を表現した波形図で、縦軸は1フィールドのメモリ領域のアドレス位置を示し、横軸は時間経過を示している。
【0006】
この図5は、一例として表示側の同期信号の周波数が画像データ側より高い場合を示しており、この従来例につき説明する。ここでアドレスの追い越しが発生するのは、(ア)の書き込みアドレス領域の図で(A)1の場所である。この(A)1では、(コ)のアドレスの相対関係を示した波形図で(コ)aに示すように途中でアドレスが交差することになり、アドレスの追い越しが予測されるが、この状態は事前に検出1回路14の出力結果に表れ、(カ)aに示すように、この時点で出力がローレベルからハイレベルに変わる。
アドレスの追い越しを回避するためには、読み出しを現在の書き込みメモリ領域から1フィールド前のメモリ領域に切り替えれば良いので、(カ)の出力がハイレベルになったときにそれを行う。この切り替えは、メモリ選択アドレス発生部12で行われ、この回路には、現在の書き込みメモリ領域を示す書き込みアドレスの上位1ビット(MSB)と、その1フィールド前のビットを示すため1フィールドの遅延回路11を経由してきたビットが入力されていて、(カ)の出力がローレベルのときは前者、ハイレベルのときは後者のビットを選択するようになっている。
以上の構成により、書き込みアドレスと読み出しアドレスの追い越し問題が回避されるので、画質劣化なく、画像データを表示側の同期信号に一致させることが出来る。
【0007】
なお、書き込みアドレスと読み出しアドレスの追い越し問題を回避する従来技術として、次の特許文献1、2が知られている。
【0008】
【特許文献1】
特開平9−116874号公報
【特許文献2】
特開平9−97041号公報
【0009】
【発明が解決しようとする課題】
上記の従来の構成によれば、書き込みアドレスと読み出しアドレスの追い越し問題は回避できるが、入力映像信号あるいは表示側の同期信号にジッター(時間的なゆれ)がある場合、もしくは垂直同期信号を生成する段階で処理回路がジッターを発生する場合などは、読み出しアドレスのメモリ選択ビットが安定せず、一時的に画像が繰り返されるなどの動きが不自然になる画質劣化が生じることがある。この問題について更に図3を用いて説明する。
【0010】
従来の技術で述べたように、読み出しアドレスのメモリ選択ビットは、入力映像信号の垂直同期信号から作成した(ウ)エリア1パルスの期間に、表示側の垂直同期信号から作成した(オ)垂直パルスRが存在するかどうかの検出結果で決まる。図3は、表示側の同期信号のジッターにより(オ)垂直パルスがゆれている場合を表したもので、(オ)aの場所の垂直パルスが時間的に遅れたため、一旦(ウ)エリア1パルスの範囲に入ったものが、再びここで外れていることを示している。そのため(カ)検出1信号の出力はローレベルになり、(ケ)の読み出しアドレス領域の図(ケ)aで示すように、メモリ選択は、現在の書き込みアドレス領域(B)1のメモリを選択するようになる。その結果、(A)1は飛ばされ、(B)1が繰り返されることになる。
このジッターの影響によるメモリ選択の誤動作は、特に入力映像信号と表示側の垂直同期信号の周波数が極めて近い場合に頻繁に発生し、いわゆるチャタリングと言う現象が起きてフィールドの飛ばしや繰り返しで画面が不自然な動きとなる。
このように、従来のアドレスの追い越しを回避する回路では、入力映像信号と表示側の垂直同期信号の周波数が近い場合に、ジッターによって読み出しメモリ選択にチャタリングが発生することが避けられず、動きの不自然な表示画面になるという問題があった。
そこで、本願発明の目的は、このような従来例の問題の実情からみて、入力映像信号を基準となる表示側の同期信号に同期化する回路において、読み出しメモリ選択にチャタリングが発生しない手段を提供することにある。
【0011】
【課題を解決するための手段】
上記目的を達成するための手段として、本願発明は、入力映像信号を書き込みクロックにしたがってメモリに書き込み、この書き込まれた入力映像信号を読み出しクロックにしたがって読み出すことで時間軸変換を行い、基準となる表示側の同期信号に同期した映像信号を得る映像信号処理回路において、
前記入力映像信号の水平、垂直同期信号に基づいて、複数のメモリへの書き込みおよび前記複数のメモリ間の切り替えを制御する第1のアドレス信号を生成する回路と、
前記アドレス信号のメモリ切り替え点を起点とした所定幅の第1のエリアパルスを発生する回路と、
この第1のエリアパルスの終了点を起点とした所定幅の第2のエリアパルスを発生する回路と、
前記表示側の水平、垂直同期信号に基づいて、複数のメモリからの読み出しおよび前記複数のメモリ間の切り替えを制御する第2のアドレス信号を生成する回路と、
前記第2のアドレス信号のメモリ切り替え点が、前記第1のエリアパルスのパルス幅範囲にあるかを検出する第1の検出回路と、
前記第2のアドレス信号のメモリ切り替え点が、前記第2のエリアパルスのパルス幅範囲にあるかを検出する第2の検出回路とを有し、
読み出しメモリの選択にあたって、前記第1の検出回路において、前記第2のアドレス信号のメモリ切り替え点が、前記第1のエリアパルスのパルス幅範囲内と検出された場合は、1フィールド前の書き込みメモリを選択し、前記第2の検出回路において、前記第2のアドレス信号のメモリ切り替え点が、前記第2のエリアパルスのパルス幅範囲内と検出された場合は、直前に読み出していたメモリの読み出しに継続した順序で読み出されるメモリを選択し、前記結果以外の場合は、書き込み側と同じメモリを選択することを特徴とする映像信号処理回路である。
【0012】
【発明の実施の形態】
以下、本発明の実施の形態につき、好ましい実施例により、図面を参照して説明する。なお、説明の簡略のため、従来例における構成と同一の構成については、同一の参照符号を付し、その説明を省略する。
【0013】
図1は、その実施例に係るジッターによるチャタリングの発生を防止する回路を含んだ映像信号処理回路の構成図である。また、図2は、図1の各部の動作説明を補完するための波形図である。
図1において、従来例で述べた問題点を防止する回路について説明すると、本実施例では、端子8に接続された入力映像信号側の垂直同期信号(VD−W)は、書き込みアドレス発生部10で垂直パルスWを生成し、このパルスはエリア1発生部13をトリガーすると共に、エリア2発生部15をトリガーし、図2の(エ)エリア2パルスを発生する。このエリア2パルスは、(ウ)エリア1パルスの終了点を起点とし、ジッターによって予想される最大変動量を考慮した所定のパルス幅に設定され、次の検出2回路16の一方の入力になる。また、端子19に接続された表示側の垂直同期信号(VD−R)は、読み出しアドレス発生部18で垂直パルスRを生成し、この垂直パルスRは検出2回路のもう一方の入力となり、ここで前記エリア2パルスと位相比較され、エリア2パルスのパルス幅内にあるときは、(キ)検出2信号に示すようにハイレベルを出力する。次いで、この検出2信号の出力は判定回路17の入力端子の1つに接続される。一方、判定回路17のもう1つの入力端子には、従来例で述べた動作による検出1回路14からの(カ)検出1信号が接続されている。
【0014】
判定回路17は前記2つの検出結果の入力をもとに、次の2つの条件からメモリ選択アドレス発生部12へ(ク)判定信号を出す。
1.検出1信号がハイレベルのときは、ハイレベルを出力する。
2.検出2出力がハイレベルのときは、前回(1フィールド前)の判定出力を続けて出力する。
次いでメモリ選択アドレス発生部12は、判定回路17からの判定信号により、従来例で述べた動作と同じく、ローレベルの場合は、現在の書き込みメモリ領域を選択し、ハイレベルの場合は、その1フィールド前の書き込みメモリ領域を選択するように、読み出しアドレスの上位1ビット(MSB)をメモリ回路2へ送る。
【0015】
次に、上記本実施例の構成における動作を図2で説明すると、従来例で不連続が起きた(オ)垂直パルスRの波形図で(オ)a点において、検出1回路14の(カ)検出1信号は従来と同じくローレベルになるが、新たに設けた検出2回路16の(キ)検出2信号がハイレベルになり、上記条件から(ク)判定信号は前回のレベル(ハイレベル)が出力される。したがって読み出しメモリ領域は(ケ)の読み出しアドレス領域で示すように(A)1が選択されることになり、ジッターによる変動でフィールドが飛ばされることが無くなる。
なお、(キ)検出2信号は、(キ)bにおいてハイレベルになるが、この場合にも前回の判定信号レベルを出力するので、検出の誤りにはならない。
【0016】
本実施例では、入力映像信号と表示側の同期信号周波数が近い場合に起きる問題について解決する手段を述べているため、メモリ回路2は本願発明に必要な最小のメモリ数で説明している。しかし入力映像信号を表示側の同期信号に同期させて表示する装置では、表示側と大きく異なる入力信号も同時に扱うことが多く、この場合に、例えば両者の同期信号周波数が1.5倍異なると、同期化のためにメモリ領域は3フィールド分以上必要になる。また、その他の目的から3フィールド分以上のメモリ領域を使った設計をする場合もあるが、本願発明は本実施例の2つのメモリを使った場合に限定されるものではなく、3つ以上のメモリ領域を用いても同様効果を発揮できることは明らかである。
【0017】
【発明の効果】
以上説明したように、本願発明の映像信号処理回路によれば、入力映像信号と基準となる表示側の同期信号周波数が近く、且つジッターによって同期信号が変動する場合の位相検出回路に、変動量を考慮したもう1つの位相検出回路を追加し、その検出結果を判定に加え、メモリ領域の切り替えアドレスの制御に用いることで、不連続な切り替えとなるチャタリングが防止できるので、画質の劣化が少ない映像信号の表示が可能となる効果がある。
【図面の簡単な説明】
【図1】本発明の一実施例に係わる全体の概略構成図である。
【図2】図1の動作を説明するための波形図である。
【図3】従来の問題点を説明する波形図である。
【図4】従来例を示す全体の概略構成図である。
【図5】図4の動作を説明するための波形図である。
【符号の説明】
1…入力端子、2…メモリ回路、3…選択スイッチ、4…メモリブロック(A)、5…メモリブロック(B)、6…選択スイッチ、7…出力端子、10…書き込みアドレス発生部、11…遅延回路、12…メモリ選択アドレス発生部、13…エリア1発生部、14…検出1回路、15…エリア2発生部、16…検出2回路、17…判定回路、18…読み出しアドレス発生部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a time axis conversion technique when a field memory is used to synchronize an input video signal with a reference display-side synchronization signal, and in particular, data writing to a memory when both synchronization signal frequencies are close to each other. The present invention relates to the resolution of a read control defect.
[0002]
[Prior art]
In recent years, with the diversification of video signal sources at home, a function of simultaneously displaying a plurality of images on one large display screen is desired. Normally, when two or more video signals are displayed on one screen, it is necessary to synchronize all the signals with a reference display-side synchronization signal, but recently it is relatively easy to use a digital memory. This is now possible.
As a general synchronization method, when writing image data to the field memory, a clock created based on the synchronization signal on the image data side is used, and reading from the memory is performed on the reference display side. By reading using a clock generated based on the synchronization signal, a means for matching the image data with the synchronization signal on the display side is taken.
However, the problem with this method is that when there is a speed difference between the two clocks, a situation occurs in which one of the write address and the read address always overtakes the other. A phenomenon occurs in which the image quality is significantly deteriorated within one screen. Therefore, usually, a workaround is taken so that address overtaking does not occur in the same memory.
Hereinafter, a method for avoiding address overtaking in a conventional example will be described with reference to the accompanying drawings.
[0003]
FIG. 4 shows an example of a conventional technique for avoiding address overtaking. First, an input video signal to be displayed is digitized (not shown), enters image data from the
[0004]
The image data connected to the
The image data once written in the memory blocks (A) and (B) is then selected by the
[0005]
In FIG. 5, (a) is a diagram showing a write address area, and shows to which of the memory blocks (A) and (B) the image data is written. In the figure,
Next, (e) is a waveform diagram of the vertical pulse R, which is generated by the read
(Co) is a waveform diagram showing the relative relationship between the write address and the read address, the vertical axis indicates the address position of the memory area of one field, and the horizontal axis indicates the passage of time.
[0006]
FIG. 5 shows, as an example, a case where the frequency of the synchronization signal on the display side is higher than that on the image data side, and this conventional example will be described. Here, the address overtaking occurs at the location (A) 1 in the (a) write address area diagram. In (A) 1, in the waveform diagram showing the relative relationship of the address (co), as shown in (co) a, the address crosses in the middle, and overtaking of the address is predicted. Appears in the output result of the
In order to avoid overtaking of the address, reading should be switched from the current write memory area to the memory area one field before, and this is performed when the output of (f) becomes high level. This switching is performed by the memory selection address generator 12. This circuit has a delay of one field to indicate the upper 1 bit (MSB) of the write address indicating the current write memory area and the bit one field before. When the bit passed through the circuit 11 is input and the output of (f) is low level, the former bit is selected, and when the output is high level, the latter bit is selected.
With the above configuration, the overtaking problem between the write address and the read address is avoided, so that the image data can be matched with the synchronization signal on the display side without image quality deterioration.
[0007]
The following
[0008]
[Patent Document 1]
JP-A-9-116874 [Patent Document 2]
JP-A-9-97041 [0009]
[Problems to be solved by the invention]
According to the above-described conventional configuration, the overtaking problem between the write address and the read address can be avoided, but when the input video signal or the display-side synchronization signal has jitter (time fluctuation), or a vertical synchronization signal is generated. When the processing circuit generates jitter at a stage, the memory selection bit of the read address is not stable, and the image quality may be deteriorated such that the motion is temporarily repeated, such as temporarily repeating the image. This problem will be further described with reference to FIG.
[0010]
As described in the prior art, the memory selection bit of the read address is generated from the vertical synchronization signal on the display side during the period of (c)
This malfunction of memory selection due to the jitter occurs frequently especially when the frequency of the input video signal and the vertical sync signal on the display side are very close, and a phenomenon called so-called chattering occurs, causing the screen to be skipped or repeated. It becomes an unnatural movement.
As described above, in the conventional circuit for avoiding overtaking of the address, when the frequency of the input video signal and the vertical synchronization signal on the display side are close, it is inevitable that chattering occurs in the read memory selection due to jitter, There was a problem of an unnatural display screen.
Accordingly, the present invention has an object to provide a means for preventing chattering in reading memory selection in a circuit that synchronizes an input video signal with a reference display-side synchronization signal in view of such a problem in the conventional example. There is to do.
[0011]
[Means for Solving the Problems]
As a means for achieving the above object, the present invention writes the input video signal to the memory in accordance with the write clock, reads the written input video signal in accordance with the read clock, performs time axis conversion, and becomes a reference In a video signal processing circuit for obtaining a video signal synchronized with a synchronization signal on the display side,
A circuit for generating a first address signal for controlling writing to a plurality of memories and switching between the plurality of memories based on horizontal and vertical synchronization signals of the input video signal;
A circuit for generating a first area pulse having a predetermined width starting from a memory switching point of the address signal;
A circuit for generating a second area pulse having a predetermined width starting from the end point of the first area pulse;
A circuit for generating a second address signal for controlling reading from a plurality of memories and switching between the plurality of memories based on the horizontal and vertical synchronization signals on the display side;
A first detection circuit for detecting whether a memory switching point of the second address signal is within a pulse width range of the first area pulse;
A second detection circuit for detecting whether a memory switching point of the second address signal is within a pulse width range of the second area pulse;
When selecting the read memory, if the first detection circuit detects that the memory switching point of the second address signal is within the pulse width range of the first area pulse, the write memory one field before If the memory switching point of the second address signal is detected within the pulse width range of the second area pulse in the second detection circuit, the memory read out immediately before is read out. The video signal processing circuit is characterized in that the memory to be read is selected in the order that is continued , and the same memory as the writing side is selected in cases other than the above result.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings by way of preferred examples. For simplification of description, the same reference numerals are given to the same components as those in the conventional example, and the description thereof is omitted.
[0013]
FIG. 1 is a configuration diagram of a video signal processing circuit including a circuit for preventing chattering due to jitter according to the embodiment. FIG. 2 is a waveform diagram for complementing the explanation of the operation of each part in FIG.
Referring to FIG. 1, a circuit for preventing the problems described in the prior art will be described. In this embodiment, the vertical synchronizing signal (VD-W) on the input video signal side connected to the terminal 8 is the
[0014]
Based on the input of the two detection results, the
1. When the
2. When the
Next, the memory selection address generation unit 12 selects the current write memory area by the determination signal from the
[0015]
Next, the operation in the configuration of the present embodiment will be described with reference to FIG. 2. In the waveform diagram of (E) vertical pulse R in which discontinuity occurred in the conventional example, (E) ) The
Note that the (2)
[0016]
In this embodiment, since means for solving the problem that occurs when the input video signal and the display-side synchronization signal frequency are close to each other is described, the
[0017]
【The invention's effect】
As described above, according to the video signal processing circuit of the invention of the present application, the amount of variation is added to the phase detection circuit when the input video signal is close to the reference display-side sync signal frequency and the sync signal fluctuates due to jitter. By adding another phase detection circuit that takes into account and using the detection result for determination and control of memory area switching addresses, chattering that causes discontinuous switching can be prevented, so image quality is less degraded There is an effect that a video signal can be displayed.
[Brief description of the drawings]
FIG. 1 is an overall schematic configuration diagram according to an embodiment of the present invention.
FIG. 2 is a waveform diagram for explaining the operation of FIG. 1;
FIG. 3 is a waveform diagram for explaining a conventional problem.
FIG. 4 is an overall schematic configuration diagram showing a conventional example.
5 is a waveform diagram for explaining the operation of FIG. 4; FIG.
[Explanation of symbols]
DESCRIPTION OF
Claims (1)
前記入力映像信号の水平、垂直同期信号に基づいて、複数のメモリへの書き込みおよび前記複数のメモリ間の切り替えを制御する第1のアドレス信号を生成する回路と、
前記アドレス信号のメモリ切り替え点を起点とした所定幅の第1のエリアパルスを発生する回路と、
この第1のエリアパルスの終了点を起点とした所定幅の第2のエリアパルスを発生する回路と、
前記表示側の水平、垂直同期信号に基づいて、複数のメモリからの読み出しおよび前記複数のメモリ間の切り替えを制御する第2のアドレス信号を生成する回路と、
前記第2のアドレス信号のメモリ切り替え点が、前記第1のエリアパルスのパルス幅範囲にあるかを検出する第1の検出回路と、
前記第2のアドレス信号のメモリ切り替え点が、前記第2のエリアパルスのパルス幅範囲にあるかを検出する第2の検出回路とを有し、
読み出しメモリの選択にあたって、前記第1の検出回路において、前記第2のアドレス信号のメモリ切り替え点が、前記第1のエリアパルスのパルス幅範囲内と検出された場合は、1フィールド前の書き込みメモリを選択し、前記第2の検出回路において、前記第2のアドレス信号のメモリ切り替え点が、前記第2のエリアパルスのパルス幅範囲内と検出された場合は、直前に読み出していたメモリの読み出しに継続した順序で読み出されるメモリを選択し、前記結果以外の場合は、書き込み側と同じメモリを選択することを特徴とする映像信号処理回路。Video signal that writes the input video signal to the memory according to the write clock, converts the time axis by reading the written input video signal according to the read clock, and obtains the video signal synchronized with the reference display-side synchronization signal In the processing circuit,
A circuit for generating a first address signal for controlling writing to a plurality of memories and switching between the plurality of memories based on horizontal and vertical synchronization signals of the input video signal;
A circuit for generating a first area pulse having a predetermined width starting from a memory switching point of the address signal;
A circuit for generating a second area pulse having a predetermined width starting from the end point of the first area pulse;
A circuit for generating a second address signal for controlling reading from a plurality of memories and switching between the plurality of memories based on the horizontal and vertical synchronization signals on the display side;
A first detection circuit for detecting whether a memory switching point of the second address signal is within a pulse width range of the first area pulse;
A second detection circuit for detecting whether a memory switching point of the second address signal is within a pulse width range of the second area pulse;
When selecting the read memory, if the first detection circuit detects that the memory switching point of the second address signal is within the pulse width range of the first area pulse, the write memory one field before If the memory switching point of the second address signal is detected within the pulse width range of the second area pulse in the second detection circuit, the memory read out immediately before is read out. The video signal processing circuit is characterized in that the memory to be read is selected in the order that is continued , and the same memory as the writing side is selected in cases other than the above result.
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