JPH0685271A - トランジスタ - Google Patents

トランジスタ

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JPH0685271A
JPH0685271A JP4234339A JP23433992A JPH0685271A JP H0685271 A JPH0685271 A JP H0685271A JP 4234339 A JP4234339 A JP 4234339A JP 23433992 A JP23433992 A JP 23433992A JP H0685271 A JPH0685271 A JP H0685271A
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diode
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JP4234339A
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Masakatsu Hoshi
星　　正勝
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Nissan Motor Co Ltd
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Nissan Motor Co Ltd
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract

(57)【要約】 【目的】素子を微細化した際にも充分なサージ耐量を有
するトランジスタを提供すること。 【構成】高濃度Ｎ+型基板１０９の一方面を凸凹状に形
成し、高濃度Ｎ+型基板１０９の凸凹状に形成された面
よりＮ-型エピタキシャル領域１１３を形成し、Ｎ-型エ
ピタキシャル領域１１３の表面より内部へ、高濃度Ｎ+
型基板１０９の凸部に接するようにＰ型のベース領域１
０７を形成したことにより、ベース領域１０７とＮ-型
エピタキシャル領域１１３とで形成されるダイオードＤ
２と高濃度Ｎ+型基板１０９の凹部との距離を長くする
ことができ、高濃度Ｎ+型基板１０９の凸部とベース領
域１０７とで形成されるダイオードＤ１の耐圧より、前
記ダイオードＤ２の耐圧を充分に高くすることができ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、トランジスタの構造
に関する。
【０００２】
【従来技術】従来の技術としては、例えば図５の断面図
に示されるようなものがある。
【０００３】以下、図５に従って説明する。
【０００４】高濃度Ｎ+型基板５０９上に、Ｎ-型エピタ
キシャル領域５１３が形成されている。このＮ-型エピ
タキシャル領域５１３表面から、Ｐ型ベース領域５０７
及びＰ型ベース領域５０７より深いＰ型ベース領域５０
８が形成され、この深いＰ型ベース領域５０８は高濃度
Ｎ+型基板５０９に接するように形成されている。そし
て深いＰ型ベース領域５０８と高濃度Ｎ+型基板５０９
とでダイオードＤ１が形成され、Ｐ型ベース領域５０７
とＮ-型エピタキシャル領域５１３とでダイオードＤ２
が形成されている。Ｐ型ベース領域５０７内には高濃度
Ｎ-型ソース領域５０３が形成されている。
【０００５】５０５はゲート電極であり、絶縁膜で覆わ
れどの部分にも接触していない。５１１はドレイン電極
であり、高濃度Ｎ+型基板５０９の表面に形成されてい
る。５０１はソース電極であり、高濃度Ｎ+型ソース領
域５０３及びＰ型ベース領域５０７に接続されている。
【０００６】本構造においては、Ｐ型ベース領域５０７
とＮ-型エピタキシャル領域５１３の接合耐圧より、深
いＰ型ベース領域５０８と高濃度Ｎ+型基板５０９の接
合耐圧の方が低い。すなわちダイオードＤ２よりダイオ
ードＤ１の方が耐圧が低い。
【０００７】そのため、ドレイン電極５１１とソース電
極５０１との間にサージ電圧が発生した場合、ダイオー
ドＤ２より先にダイオードＤ１がブレイクダウンしてア
バランシェ電流を流すので、Ｎ-型エピタキシャル領域
５１３とＰ型ベース領域５０７との間には電位差の変動
が発生せず、高濃度Ｎ+型ソース領域５０３とＰ型ベー
ス領域５０７とＮ-型エピタキシャル領域５１３とで形
成される寄生ＮＰＮトランジスタがターンオンするのを
防止でき、サージ耐量が向上する。
【０００８】
【発明が解決しようとする課題】このような従来のＭＯ
ＳＦＥＴにあっては、素子を微細化するためにゲート電
極間の距離を縮小させることが考えられる。しかしなが
ら、Ｐ型ベース領域５０７は、ゲート電極５０５をマス
クとして注入されたイオンを拡散することによって形成
されるため、ゲート電極間の距離を縮小するほどイオン
が注入される面積は狭くなる。
【０００９】その結果、Ｐ型ベース領域５０７のチャネ
ル部分と深いベース領域５０８とが重なってしまい、こ
のチャネル部分の不純物濃度が上がり、その結果ＭＯＳ
ＦＥＴの閾値電圧が上昇するので、閾値を所望の値に制
御することができなくなってしまう。この閾値を所望の
値に制御するためには、深いベース領域５０８をあまり
深くしないことによってＰ型ベース領域５０７と深いベ
ース領域５０８の重なりを小さくすることが考えられ
る。しかしながら、深いベース領域５０８を浅く形成す
ると、Ｐ型ベース領域５０７とＮ-型エピタキシャル領
域５１３との接合面が高濃度Ｎ+型基板５０９に近づい
てしまうため、ダイオードＤ２の耐圧が下がる。そのた
め、サージが入ったときにダイオードＤ１のみならずダ
イオードＤ２にもサージ電流が流れてしまい、高濃度Ｎ
+型ソース領域５０３とＰ型ベース領域５０７とＮ-型エ
ピタキシャル領域５１３とからなる寄生バイポーラトラ
ンジスタがターンオンし、ラッチアップが発生するので
サージ耐量が低下してしまう。 この発明は、かかる課
題を解決するためになされたもので、微細化した際にも
充分なサージ耐量を有するトランジスタを提供すること
を目的としている。
【００１０】
【課題を解決するための手段】係る目的を達成するた
め、請求項１に記載された発明は、一方の表面が凸凹状
に形成され他方の表面にドレイン電極が形成された第１
導電型の第１半導体領域と、該第１半導体領域の前記一
方の表面上に形成され電気第１半導体領域の不純物濃度
より低い不純物濃度を有する第１導電型の第２半導体領
域と、該第２半導体領域の表面から該領域内へ形成され
底部が前記第１半導体領域の凸部に接するように形成さ
れた第２導電型のベース領域と、前記ベース領域表面よ
り該領域内に形成された第１導電型のソース領域と、少
なくとも該ソース領域と前記第２半導体領域とに挟まれ
た前記ベース領域の表面上にゲート絶縁膜を介して形成
されたゲート電極と、前記ソース領域に電気的に接続さ
れたソース電極とによってトランジスタを構成した。
【００１１】
【作用】前記ドレイン電極と前記ゲート電極とに電圧が
印加されると、前記ドレイン電極から前記第１半導体領
域、前記第２半導体領域、前記ベース領域、前記ソース
領域、前記ソース電極を通って電流が流れる。
【００１２】前記ドレイン電極と前記ソース電極との間
にサージ電圧が発生すると、前記ベース領域と前記第２
半導体領域とで形成されるダイオードよりも充分耐圧の
低い、つまり構成領域の不純物濃度が高い前記第１半導
体領域の凸部と、前記ベース領域とで形成されるダイオ
ードがブレイクダウンする。そのため、アバランシェ電
流は前記第１半導体領域の凸部から前記ベース領域を通
ってソース電極へと流れるので、不純物濃度の低いつま
り電気抵抗の大きな前記第２半導体領域は流れない。
【００１３】
【実施例】図１は、この発明の第１実施例の断面図を示
す。
【００１４】以下、この図面にもとづいて第１実施例を
説明する１０９は第１導電型の第１半導体領域としての
高濃度Ｎ+型基板であり、１１３は、高濃度Ｎ+型基板１
０９の一方の表面上に形成された第１導電型の第２半導
体領域としてのＮ-型エピタキシャル領域であり、高濃
度Ｎ+型基板１０９の他方の表面上にはドレイン電極１
１１が形成されている。１０７は、Ｎ-型エピタキシャ
ル領域１１３の表面より領域１１３内へ形成された第２
導電型のベース領域としてのＰ+型のベース領域であ
り、このベース領域１０７とＮ-型エピタキシャル領域
１１３とでダイオードＤ２が形成されている。１０８
は、ベース領域１０７表面より高濃度Ｎ+型基板１０９
の凸部へ接するように形成された第２導電型の深いベー
ス領域としてのＰ+型の深いベース領域であり、この深
いベース領域１０８と高濃度Ｎ+型基板１０９とでダイ
オードＤ１が形成されている。１０３は、ベース領域１
０７の表面よりベース領域１０７内に形成された第１導
電型のソース領域としてのＮ+型のソース領域である。
１０５は、ゲート絶縁膜に覆われたゲート電極であり、
１０１は、ソース領域１０３上に形成されたソース電極
である。
【００１５】本実施例においては、高濃度Ｎ+型基板１
０９の凸部を形成したい部分にマスクをし、エッチング
をすることにより凹部分を形成し、この高濃度Ｎ+型基
板１０９の凸凹面上にＮ-型の元素をエピタキシャル成
長させ、最後に凸凹になっているエピタキシャル層上面
をラッピングして平担化しＮ-型エピタキシャル領域１
１３を形成する。その後、Ｎ-型エピタキシャル領域１
１３表面の所定の部分にマスクをしてＰ+型のイオンを
注入して熱拡散させ高濃度Ｎ+型基板１０９の凸部に到
達させて深いベース領域１０８を形成させる。次に、Ｎ
-型エピタキシャル領域１１３表面にゲート絶縁膜とな
る酸化膜を形成し、このゲート絶縁膜の表面にポリシリ
コンでゲート電極１０５を形成する。その後、ゲート電
極をマスクにしてＰ+型のイオンを注入し熱拡散により
ベース領域１０７を形成させる。次に、ゲート電極１０
５をマスクの一部にしてソース領域１０３を形成し、ソ
ース電極１０１を形成する。
【００１６】この実施例においては、高濃度Ｎ+型基板
１０９に凸部があるため、この凸部と深いベース領域１
０８とによりダイオードＤ１が形成され、ベース領域１
０７とＮ-型エピタキシャル領域１１３とによりダイオ
ードＤ２が形成されている。ベース領域１０７とＮ-型
エピタキシャル領域１１３とのＰＮ接合が形成されてい
る部分は、高濃度Ｎ+型基板１０９の凹部が形成されて
いるため、ベース領域１０７とＮ-型エピタキシャル領
域１１３との接合部分からベース領域１０７までの距離
が長くなる。そのため、ダイオードＤ２の耐圧が高くな
る。従って微細化した際に所望の閾値とするため、深い
ベース領域１０８があまり深く形成できなかったとして
もダイオードＤ２の耐圧を高くすることができるので、
サージが入力した場合にサージ電流をＤ１に通して流す
ことができ、サージ耐量を向上させることができる。
【００１７】図２には、第２実施例の断面図を示す。
【００１８】図１に示される第１実施例と同一の部分は
同一の符号を付し、その説明は省略する。この第２実施
例においては、第１実施例における深いベース領域１０
８を形成せずに高濃度Ｎ+型基板１０９の凸部が直接ベ
ース領域１０７に接するように形成されており、Ｐ型ベ
ース領域１０７とＮ-型エピタキシャル領域１１３とに
よりダイオードＤ２が形成され、Ｐ型ベース領域１０７
と高濃度Ｎ+型基板１０９とによりダイオードＤ１が形
成されている。
【００１９】この第２実施例においては、第１実施例に
おける深いベース領域１０８を形成しなかったにもかか
わらず、ベース領域１０７がＮ-型エピタキシャル領域
１１３と接する部分と、高濃度Ｎ+型基板１０９の凹部
との距離が大きいため、ダイオードＤ１とダイオードＤ
２との耐圧差は充分にとれている。
【００２０】しかも、この第２実施例においては、深い
ベース領域１０８を形成していないので、ゲート電極間
の距離を縮めてもＭＯＳＦＥＴの閾値電圧が上昇すると
いうことがなく、第１実施例よりも更に微細化が容易に
なるというこの実施例特有の効果がある。
【００２１】図３には、第３実施例の断面図を示す。
【００２２】図１に示される第１実施例と同一の部分は
同一の符号を付し、その説明は省略する。この第３実施
例においては、第１実施例における高濃度Ｎ+型基板１
０９の凸部分の数を増やし、増えた凸部分３０３上方の
Ｎ-型エピタキシャル領域１１３表面より内部へ高濃度
Ｎ+型領域３０１を形成している。
【００２３】本実施例においては、前述した第１実施例
と同様に、サージ耐量を向上させることができる。ま
た、通常動作時すなわちこのＭＯＳＦＥＴが導通状態
（ターンオン）になって、ソース・ドレインに電流が流
れる際、この電流は増えた凸部分３０３から、Ｎ-型エ
ピタキシャル領域１１３、高濃度Ｎ+型領域３０１、高
濃度Ｎ+型領域３０１とＰ型ベース領域１０７との間の
Ｎ-型エピタキシャル領域１１３、ゲート電極１０５直
下のＰ型ベース領域１０７に誘起されるチャネル、ソー
ス領域１０３へと流れる。高濃度Ｎ+型領域３０１及び
増えた凸部分３０３はＮ-型エピタキシャル領域１１３
よりも抵抗が小さいため、このＭＯＳＦＥＴがターンオ
ンした際にソース・ドレイン間に流れる電流の通路にお
ける高抵抗の部分を通る距離が短くなるので、オン抵抗
の低減が可能となるというこの実施例特有の効果があ
る。
【００２４】高耐圧のパワートランジスタにおいては、
エピタキシャル領域の抵抗がパワートランジスタ全体の
抵抗の５０％以上を占める場合があり、本実施例は特に
高耐圧パワートランジスタの低オン抵抗化に有効であ
る。
【００２５】図４には、第４実施例の断面図を示す。
【００２６】図１に示される第１実施例と同一の部分は
同一の符号を付し、その説明は省略する。
【００２７】本実施例においては、平坦な高濃度Ｎ+型
基板１０９とＮ-型エピタキシャル領域１１３との境界
部分からＮ-型エピタキシャル領域１１３内部へ、深い
ベース領域１０８へ達するように、高濃度Ｎ-型埋込領
域４０１が形成されている。
【００２８】本実施例のＭＯＳＦＥＴは、高濃度Ｎ+型
基板１０９表面に部分的にＮ+型のイオンを注入し、Ｎ-
型エピタキシャル領域１１３がエピタキシャル成長する
過程で、前記Ｎ+型のイオンが熱拡散によって高濃度Ｎ+
型基板１０９とＮ-型エピタキシャル領域１１３との境
界部分からＮ-型エピタキシャル領域１１３内部に広が
って行き、高濃度Ｎ+型埋込領域４０１を形成する。そ
の後、Ｎ-型エピタキシャル領域１１３表面の所定の部
分にマスクをしてＰ+型のイオンを注入して熱拡散さ
せ、高濃度Ｎ+型埋込領域４０１へ到達させて深いベー
ス領域１０８を形成させる。次に、Ｎ-型エピタキシャ
ル領域１１３表面にゲート絶縁膜となる酸化膜を形成
し、このゲート絶縁膜の表面にポリシリコンでゲート電
極１０５を形成する。その後、ゲート電極をマスクにし
てＰ型のイオンを注入し熱拡散によりベース領域１０７
を形成させる。次に、ゲート電極１０５をマスクの一部
にしてソース領域１０３を形成し、ソース電極１０１を
形成する。
【００２９】本実施例においては、サージ耐量が向上す
るという効果に加え更に、高濃度Ｎ+型基板１０９の凸
部を形成する必要がなく、Ｎ-型エピタキシャル領域１
１３の形成と同時に高濃度Ｎ+型埋込領域４０１が形成
されるため、チップの製造行程が簡略化できるので製造
コストを低減できるというこの実施例特有の効果がある
【００３０】。
【発明の効果】以上説明してきたように、この発明によ
れば、素子を微細化した際にも、前記第２半導体領域と
前記ベース領域とにより形成されるダイオードから前記
第１半導体領域までの距離を長くすることができるた
め、素子のサージ耐量を充分に向上させることができ
る。
【図面の簡単な説明】
【図１】第１実施例の断面図。
【図２】第２実施例の断面図。
【図３】第３実施例の断面図。
【図４】第４実施例の断面図。
【図５】従来のＭＯＳトランジスタの断面図。
【符号の説明】
１０１…ソース電極 １０３…ソー
ス領域 １０５…ゲート電極 １０７…ベー
ス領域 １０９…高濃度Ｎ+型基板 １１１…ドレ
イン電極 １１３…Ｎ-型エピタキシャル領域 ３０１…高濃
度Ｎ+型領域 ３０３…増えた凸部分 ４０１…高濃
度Ｎ+型埋込領域

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】一方の表面が凸凹状に形成され他方の表面
    にドレイン電極が形成された第１導電型の第１半導体領
    域と、 該第１半導体領域の前記一方の表面上に形成され電気第
    １半導体領域の不純物濃度より低い不純物濃度を有する
    第１導電型の第２半導体領域と、 該第２半導体領域の表面から該領域内へ形成され底部が
    前記第１半導体領域の凸部に接するように形成された第
    ２導電型のベース領域と、 前記ベース領域表面より該領域内に形成された第１導電
    型のソース領域と、 少なくとも該ソース領域と前記第２半導体領域とに挟ま
    れた前記ベース領域の表面上に絶縁膜を介して形成され
    たゲート電極と、 前記ソース領域に電気的に接続されたソース電極とから
    なることを特徴とするトランジスタ。
JP4234339A 1992-09-02 1992-09-02 トランジスタ Pending JPH0685271A (ja)

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