JPH0855860A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】
【目的】 設計段階でピンチオフ電圧を設定することが
できるのみならず、広い電圧範囲にわたって動作する接
合形電界効果トランジスタを持つ半導体装置を提供す
る。 【構成】 半導体本体（１）の表面（２）に平行な横方
向にピンチオフする拡散叉は注入により形成されたチャ
ンネル（７）を持つ第１の接合形電界効果トランジスタ
（Ｔ1）に、このトランジスタよりも高い降伏電圧及び
ピンチオフ電圧を持つ第２の接合形電界効果トランジス
タ（Ｔ2）が縦続接続される。降伏電圧を更に上昇させ
るには、上記の第１及び第２のトランジスタの組み合わ
せに、これら第１及び第２のトランジスタとは反対の導
電性のチャンネル（20）を持つ第３の接合形電界効果ト
ランジスタ（Ｔ3）が縦続接続される。
できるのみならず、広い電圧範囲にわたって動作する接
合形電界効果トランジスタを持つ半導体装置を提供す
る。 【構成】 半導体本体（１）の表面（２）に平行な横方
向にピンチオフする拡散叉は注入により形成されたチャ
ンネル（７）を持つ第１の接合形電界効果トランジスタ
（Ｔ1）に、このトランジスタよりも高い降伏電圧及び
ピンチオフ電圧を持つ第２の接合形電界効果トランジス
タ（Ｔ2）が縦続接続される。降伏電圧を更に上昇させ
るには、上記の第１及び第２のトランジスタの組み合わ
せに、これら第１及び第２のトランジスタとは反対の導
電性のチャンネル（20）を持つ第３の接合形電界効果ト
ランジスタ（Ｔ3）が縦続接続される。
Description
【０００１】
【産業上の利用分野】この発明は、第１導電形の層状領
域を持つ半導体本体を有し、該領域が表面に隣接すると
共にチャンネルが上記表面と平行な横方向にピンチオフ
することが可能な形式の接合形電界効果トランジスタ
（ＪＦＥＴ）を備えるような半導体装置に関する。更に
詳述すると、本発明は上記のような半導体装置であっ
て、前記トランジスタが前記表面に隣接すると共に当該
トランジスタのゲート領域を形成する前記半導体本体の
隣接部分からｐｎ接合により分けられるチャンネルを有
しているような半導体装置に関する。
域を持つ半導体本体を有し、該領域が表面に隣接すると
共にチャンネルが上記表面と平行な横方向にピンチオフ
することが可能な形式の接合形電界効果トランジスタ
（ＪＦＥＴ）を備えるような半導体装置に関する。更に
詳述すると、本発明は上記のような半導体装置であっ
て、前記トランジスタが前記表面に隣接すると共に当該
トランジスタのゲート領域を形成する前記半導体本体の
隣接部分からｐｎ接合により分けられるチャンネルを有
しているような半導体装置に関する。
【０００２】
【従来の技術】以下単にＪＦＥＴとも称する接合形電界
効果トランジスタにおいては、電流の変調は互いに反対
の導電形のゲートとチャンネルとの間のｐｎ接合間の逆
バイアス電圧を制御することにより行われる。上記逆バ
イアス電圧は逆バイアスされたｐｎ接合における空乏領
域の幅、したがって電流が流れる空乏化されていないチ
ャンネルの幅を決定する。種々の応用において重要なパ
ラメータはピンチオフ電圧、即ちドレイン側においてチ
ャンネルが全幅にわたって空乏化されるようなドレイン
に印加される電圧である。上記ピンチオフ電圧を越えて
も、チャンネルを介して流れる電流はソース／ドレイン
間の電圧を上昇させても全く叉は略全く増加することは
なく、これにより接合形電界効果トランジスタは例えば
電流源として好適となる。
効果トランジスタにおいては、電流の変調は互いに反対
の導電形のゲートとチャンネルとの間のｐｎ接合間の逆
バイアス電圧を制御することにより行われる。上記逆バ
イアス電圧は逆バイアスされたｐｎ接合における空乏領
域の幅、したがって電流が流れる空乏化されていないチ
ャンネルの幅を決定する。種々の応用において重要なパ
ラメータはピンチオフ電圧、即ちドレイン側においてチ
ャンネルが全幅にわたって空乏化されるようなドレイン
に印加される電圧である。上記ピンチオフ電圧を越えて
も、チャンネルを介して流れる電流はソース／ドレイン
間の電圧を上昇させても全く叉は略全く増加することは
なく、これにより接合形電界効果トランジスタは例えば
電流源として好適となる。
【０００３】バイポーラ工程においては、接合形電界効
果トランジスタのチャンネルは、通常、ｐ形基体上に設
けられた例えばｎ形のエピタキシャル層のアイランド状
の部分により形成される。また、ゲートは上記アイラン
ドに拡散叉は注入されたｐ形表面領域を有し、該領域は
多分基体と共にゲート電極を形成する。種々の部分及び
領域のドーピング濃度が与えられた場合、ピンチオフ電
圧は主にチャンネルの幅、即ち前記基体とｐ形表面領域
との間の距離により決まる。通常この領域はバイポーラ
トランジスタのベースと同時に形成されるので、接合形
電界効果トランジスタは前記エピタキシャル層の厚さが
与えられると固定のピンチオフ電圧を持つことになり、
ピンチオフ電圧をこの固定値とは異なる所望の値に設定
することは通常不可能である。このような制限は、チャ
ンネルとゲート領域とが互いに上下に位置する垂直構造
の場合に通常発生する。
果トランジスタのチャンネルは、通常、ｐ形基体上に設
けられた例えばｎ形のエピタキシャル層のアイランド状
の部分により形成される。また、ゲートは上記アイラン
ドに拡散叉は注入されたｐ形表面領域を有し、該領域は
多分基体と共にゲート電極を形成する。種々の部分及び
領域のドーピング濃度が与えられた場合、ピンチオフ電
圧は主にチャンネルの幅、即ち前記基体とｐ形表面領域
との間の距離により決まる。通常この領域はバイポーラ
トランジスタのベースと同時に形成されるので、接合形
電界効果トランジスタは前記エピタキシャル層の厚さが
与えられると固定のピンチオフ電圧を持つことになり、
ピンチオフ電圧をこの固定値とは異なる所望の値に設定
することは通常不可能である。このような制限は、チャ
ンネルとゲート領域とが互いに上下に位置する垂直構造
の場合に通常発生する。
【０００４】米国特許第3450963号には、ｐ形基体上の
ｎ形エピタキシャル層における非常に幅の狭いアイラン
ド状部分により形成されたチャンネルを持つ接合形電界
効果トランジスタが開示されている。ソース及びドレイ
ンを形成するチャンネルの両端の２つの幅広部分で終端
する上記アイランドは、前記エピタキシャル層において
当該トランジスタのゲートを形成する深いｐ形の絶縁拡
散部により側部の境界が形成されている。このチャンネ
ルは当該チャンネルの側部からチャンネル内に横方向
（幅方向）、即ち表面とは平行な方向、に延びる空乏領
域によりピンチオフされる。このピンチオフ電圧はチャ
ンネルの幅により決まり、該チャンネル幅はマスク上の
寸法により決まる。従って、ピンチオフ電圧は上記寸法
を調整することにより少なくともある範囲内では変化さ
せることが可能である。
ｎ形エピタキシャル層における非常に幅の狭いアイラン
ド状部分により形成されたチャンネルを持つ接合形電界
効果トランジスタが開示されている。ソース及びドレイ
ンを形成するチャンネルの両端の２つの幅広部分で終端
する上記アイランドは、前記エピタキシャル層において
当該トランジスタのゲートを形成する深いｐ形の絶縁拡
散部により側部の境界が形成されている。このチャンネ
ルは当該チャンネルの側部からチャンネル内に横方向
（幅方向）、即ち表面とは平行な方向、に延びる空乏領
域によりピンチオフされる。このピンチオフ電圧はチャ
ンネルの幅により決まり、該チャンネル幅はマスク上の
寸法により決まる。従って、ピンチオフ電圧は上記寸法
を調整することにより少なくともある範囲内では変化さ
せることが可能である。
【０００５】上記の既知のトランジスタの欠点は、２重
エピタキシャル層の使用というような少なくとも大幅な
工程の変更なくして、基体からゲート電極を絶縁するこ
とが可能ではないという点にあり、このためこのトラン
ジスタは多くの応用面において不向きである。
エピタキシャル層の使用というような少なくとも大幅な
工程の変更なくして、基体からゲート電極を絶縁するこ
とが可能ではないという点にあり、このためこのトラン
ジスタは多くの応用面において不向きである。
【０００６】即ち、動作中にドレイン／ソース間電圧が
上昇すると、ピンチオフ電圧を越えるある電圧において
ドレイン／ゲート接合部で発生する電子なだれ降伏によ
り電流が再び急激に増加する。整流器を介して主電源に
接続しなければならないような高電圧ＩＣ等における応
用例においては、高降伏電圧が要求される。この場合、
分圧器の使用は、例えば電池で供給される例えば１２ボ
ルトのような低電圧でも動作しなければならないような
装置の場合には必ずしも可能ではない。
上昇すると、ピンチオフ電圧を越えるある電圧において
ドレイン／ゲート接合部で発生する電子なだれ降伏によ
り電流が再び急激に増加する。整流器を介して主電源に
接続しなければならないような高電圧ＩＣ等における応
用例においては、高降伏電圧が要求される。この場合、
分圧器の使用は、例えば電池で供給される例えば１２ボ
ルトのような低電圧でも動作しなければならないような
装置の場合には必ずしも可能ではない。
【０００７】
【発明の目的及び概要】従って、本発明の目的の一つ
は、本明細書の冒頭で述べたような半導体装置であっ
て、工程パラメータが与えられた場合にも装置の設計段
階でピンチオフ電圧を設定することができるのみなら
ず、広い電圧範囲にわたって、特に比較的低い電圧及び
比較的高い電圧の両方で動作することができるような半
導体装置を提供することにある。そして、本発明によれ
ば上記のような半導体装置は、前記チャンネルが第１導
電形の前記層状領域に設けられた第２導電形の表面領域
を有し、前記ゲート領域を形成する前記層状領域よりも
高いドーピング濃度を持つ第１導電形のチャンネル制限
用表面領域が前記層状領域に設けられ、第２導電形のチ
ャンネルと第１導電形のゲート領域とを持つ第２の接合
形電界効果トランジスタが前記第１の接合形電界効果ト
ランジスタと直列に接続され、該第２のトランジスタが
前記第１のトランジスタよりも高い降伏電圧及び高いピ
ンチオフ電圧を有していることを特徴としている。
は、本明細書の冒頭で述べたような半導体装置であっ
て、工程パラメータが与えられた場合にも装置の設計段
階でピンチオフ電圧を設定することができるのみなら
ず、広い電圧範囲にわたって、特に比較的低い電圧及び
比較的高い電圧の両方で動作することができるような半
導体装置を提供することにある。そして、本発明によれ
ば上記のような半導体装置は、前記チャンネルが第１導
電形の前記層状領域に設けられた第２導電形の表面領域
を有し、前記ゲート領域を形成する前記層状領域よりも
高いドーピング濃度を持つ第１導電形のチャンネル制限
用表面領域が前記層状領域に設けられ、第２導電形のチ
ャンネルと第１導電形のゲート領域とを持つ第２の接合
形電界効果トランジスタが前記第１の接合形電界効果ト
ランジスタと直列に接続され、該第２のトランジスタが
前記第１のトランジスタよりも高い降伏電圧及び高いピ
ンチオフ電圧を有していることを特徴としている。
【０００８】本発明は、高電圧ＩＣ工程においては比較
的軽度にドープされた領域が充分に高い降伏電圧を得る
ために使用されるという事実の認識に基づいている。上
記の比較的軽度のドーピングにより、これらの領域の導
電度は空乏領域により容易に制御することができ、した
がってこれらの領域は接合形電界効果トランジスタのチ
ャンネルとして用いて好適である。このチャンネルは、
当該チャンネルの両側に設けられる前記層状領域の同一
の導電性の一層重度にドープされた領域によりピンチオ
フさせることができる。そして、ピンチオフ電圧は上記
の一層重度にドープされた領域の間の距離によって調整
することができる。この場合、ピンチオフ電圧の上限は
多分、垂直方向で決まるピンチオフ電圧、即ち前記チャ
ンネルが当該チャンネル中をその底部から前記表面を横
切る方向に延びる空乏領域によりピンチオフされる電
圧、となる。
的軽度にドープされた領域が充分に高い降伏電圧を得る
ために使用されるという事実の認識に基づいている。上
記の比較的軽度のドーピングにより、これらの領域の導
電度は空乏領域により容易に制御することができ、した
がってこれらの領域は接合形電界効果トランジスタのチ
ャンネルとして用いて好適である。このチャンネルは、
当該チャンネルの両側に設けられる前記層状領域の同一
の導電性の一層重度にドープされた領域によりピンチオ
フさせることができる。そして、ピンチオフ電圧は上記
の一層重度にドープされた領域の間の距離によって調整
することができる。この場合、ピンチオフ電圧の上限は
多分、垂直方向で決まるピンチオフ電圧、即ち前記チャ
ンネルが当該チャンネル中をその底部から前記表面を横
切る方向に延びる空乏領域によりピンチオフされる電
圧、となる。
【０００９】以下の説明から明らかなように、前記第２
の接合形電界効果トランジスタは前記第１のトランジス
タと組み合わせて実現される。同様の方法により付加的
な工程なしで高降伏電圧を得るために、元の比較的低い
バックグラウンド濃度の層状領域を上記第２の接合形電
界効果トランジスタのゲート電極として使用することが
できる。結果として、第２の接合形電界効果トランジス
タにおける降伏電圧は第１の接合形電界効果トランジス
タにおけるよりも高くなる。このゲート電極の低ドーピ
ング濃度はそのまま高ピンチオフ電圧につながる。低電
圧が供給された場合には低ピンチオフ電圧の第１の接合
形電界効果トランジスタのみが飽和領域においてピンチ
オフ電圧を越え、一方第２の接合形電界効果トランジス
タは悪くても比較的低抵抗値の抵抗として作用するのみ
である。一方、第２の接合形電界効果トランジスタのド
レイン領域を介して高電圧が供給された場合には、第２
の接合形電界効果トランジスタがピンチオフするので、
この高電圧の殆どが当該第２の接合形電界効果トランジ
スタのチャンネルの両端間の電圧降下として現れるが、
このチャンネルは第１の接合形電界効果トランジスタと
違ってこのような高電圧に耐えることができる。
の接合形電界効果トランジスタは前記第１のトランジス
タと組み合わせて実現される。同様の方法により付加的
な工程なしで高降伏電圧を得るために、元の比較的低い
バックグラウンド濃度の層状領域を上記第２の接合形電
界効果トランジスタのゲート電極として使用することが
できる。結果として、第２の接合形電界効果トランジス
タにおける降伏電圧は第１の接合形電界効果トランジス
タにおけるよりも高くなる。このゲート電極の低ドーピ
ング濃度はそのまま高ピンチオフ電圧につながる。低電
圧が供給された場合には低ピンチオフ電圧の第１の接合
形電界効果トランジスタのみが飽和領域においてピンチ
オフ電圧を越え、一方第２の接合形電界効果トランジス
タは悪くても比較的低抵抗値の抵抗として作用するのみ
である。一方、第２の接合形電界効果トランジスタのド
レイン領域を介して高電圧が供給された場合には、第２
の接合形電界効果トランジスタがピンチオフするので、
この高電圧の殆どが当該第２の接合形電界効果トランジ
スタのチャンネルの両端間の電圧降下として現れるが、
このチャンネルは第１の接合形電界効果トランジスタと
違ってこのような高電圧に耐えることができる。
【００１０】上記両トランジスタは、各々が自身のソー
ス及びドレイン領域を持つ２個の別個のトランジスタと
して構成し、第１のトランジスタのドレイン領域を導体
路を介して第２のトランジスタのソース領域に接続する
ようにしてもよい。
ス及びドレイン領域を持つ２個の別個のトランジスタと
して構成し、第１のトランジスタのドレイン領域を導体
路を介して第２のトランジスタのソース領域に接続する
ようにしてもよい。
【００１１】上記実施例よりも少ない空間しか占めない
本発明による半導体装置の他の実施例は、前記第１及び
第２の接合形電界効果トランジスタが第２導電形のソー
ス領域とドレイン領域との間に位置する連続したチャン
ネルと、第１導電形の連続したゲート領域とを有して統
合された接合形電界効果トランジスタ構造で形成され、
前記の連続したチャンネルの前記ソース領域と接する第
１部分に隣接する前記ゲート領域の第１部分におけるド
ーピング濃度が、前記チャンネルの前記ドレイン領域の
近傍に位置する第２部分に隣接する前記ゲート領域の第
２部分におけるドーピング濃度よりも高いことを特徴と
している。
本発明による半導体装置の他の実施例は、前記第１及び
第２の接合形電界効果トランジスタが第２導電形のソー
ス領域とドレイン領域との間に位置する連続したチャン
ネルと、第１導電形の連続したゲート領域とを有して統
合された接合形電界効果トランジスタ構造で形成され、
前記の連続したチャンネルの前記ソース領域と接する第
１部分に隣接する前記ゲート領域の第１部分におけるド
ーピング濃度が、前記チャンネルの前記ドレイン領域の
近傍に位置する第２部分に隣接する前記ゲート領域の第
２部分におけるドーピング濃度よりも高いことを特徴と
している。
【００１２】上記第２の接合形電界効果トランジスタの
チャンネルは、当該トランジスタにおいてもチャンネル
が横方向にピンチオフするように狭くすることができ
る。その場合、このトランジスタのピンチオフ電圧はチ
ャンネルの幅によっても調整することができる。また、
与えられた工程パラメータに対して最大のピンチオフ電
圧を得ることができるという利点を持つ好ましい実施例
は、前記チャンネルが前記層状領域の厚みの一部のみに
わたって延在し、且つ、与えられた寸法に対して当該チ
ャンネルの前記第２部分が当該チャンネル中を該チャン
ネルの底部から前記表面を横切る方向に延びる空乏領域
により少なくとも実質的にピンチオフされるようなドー
ピング濃度を有していることを特徴としている。
チャンネルは、当該トランジスタにおいてもチャンネル
が横方向にピンチオフするように狭くすることができ
る。その場合、このトランジスタのピンチオフ電圧はチ
ャンネルの幅によっても調整することができる。また、
与えられた工程パラメータに対して最大のピンチオフ電
圧を得ることができるという利点を持つ好ましい実施例
は、前記チャンネルが前記層状領域の厚みの一部のみに
わたって延在し、且つ、与えられた寸法に対して当該チ
ャンネルの前記第２部分が当該チャンネル中を該チャン
ネルの底部から前記表面を横切る方向に延びる空乏領域
により少なくとも実質的にピンチオフされるようなドー
ピング濃度を有していることを特徴としている。
【００１３】上記ゲート領域には前記ソース領域から独
立した電圧を前記ゲート領域に印加するための別の接続
部を設けてもよい。前記第１及び第２の接合形電界効果
トランジスタの組み合わせが２つの接続部（即ち、ソー
ス及びドレイン領域用の）しか持たないという利点を持
つ他の実施例は、前記ゲート領域が前記ソース領域に接
続されていることを特徴としている。２つのトランジス
タの上記組み合わせによれば、多くの応用例において充
分に高い電圧に耐えることができる。本発明による半導
体装置のもっと高い電圧で動作するに適した実施例は、
前記ソース領域が接合電界効果形の他のトランジスタの
ソース領域に結合され、この他のトランジスタのチャン
ネルが第１導電形であって且つ第１導電形の前記層状領
域の一部により形成されていることを特徴としている。
立した電圧を前記ゲート領域に印加するための別の接続
部を設けてもよい。前記第１及び第２の接合形電界効果
トランジスタの組み合わせが２つの接続部（即ち、ソー
ス及びドレイン領域用の）しか持たないという利点を持
つ他の実施例は、前記ゲート領域が前記ソース領域に接
続されていることを特徴としている。２つのトランジス
タの上記組み合わせによれば、多くの応用例において充
分に高い電圧に耐えることができる。本発明による半導
体装置のもっと高い電圧で動作するに適した実施例は、
前記ソース領域が接合電界効果形の他のトランジスタの
ソース領域に結合され、この他のトランジスタのチャン
ネルが第１導電形であって且つ第１導電形の前記層状領
域の一部により形成されていることを特徴としている。
【００１４】
【実施例】図１ないし図３は本発明による半導体装置を
示し、該半導体装置は例えば数ボルトから数百ボルトに
到る広い電圧範囲で動作するに適した接合形電界効果ト
ランジスタ構造を有している。当該装置は、ダイオー
ド、バイポーラトランジスタ、ＭＯＳトランジスタ叉は
二重拡散形ＭＯＳトランジスタ（ＤＭＯＳＴ）のような
既知の他の回路要素と共に例えば高電圧集積回路の一部
として形成することができる。なお、これらの回路要素
は図では詳細には示されていない。当該装置は半導体本
体１を有し、該本体は本実施例ではシリコンからなる
が、例えばＧａＡｓのような他の適当な半導体材料から
なっていてもよいことは明かである。上記本体１は、表
面２に隣接する第１導電形（本実施例ではｎ形）の層状
の領域３を有している。他の実施例では上記層状領域３
は半導体本体全体で形成してもよいが、本実施例では領
域３は、以下基体と称するｐ形領域４に下側の境界が接
する比較的薄い表面領域のみを形成している。上記ｎ形
領域３とｐ形基体４とはｐｎ接合５により互いに分かれ
ている。前記層状領域は本実施例では基体４上にエピタ
キシャル的に設けられた層により形成され、該層にはこ
れも符号３で示すアイランドがｐ形のアイランド絶縁領
域６により画成されている。
示し、該半導体装置は例えば数ボルトから数百ボルトに
到る広い電圧範囲で動作するに適した接合形電界効果ト
ランジスタ構造を有している。当該装置は、ダイオー
ド、バイポーラトランジスタ、ＭＯＳトランジスタ叉は
二重拡散形ＭＯＳトランジスタ（ＤＭＯＳＴ）のような
既知の他の回路要素と共に例えば高電圧集積回路の一部
として形成することができる。なお、これらの回路要素
は図では詳細には示されていない。当該装置は半導体本
体１を有し、該本体は本実施例ではシリコンからなる
が、例えばＧａＡｓのような他の適当な半導体材料から
なっていてもよいことは明かである。上記本体１は、表
面２に隣接する第１導電形（本実施例ではｎ形）の層状
の領域３を有している。他の実施例では上記層状領域３
は半導体本体全体で形成してもよいが、本実施例では領
域３は、以下基体と称するｐ形領域４に下側の境界が接
する比較的薄い表面領域のみを形成している。上記ｎ形
領域３とｐ形基体４とはｐｎ接合５により互いに分かれ
ている。前記層状領域は本実施例では基体４上にエピタ
キシャル的に設けられた層により形成され、該層にはこ
れも符号３で示すアイランドがｐ形のアイランド絶縁領
域６により画成されている。
【００１５】図１において符号Ｔ1で示される第１の接
合形電界効果トランジスタ、即ちＪＦＥＴ、が上記アイ
ランド３中に形成されている。このトランジスタは、チ
ャンネルが通常のように垂直方向にピンチオフするので
はなくて、表面２に平行な横方向（幅方向）にピンチオ
フするような形式のものである。前述したように、この
ような接合形電界効果トランジスタは、中でも、チャン
ネルがまさにピンチオフする電圧（いわゆるピンチオフ
電圧）を当該装置の設計段階でマスクの寸法によって製
造工程の変更を必要とせずに調整することができるとい
う利点を有している。接合形電界効果トランジスタＴ1
は、表面２に隣接するチャンネル７を有し、該チャンネ
ルを介して電流は図１における右から左に流れることが
できる。このチャンネル７は幅方向では単にゲートと称
するゲート領域８により境界を接し、該ゲートは半導体
本体に隣接する部分により形成されている。上記チャン
ネル７とゲート８はｐｎ接合９を形成し、該接合は動作
中に逆方向電圧で空乏領域を形成し、該領域は逆バイア
ス電圧が増加するに比例してチャンネル７中へと幅方向
に延びる。チャンネル７がピンチオフする電圧は、ある
ドーピング濃度が与えられた場合、ゲート８の当該チャ
ンネルの側部に位置する部分の間隔により決定される。
この間隔は、従ってピンチオフ電圧は、マスクにより設
定することが可能である。
合形電界効果トランジスタ、即ちＪＦＥＴ、が上記アイ
ランド３中に形成されている。このトランジスタは、チ
ャンネルが通常のように垂直方向にピンチオフするので
はなくて、表面２に平行な横方向（幅方向）にピンチオ
フするような形式のものである。前述したように、この
ような接合形電界効果トランジスタは、中でも、チャン
ネルがまさにピンチオフする電圧（いわゆるピンチオフ
電圧）を当該装置の設計段階でマスクの寸法によって製
造工程の変更を必要とせずに調整することができるとい
う利点を有している。接合形電界効果トランジスタＴ1
は、表面２に隣接するチャンネル７を有し、該チャンネ
ルを介して電流は図１における右から左に流れることが
できる。このチャンネル７は幅方向では単にゲートと称
するゲート領域８により境界を接し、該ゲートは半導体
本体に隣接する部分により形成されている。上記チャン
ネル７とゲート８はｐｎ接合９を形成し、該接合は動作
中に逆方向電圧で空乏領域を形成し、該領域は逆バイア
ス電圧が増加するに比例してチャンネル７中へと幅方向
に延びる。チャンネル７がピンチオフする電圧は、ある
ドーピング濃度が与えられた場合、ゲート８の当該チャ
ンネルの側部に位置する部分の間隔により決定される。
この間隔は、従ってピンチオフ電圧は、マスクにより設
定することが可能である。
【００１６】本発明によれば、チャンネル７は第２導電
形の表面領域、従って本実施例においてはｎ形層状領域
（すなわちアイランド３）内に設けられたｐ形の表面領
域により形成されている。ゲート８は、層状領域３と同
じ導電形（ｎ形）であるが該領域３よりは高いドーピン
グ濃度の表面領域１０の一部を形成しており、該表面領
域１０も層状領域３中に設けられている。図１に符号Ｔ
2で示す第２の接合形電界効果トランジスタが上記トラ
ンジスタＴ1と直列に設けられ、該第２のトランジスタ
はｐ形チャンネル１１とこれに隣接するｎ形領域１２と
を有している。このトランジスタＴ2はトランジスタＴ1
よりも高い降伏電圧及び高いピンチオフ電圧を有する
が、これらの効果は後述する。この高電圧はゲート１２
におけるドーピングの調整により得ることができ、この
ゲートは本実施例では比較的低ドーピング濃度のｎ形ア
イランド３自体により形成されている。
形の表面領域、従って本実施例においてはｎ形層状領域
（すなわちアイランド３）内に設けられたｐ形の表面領
域により形成されている。ゲート８は、層状領域３と同
じ導電形（ｎ形）であるが該領域３よりは高いドーピン
グ濃度の表面領域１０の一部を形成しており、該表面領
域１０も層状領域３中に設けられている。図１に符号Ｔ
2で示す第２の接合形電界効果トランジスタが上記トラ
ンジスタＴ1と直列に設けられ、該第２のトランジスタ
はｐ形チャンネル１１とこれに隣接するｎ形領域１２と
を有している。このトランジスタＴ2はトランジスタＴ1
よりも高い降伏電圧及び高いピンチオフ電圧を有する
が、これらの効果は後述する。この高電圧はゲート１２
におけるドーピングの調整により得ることができ、この
ゲートは本実施例では比較的低ドーピング濃度のｎ形ア
イランド３自体により形成されている。
【００１７】動作に関する限りにおいては、前記トラン
ジスタＴ1及びＴ2を半導体本体中に配線により相互接続
された別々の部品として設けることは勿論可能である
が、本発明におけるこれらトランジスタはチャンネル７
と１１とが各トランジスタＴ1及びＴ2に共通な連続した
ｐ形チャンネルを形成するような単一の構造ユニットに
統合されている。この場合、トランジスタＴ1とＴ2のゲ
ート領域８と１２は、各々、連続したｎ形領域を形成し
ている。これらの接合形電界効果トランジスタは、ソー
ス電極１５とドレイン電極１６が各々設けられた共通の
ソース領域１３とドレイン領域１４とを有している。な
お、上記の各電極は図１では概念的にしか示していな
い。接続部が不要となるように、ソース電極はゲート領
域８及び１２と一体であるのが好ましい。連続したチャ
ンネル７、１１はトランジスタＴ1においては高度にド
ープされたゲート領域８に隣接し、一方トランジスタＴ
2においてはドレインの近傍で弱目にドープされたアイ
ランド３に隣接している。トランジスタＴ2も取り囲む
高度にドープされたｎ形領域１０は、このトランジスタ
Ｔ2における降伏電圧及びピンチオフ電圧が領域１０に
より低減されてしまわない程当該トランジスタのチャン
ネル１１から大きな距離離れて位置している。ゲート領
域８以外では、上記領域１０は特にアイランド３におけ
る（通常この種の半導体装置の半導体本体上に設けられ
る配線用の）導体路の下で導電形が反転するのを防止す
るチャンネルストッパとして作用する。
ジスタＴ1及びＴ2を半導体本体中に配線により相互接続
された別々の部品として設けることは勿論可能である
が、本発明におけるこれらトランジスタはチャンネル７
と１１とが各トランジスタＴ1及びＴ2に共通な連続した
ｐ形チャンネルを形成するような単一の構造ユニットに
統合されている。この場合、トランジスタＴ1とＴ2のゲ
ート領域８と１２は、各々、連続したｎ形領域を形成し
ている。これらの接合形電界効果トランジスタは、ソー
ス電極１５とドレイン電極１６が各々設けられた共通の
ソース領域１３とドレイン領域１４とを有している。な
お、上記の各電極は図１では概念的にしか示していな
い。接続部が不要となるように、ソース電極はゲート領
域８及び１２と一体であるのが好ましい。連続したチャ
ンネル７、１１はトランジスタＴ1においては高度にド
ープされたゲート領域８に隣接し、一方トランジスタＴ
2においてはドレインの近傍で弱目にドープされたアイ
ランド３に隣接している。トランジスタＴ2も取り囲む
高度にドープされたｎ形領域１０は、このトランジスタ
Ｔ2における降伏電圧及びピンチオフ電圧が領域１０に
より低減されてしまわない程当該トランジスタのチャン
ネル１１から大きな距離離れて位置している。ゲート領
域８以外では、上記領域１０は特にアイランド３におけ
る（通常この種の半導体装置の半導体本体上に設けられ
る配線用の）導体路の下で導電形が反転するのを防止す
るチャンネルストッパとして作用する。
【００１８】トランジスタＴ2のピンチオフ電圧はチャ
ンネル１１の幅によってある範囲内で調整することが可
能である。領域１１がアイランドの厚みの一部にわたっ
てしか延在せず且つ動作中にカットオフとなるｐｎ接合
１７により下側において限定されている本実施例におい
ては、最大のピンチオフ電圧はこのｐｎ接合の間の電圧
により決まり、その場合チャンネル１１はｐｎ接合１７
から表面２までの全厚みにわたって空乏化される。
ンネル１１の幅によってある範囲内で調整することが可
能である。領域１１がアイランドの厚みの一部にわたっ
てしか延在せず且つ動作中にカットオフとなるｐｎ接合
１７により下側において限定されている本実施例におい
ては、最大のピンチオフ電圧はこのｐｎ接合の間の電圧
により決まり、その場合チャンネル１１はｐｎ接合１７
から表面２までの全厚みにわたって空乏化される。
【００１９】実現された実施例においては、前記層状領
域３は約1.2ｘ1014ホウ素原子/cm3なるドーピングのｐ
形シリコン基体４上に設けられた約20μmの厚さで約7ｘ
1014砒素原子/cm3なるドーピングのｎ形エピタキシャル
シリコン層として形成された。アイランド絶縁領域６は
基体及び表面２からのホウ素の拡散による通常の方法で
形成された。ｐ形のチャンネル７、１１はホウ素イオン
を約1.7ｘ1012イオン/cm2なるドーピングで注入するこ
とにより形成された。領域７、１１の厚さは約3μmであ
る。上記領域７、１１の幅は決定的な要素ではない、何
故ならトランジスタＴ1のチャンネル幅はｎ形ゲート領
域８により決定されるからである。このチャンネル７の
幅の特定の値は、例えば、6μmである。ｎ形ゲート領域
８と、チャンネルストッパとして作用するｎ形領域１０
とは砒素イオンを約9ｘ1015イオン/cm2なるドーピング
で注入することにより形成された。上記ゲート領域８の
最大のドーピング濃度は約1020原子/cm3であり、従って
前記エピタキシャル層のドーピング濃度よりも105程高
いことになる。
域３は約1.2ｘ1014ホウ素原子/cm3なるドーピングのｐ
形シリコン基体４上に設けられた約20μmの厚さで約7ｘ
1014砒素原子/cm3なるドーピングのｎ形エピタキシャル
シリコン層として形成された。アイランド絶縁領域６は
基体及び表面２からのホウ素の拡散による通常の方法で
形成された。ｐ形のチャンネル７、１１はホウ素イオン
を約1.7ｘ1012イオン/cm2なるドーピングで注入するこ
とにより形成された。領域７、１１の厚さは約3μmであ
る。上記領域７、１１の幅は決定的な要素ではない、何
故ならトランジスタＴ1のチャンネル幅はｎ形ゲート領
域８により決定されるからである。このチャンネル７の
幅の特定の値は、例えば、6μmである。ｎ形ゲート領域
８と、チャンネルストッパとして作用するｎ形領域１０
とは砒素イオンを約9ｘ1015イオン/cm2なるドーピング
で注入することにより形成された。上記ゲート領域８の
最大のドーピング濃度は約1020原子/cm3であり、従って
前記エピタキシャル層のドーピング濃度よりも105程高
いことになる。
【００２０】上述した構造におけるピンチオフ電圧はト
ランジスタＴ1のピンチオフ電圧で決まり、約１μＡの
飽和電流において約３ボルトである。ソースとドレイン
との間の電圧が例えば７ボルトのような低電圧において
は、トランジスタＴ2は抵抗範囲内の特性である。この
場合、チャンネル１１の抵抗はピンチオフされたチャン
ネル７の抵抗に較べると非常に低いので、チャンネル１
１の両端間の電圧降下は比較的小さい。一方、ソース１
３とドレイン１４との間の電圧が例えば700ボルトのよ
うに高くなると、トランジスタＴ2もピンチオフし、こ
れにより電圧降下の多くの部分がチャンネル１１の該ト
ランジスタがピンチオフした個所に掛かることになる。
１μＡの電流を流すには、トランジスタＴ2のゲート１
２（700ボルト）とドレインとの間の電圧が約５０ボル
トになる。この場合、トランジスタＴ1のチャンネル７
の両端間の電圧降下は約５０ボルトだけとなり、一方チ
ャンネル１１の両端間の電圧降下は約650ボルトとな
る。このことは、ソース１３が高電圧の場合においても
ｐｎ接合９の間には、高くてもこのｐｎ接合の降伏電圧
（約100ボルト）より充分に低い約50ボルトなる比較的
低電圧の逆バイアス電圧しか印加されないことを意味す
る。トランジスタＴ2におけるチャンネル１１とアイラ
ンド３との間のｐｎ接合の間の電圧は700ボルトであ
る。しかし、当該アイランドの低いドーピングレベルの
おかげで、このｐｎ接合の降伏電圧は1000ボルト程度と
非常に高く、従ってゲート−チャンネル接合の間の電圧
よりも充分に高い。
ランジスタＴ1のピンチオフ電圧で決まり、約１μＡの
飽和電流において約３ボルトである。ソースとドレイン
との間の電圧が例えば７ボルトのような低電圧において
は、トランジスタＴ2は抵抗範囲内の特性である。この
場合、チャンネル１１の抵抗はピンチオフされたチャン
ネル７の抵抗に較べると非常に低いので、チャンネル１
１の両端間の電圧降下は比較的小さい。一方、ソース１
３とドレイン１４との間の電圧が例えば700ボルトのよ
うに高くなると、トランジスタＴ2もピンチオフし、こ
れにより電圧降下の多くの部分がチャンネル１１の該ト
ランジスタがピンチオフした個所に掛かることになる。
１μＡの電流を流すには、トランジスタＴ2のゲート１
２（700ボルト）とドレインとの間の電圧が約５０ボル
トになる。この場合、トランジスタＴ1のチャンネル７
の両端間の電圧降下は約５０ボルトだけとなり、一方チ
ャンネル１１の両端間の電圧降下は約650ボルトとな
る。このことは、ソース１３が高電圧の場合においても
ｐｎ接合９の間には、高くてもこのｐｎ接合の降伏電圧
（約100ボルト）より充分に低い約50ボルトなる比較的
低電圧の逆バイアス電圧しか印加されないことを意味す
る。トランジスタＴ2におけるチャンネル１１とアイラ
ンド３との間のｐｎ接合の間の電圧は700ボルトであ
る。しかし、当該アイランドの低いドーピングレベルの
おかげで、このｐｎ接合の降伏電圧は1000ボルト程度と
非常に高く、従ってゲート−チャンネル接合の間の電圧
よりも充分に高い。
【００２１】図４は、更にいっそう高い電圧に到達する
ことが可能な一実施例の一部の斜視図を部分的に断面で
表して示している。当該半導体装置は前述したトランジ
スタＴ1とＴ2との組み合わせを含み、これらトランジス
タの各部には先の第１実施例における各部の符号と同一
の符号を付してある。この構成のものは符号Ｔ3で示す
第３の接合形電界効果トランジスタと縦続接続されてお
り、この第３のトランジスタのチャンネル２０は前記エ
ピタキシャル層３（の一部）により形成されている。従
って、このトランジスタＴ3はｎチャンネル形であり、
例えば正の電源端子に接続する高度にドープされたｎ+
ドレイン領域２１を有している。当該トランジスタＴ3
のソースは前記トランジスタＴ1のソース領域１３とゲ
ート８とに接続され、図示の実施例ではｎ+領域１０に
相当する。なお、上記トランジスタＴ3を当該半導体本
体において別個の要素として形成し、配線パターンを介
してトランジスタＴ1に接続することもできることは明
かである。上記チャンネル２０は垂直方向にピンチオフ
する。本実施例においてはトランジスタＴ3のゲート領
域はｐ形基体４のみならずｐ形表面領域２２を有し、該
表面領域２２はｐ形絶縁領域６を介して基体４に接続さ
れている。なお、上記領域２２は前記ソース及びドレイ
ン領域１３／１４と同時に形成することができる。ま
た、他の例では上記ゲート２２は絶縁領域６の表面領域
叉は埋込領域と同時に形成することもできる。また、更
に他の例ではチャンネル２０は基体側（バックゲート）
のみからピンチオフするようにすることもできる。
ことが可能な一実施例の一部の斜視図を部分的に断面で
表して示している。当該半導体装置は前述したトランジ
スタＴ1とＴ2との組み合わせを含み、これらトランジス
タの各部には先の第１実施例における各部の符号と同一
の符号を付してある。この構成のものは符号Ｔ3で示す
第３の接合形電界効果トランジスタと縦続接続されてお
り、この第３のトランジスタのチャンネル２０は前記エ
ピタキシャル層３（の一部）により形成されている。従
って、このトランジスタＴ3はｎチャンネル形であり、
例えば正の電源端子に接続する高度にドープされたｎ+
ドレイン領域２１を有している。当該トランジスタＴ3
のソースは前記トランジスタＴ1のソース領域１３とゲ
ート８とに接続され、図示の実施例ではｎ+領域１０に
相当する。なお、上記トランジスタＴ3を当該半導体本
体において別個の要素として形成し、配線パターンを介
してトランジスタＴ1に接続することもできることは明
かである。上記チャンネル２０は垂直方向にピンチオフ
する。本実施例においてはトランジスタＴ3のゲート領
域はｐ形基体４のみならずｐ形表面領域２２を有し、該
表面領域２２はｐ形絶縁領域６を介して基体４に接続さ
れている。なお、上記領域２２は前記ソース及びドレイ
ン領域１３／１４と同時に形成することができる。ま
た、他の例では上記ゲート２２は絶縁領域６の表面領域
叉は埋込領域と同時に形成することもできる。また、更
に他の例ではチャンネル２０は基体側（バックゲート）
のみからピンチオフするようにすることもできる。
【００２２】上記トランジスタＴ3の効果は前記トラン
ジスタＴ2のものと同様である。約100ボルトまでの電圧
に関しては、トランジスタＴ3はピンチオフ電圧以下の
抵抗領域にあり、従って当該トランジスタＴ3の存在は
あまり重要ではない。ドレイン２１の電圧が増加する
と、トランジスタＴ3も飽和状態に到達し、チャンネル
２０はピンチオフされる。ドレイン２１の電圧が更に増
加すると、実際にはチャンネル２０のドレイン側の電圧
だけが上昇し、ソース側の電圧は全く叉は殆ど上昇しな
い。このように、当該装置はトランジスタＴ3の降伏電
圧（＞1000ボルト）以下の電圧で動作することができ、
この降伏電圧は約１μＡの電流及び約３ボルトのピンチ
オフ電圧におけるトランジスタＴ1の降伏電圧よりもは
るかに高い。
ジスタＴ2のものと同様である。約100ボルトまでの電圧
に関しては、トランジスタＴ3はピンチオフ電圧以下の
抵抗領域にあり、従って当該トランジスタＴ3の存在は
あまり重要ではない。ドレイン２１の電圧が増加する
と、トランジスタＴ3も飽和状態に到達し、チャンネル
２０はピンチオフされる。ドレイン２１の電圧が更に増
加すると、実際にはチャンネル２０のドレイン側の電圧
だけが上昇し、ソース側の電圧は全く叉は殆ど上昇しな
い。このように、当該装置はトランジスタＴ3の降伏電
圧（＞1000ボルト）以下の電圧で動作することができ、
この降伏電圧は約１μＡの電流及び約３ボルトのピンチ
オフ電圧におけるトランジスタＴ1の降伏電圧よりもは
るかに高い。
【００２３】トランジスタＴ3における高降伏電圧を得
るために、文献から既知のRESURF原理を効果的に利用す
ることができ、これによれば層３は降伏が起きる前に全
厚みにわたって空乏化される。本出願人により出願され
公開されたオランダ特許出願公開第8005053号はRESURF
原理に基づくエピタキシャルチャンネルを持つ接合形電
界効果トランジスタを開示しており、該トランジスタに
おいては弱目にドープされたｐ形表面領域がｎ形層の表
面部にゲートに隣接して設けられ、これにより降伏電圧
を上昇させている。図４の実施例では、このような電圧
上昇領域２３がゲート２２とドレイン２１との間に設け
られている。降伏電圧を更にいっそう上昇させるために
は、１個ないし数個の上記と同様の且つ互いに分離され
た領域をドレイン２１の周囲にフローティング・リング
として設けてもよい。
るために、文献から既知のRESURF原理を効果的に利用す
ることができ、これによれば層３は降伏が起きる前に全
厚みにわたって空乏化される。本出願人により出願され
公開されたオランダ特許出願公開第8005053号はRESURF
原理に基づくエピタキシャルチャンネルを持つ接合形電
界効果トランジスタを開示しており、該トランジスタに
おいては弱目にドープされたｐ形表面領域がｎ形層の表
面部にゲートに隣接して設けられ、これにより降伏電圧
を上昇させている。図４の実施例では、このような電圧
上昇領域２３がゲート２２とドレイン２１との間に設け
られている。降伏電圧を更にいっそう上昇させるために
は、１個ないし数個の上記と同様の且つ互いに分離され
た領域をドレイン２１の周囲にフローティング・リング
として設けてもよい。
【００２４】なお、本発明は上述した実施例のみに限定
されるものではなく、当業者であれば本発明の趣旨を逸
脱しない範囲で種々変更が可能であることは明かであ
る。例えば、上述した各実施例において各領域及び半導
体領域の導電性を逆にすることが可能である。また、上
述した接合形電界効果トランジスタの構造を例えばバイ
ポーラトランジスタ、ＭＯＳトランジスタ叉はＤＭＯＳ
形のトランジスタ等の他の既知の回路要素と共通の半導
体本体中に集積化することも可能である。
されるものではなく、当業者であれば本発明の趣旨を逸
脱しない範囲で種々変更が可能であることは明かであ
る。例えば、上述した各実施例において各領域及び半導
体領域の導電性を逆にすることが可能である。また、上
述した接合形電界効果トランジスタの構造を例えばバイ
ポーラトランジスタ、ＭＯＳトランジスタ叉はＤＭＯＳ
形のトランジスタ等の他の既知の回路要素と共通の半導
体本体中に集積化することも可能である。
【図１】 図１は本発明による半導体装置の一実施例の
一部の平面図、
一部の平面図、
【図２】 図２は図１の実施例のII−II線に沿う断面
図、
図、
【図３】 図３は図１の実施例のIII−III線に沿う断面
図、
図、
【図４】 図４は本発明による半導体装置の他の実施例
を一部を断面にして示す斜視図である。
を一部を断面にして示す斜視図である。
１…半導体本体、 ２…表面、３…層
状領域、 ４…基体、５…ｐｎ接
合、 ７…チャンネル、８…ゲート
領域、 ９…ｐｎ接合、10…表面領
域、 12…ゲート領域、13…ソース
領域、 14…ドレイン領域、Ｔ1…第
１の接合形電界効果トランジスタ、Ｔ2…第２の接合形
電界効果トランジスタ。
状領域、 ４…基体、５…ｐｎ接
合、 ７…チャンネル、８…ゲート
領域、 ９…ｐｎ接合、10…表面領
域、 12…ゲート領域、13…ソース
領域、 14…ドレイン領域、Ｔ1…第
１の接合形電界効果トランジスタ、Ｔ2…第２の接合形
電界効果トランジスタ。
Claims (6)
- 【請求項１】 表面に接する第１導電形の層状領域を持
つ半導体本体を有する半導体装置であって、上記層状領
域にはチャンネルが前記表面に平行な横方向にピンチオ
フするような形式の第１の接合形電界効果トランジスタ
が設けられ、該トランジスタが前記表面に接すると共
に、前記半導体本体における当該トランジスタのゲート
領域を形成する隣接部分からｐｎ接合により分離されて
いるチャンネルを有するような半導体装置において、 前記チャンネルは第１導電形の前記層状領域に設けられ
た第２導電形の表面領域を有し、前記ゲート領域を形成
する前記層状領域よりも高いドーピング濃度を持つ第１
導電形のチャンネル制限用表面領域が前記層状領域に設
けられ、 第２導電形のチャンネルと第１導電形のゲート領域とを
持つ第２の接合形電界効果トランジスタが前記第１の接
合形電界効果トランジスタと直列に接続され、該第２の
トランジスタが前記第１のトランジスタよりも高い降伏
電圧及び高いピンチオフ電圧を有している、ことを特徴
とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、
前記第２のトランジスタの前記ゲート領域が第１導電形
の前記層状領域により形成されていることを特徴とする
半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、
前記第１及び第２の接合形電界効果トランジスタが第２
導電形のソース領域とドレイン領域との間に位置する連
続したチャンネルと、第１導電形の連続したゲート領域
とを有して統合された接合形電界効果トランジスタ構造
で形成され、前記の連続したチャンネルの前記ソース領
域と接する第１部分に隣接する前記ゲート領域の第１部
分におけるドーピング濃度が、前記チャンネルの前記ド
レイン領域の近傍に位置する第２部分に隣接する前記ゲ
ート領域の第２部分におけるドーピング濃度よりも高い
ことを特徴とする半導体装置。 - 【請求項４】 請求項３に記載の半導体装置において、
前記チャンネルは前記層状領域の厚みの一部のみにわた
って延在し、且つ、与えられた寸法に対して当該チャン
ネルの前記第２部分が当該チャンネル中を該チャンネル
の底部から前記表面を横切る方向に延びる空乏領域によ
り少なくとも実質的にピンチオフされるようなドーピン
グ濃度を有していることを特徴とする半導体装置。 - 【請求項５】 請求項３叉は請求項４に記載の半導体装
置において、前記ゲート領域が前記ソース領域に接続さ
れていることを特徴とする半導体装置。 - 【請求項６】 請求項５に記載の半導体装置において、
前記ソース領域が接合電界効果形の他のトランジスタの
ソース領域に結合され、該他のトランジスタのチャンネ
ルが第１導電形であって且つ第１導電形の前記層状領域
の一部により形成されていることを特徴とする半導体装
置。
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