JPH0685205A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0685205A JPH0685205A JP4254190A JP25419092A JPH0685205A JP H0685205 A JPH0685205 A JP H0685205A JP 4254190 A JP4254190 A JP 4254190A JP 25419092 A JP25419092 A JP 25419092A JP H0685205 A JPH0685205 A JP H0685205A
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- memory cell
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Abstract
(57)【要約】
【目的】 メモリセルを構成する素子及び配線のレイア
ウトパターンの対称性を損なうことなくメモリセルサイ
ズを小さくすることができ、ソフトエラーに対しても強
い構造のＳＲＡＭメモリを得る。 【構成】 非反転ビット線系回路１０１を構成するトラ
ンジスタＱD1及びＱA1や非反転ビット線１２１ａ等をＰ
- 半導体基板１上の第１平面内に形成し、さらに反転ビ
ット線系回路１０２を構成するトランジスタＱD2及びＱ
A2や反転ビット線１２２ａ等をＰ- 半導体基板１上の第
２平面内に上記非反転ビット線系回路１０１と重なるよ
う形成し、両回路間をスルーホール１５１，１５２によ
り接続した。
ウトパターンの対称性を損なうことなくメモリセルサイ
ズを小さくすることができ、ソフトエラーに対しても強
い構造のＳＲＡＭメモリを得る。 【構成】 非反転ビット線系回路１０１を構成するトラ
ンジスタＱD1及びＱA1や非反転ビット線１２１ａ等をＰ
- 半導体基板１上の第１平面内に形成し、さらに反転ビ
ット線系回路１０２を構成するトランジスタＱD2及びＱ
A2や反転ビット線１２２ａ等をＰ- 半導体基板１上の第
２平面内に上記非反転ビット線系回路１０１と重なるよ
う形成し、両回路間をスルーホール１５１，１５２によ
り接続した。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特にスタティック形ＲＡＭメモリ（以下ＳＲＡＭメ
モリという。）の大容量化に伴う高密度設計に関するも
のである。
し、特にスタティック形ＲＡＭメモリ（以下ＳＲＡＭメ
モリという。）の大容量化に伴う高密度設計に関するも
のである。
【０００２】
【従来の技術】図４は従来のＳＲＡＭメモリを構成する
高抵抗負荷型メモリセルを説明するための図であり、図
４(a) は該メモリセルの回路構成の一例を示す回路図で
ある。
高抵抗負荷型メモリセルを説明するための図であり、図
４(a) は該メモリセルの回路構成の一例を示す回路図で
ある。
【０００３】図４(a) において、２００は上記高抵抗負
荷型メモリセルで、このメモリセル２００では、電源Ｖ
ccと接地との間に直列接続の抵抗Ｒ1 及びドライバトラ
ンジスタＱD1と、直列接続の抵抗Ｒ2 及びドライバトラ
ンジスタＱD2とが並列に接続されており、上記ドライバ
トランジスタＱD1及びＱD2の一方のゲートが他方のドレ
イン，つまり抵抗との接続点に接続されている。また上
記ドライバトランジスタＱD1のドレインと非反転ビット
線Ｂの間にはアクセストランジスタＱA1が、ドライバト
ランジスタＱD2のドレインと反転ビット線／Ｂとの間に
はアクセストランジスタＱA2が接続され、各アクセスト
ランジスタのゲートにはワード線Ｗが接続されている。
このように高抵抗負荷型メモリセル２００は高抵抗部
と、データをラッチするドライバートランジスタと、デ
ータの書き込み、読み出しに使用するアクティブトラン
ジスタとから構成され、これらが非反転ビット線及び反
転ビット線に対して設けられた構成となっている。
荷型メモリセルで、このメモリセル２００では、電源Ｖ
ccと接地との間に直列接続の抵抗Ｒ1 及びドライバトラ
ンジスタＱD1と、直列接続の抵抗Ｒ2 及びドライバトラ
ンジスタＱD2とが並列に接続されており、上記ドライバ
トランジスタＱD1及びＱD2の一方のゲートが他方のドレ
イン，つまり抵抗との接続点に接続されている。また上
記ドライバトランジスタＱD1のドレインと非反転ビット
線Ｂの間にはアクセストランジスタＱA1が、ドライバト
ランジスタＱD2のドレインと反転ビット線／Ｂとの間に
はアクセストランジスタＱA2が接続され、各アクセスト
ランジスタのゲートにはワード線Ｗが接続されている。
このように高抵抗負荷型メモリセル２００は高抵抗部
と、データをラッチするドライバートランジスタと、デ
ータの書き込み、読み出しに使用するアクティブトラン
ジスタとから構成され、これらが非反転ビット線及び反
転ビット線に対して設けられた構成となっている。
【０００４】また、図４(b) は図４(a) の回路構成を実
現するための構成素子及び配線のレイアウトパターンを
示しており、図中２０２ａ〜２０２ｆはＰ- 半導体基板
２０１上に選択的に形成されたＮ+ 拡散領域で、これら
は概ね左右対称な平面パターンを形成している。２１１
ａは上記Ｐ- 半導体基板１の所定部分上を通過するよう
形成され、上記ワード線Ｗを構成する第１ポリシリコン
層で、上記拡散領域２０２ａ及び２０２ｂと、これらの
拡散領域に挟まれた第１ポリシリコン層の一部とから上
記ドライバトランジスタＱA1が構成され、上記拡散領域
２０２ｃ及び２０２ｄとこれらの拡散領域に挟まれた第
１ポリシリコン層の一部とから上記アクセストランジス
タＱA2が形成されている。
現するための構成素子及び配線のレイアウトパターンを
示しており、図中２０２ａ〜２０２ｆはＰ- 半導体基板
２０１上に選択的に形成されたＮ+ 拡散領域で、これら
は概ね左右対称な平面パターンを形成している。２１１
ａは上記Ｐ- 半導体基板１の所定部分上を通過するよう
形成され、上記ワード線Ｗを構成する第１ポリシリコン
層で、上記拡散領域２０２ａ及び２０２ｂと、これらの
拡散領域に挟まれた第１ポリシリコン層の一部とから上
記ドライバトランジスタＱA1が構成され、上記拡散領域
２０２ｃ及び２０２ｄとこれらの拡散領域に挟まれた第
１ポリシリコン層の一部とから上記アクセストランジス
タＱA2が形成されている。
【０００５】また２１１ｂ，２１１ｃは上記Ｐ- 半導体
基板１の所定領域上に形成された第１ポリシリコン層
で、拡散領域２０２ｆ及び２０２ｅと、これらに挟まれ
た第１ポリシリコン層２１１ｂの一部とから上記ドライ
バトランジスタＱD1が構成され、また拡散領域２０２ｆ
及び２０２ｂと、これらに挟まれた第１ポリシリコン層
２１１ｃの一部とから上記ドライバトランジスタＱD2が
構成されている。
基板１の所定領域上に形成された第１ポリシリコン層
で、拡散領域２０２ｆ及び２０２ｅと、これらに挟まれ
た第１ポリシリコン層２１１ｂの一部とから上記ドライ
バトランジスタＱD1が構成され、また拡散領域２０２ｆ
及び２０２ｂと、これらに挟まれた第１ポリシリコン層
２１１ｃの一部とから上記ドライバトランジスタＱD2が
構成されている。
【０００６】また２１２は上記ドライバトランジスタＱ
D1のドレインと上記ドライバトランジスタＱD2のゲート
とを接続するための第２ポリシリコン層で、２２１ｃ，
２２１ｂはそれぞれ該第２ポリシリコン層２１２を上記
ドライバトランジスタＱD1のドレイン，ドライバトラン
ジスタＱD2のゲートと接続するためのコンタクトホール
である。なお上記ドライバトランジスタＱD2のドレイン
と上記ドレイントランジスタＱD1のゲートとはコンタク
トホール２２１ａにより接続されている。
D1のドレインと上記ドライバトランジスタＱD2のゲート
とを接続するための第２ポリシリコン層で、２２１ｃ，
２２１ｂはそれぞれ該第２ポリシリコン層２１２を上記
ドライバトランジスタＱD1のドレイン，ドライバトラン
ジスタＱD2のゲートと接続するためのコンタクトホール
である。なお上記ドライバトランジスタＱD2のドレイン
と上記ドレイントランジスタＱD1のゲートとはコンタク
トホール２２１ａにより接続されている。
【０００７】また２１３は電源Ｖccを供給する第３ポリ
シリコン層で、コンタクトホール２２１ｄを介して上記
ドレイントランジスタＱD1のゲート，つまり第１ポリシ
リコン層２１１ｂに、コンタクトホール２２１ｅを介し
て上記ドライバトランジスタＱD2のゲート，つまり第１
ポリシリコン層２１１ｃに接続されている。また上記各
コンタクトホール２１１ｄ，２１１ｅ内に埋め込まれた
ポリシリコン層によって上記抵抗１２１，１２２が構成
されている。
シリコン層で、コンタクトホール２２１ｄを介して上記
ドレイントランジスタＱD1のゲート，つまり第１ポリシ
リコン層２１１ｂに、コンタクトホール２２１ｅを介し
て上記ドライバトランジスタＱD2のゲート，つまり第１
ポリシリコン層２１１ｃに接続されている。また上記各
コンタクトホール２１１ｄ，２１１ｅ内に埋め込まれた
ポリシリコン層によって上記抵抗１２１，１２２が構成
されている。
【０００８】さらに２１４ａ，２１４ｂはそれぞれ非反
転ビット線，反転ビット線を構成するアルミ配線で、そ
れぞれコンタクトホール２２１ｆ，２２１ｇを介してア
クセストランジスタＱA1，ＱA2のソースに接続されてい
る。そしてここでは上記第１ポリシリコン層２１１ｂと
２１１ｃ、及びアルミ配線２１４ａと２１４ｂは左右対
称に配置され、また第１ポリシリコン層２１１ａ及び第
３ポリシリコン層２１２は左右対称なパターンを有して
いる。
転ビット線，反転ビット線を構成するアルミ配線で、そ
れぞれコンタクトホール２２１ｆ，２２１ｇを介してア
クセストランジスタＱA1，ＱA2のソースに接続されてい
る。そしてここでは上記第１ポリシリコン層２１１ｂと
２１１ｃ、及びアルミ配線２１４ａと２１４ｂは左右対
称に配置され、また第１ポリシリコン層２１１ａ及び第
３ポリシリコン層２１２は左右対称なパターンを有して
いる。
【０００９】次の動作について説明する。このような構
成の高抵抗形メモリセル２００では、ワード線Ｗが活性
化されると、アクセストランジスタＱA1，ＱA2がオン
し、記憶ノード，つまりドライバトランジスタＱD1，Ｑ
D2のドレインの信号レベルが情報として非反転ビット線
Ｂ，反転ビット線／Ｂに伝達され、これにより記憶情報
が読み出される。また書き込みは、上記読出とは逆に、
上記ワード線Ｗを活性化し、アクセストランジスタＱA
1，ＱA2をオンした状態で、非反転ビット線Ｂ及び反転
ビット線／Ｂに相補的な信号を印加し、これを各ドライ
バトランジスタＱD1，ＱD2にラッチさせて、記憶ノード
に情報を記憶する。
成の高抵抗形メモリセル２００では、ワード線Ｗが活性
化されると、アクセストランジスタＱA1，ＱA2がオン
し、記憶ノード，つまりドライバトランジスタＱD1，Ｑ
D2のドレインの信号レベルが情報として非反転ビット線
Ｂ，反転ビット線／Ｂに伝達され、これにより記憶情報
が読み出される。また書き込みは、上記読出とは逆に、
上記ワード線Ｗを活性化し、アクセストランジスタＱA
1，ＱA2をオンした状態で、非反転ビット線Ｂ及び反転
ビット線／Ｂに相補的な信号を印加し、これを各ドライ
バトランジスタＱD1，ＱD2にラッチさせて、記憶ノード
に情報を記憶する。
【００１０】
【発明が解決しようとする課題】ところがこのような構
成の従来のスタティック形メモリセルでは、メモリセル
を構成するのに４つのトランジスタが必要であるため、
メモリセルの面積縮小にも限界があり、大容量メモリの
開発におけるチップサイズ等に問題点があった。
成の従来のスタティック形メモリセルでは、メモリセル
を構成するのに４つのトランジスタが必要であるため、
メモリセルの面積縮小にも限界があり、大容量メモリの
開発におけるチップサイズ等に問題点があった。
【００１１】また、上記メモリセル２００では、ドライ
バトランジスタＱD1のゲートと、ドライバトランジスタ
ＱD2のドレインとは拡散領域２０２ｂの一部により接続
されているのに対し、ドライバトランジスタＱD2のゲー
トと、ドライバトランジスタＱD1のドレインとは第２ポ
リシリコン層２１２により接続されており、このため拡
散領域２０２ｂと第２ポリシリコン層２１２とでの抵抗
値や容量値の違いにより、各ドライバトランジスタＱD1
とＱD2では、応答時間や駆動に要するパワーが異なるこ
ととなる。この結果、非反転ビット線と反転ビット線で
の負荷容量の差によってハイレベルとローレベルの応答
時間にずれが生ずる。
バトランジスタＱD1のゲートと、ドライバトランジスタ
ＱD2のドレインとは拡散領域２０２ｂの一部により接続
されているのに対し、ドライバトランジスタＱD2のゲー
トと、ドライバトランジスタＱD1のドレインとは第２ポ
リシリコン層２１２により接続されており、このため拡
散領域２０２ｂと第２ポリシリコン層２１２とでの抵抗
値や容量値の違いにより、各ドライバトランジスタＱD1
とＱD2では、応答時間や駆動に要するパワーが異なるこ
ととなる。この結果、非反転ビット線と反転ビット線で
の負荷容量の差によってハイレベルとローレベルの応答
時間にずれが生ずる。
【００１２】また各記憶ノードでの情報の保持レベルに
も差が生じ、つまりハイレベルとローレベルの一方の保
持電圧が弱くなり、特にメモリセルを構成する素子や配
線はモールド樹脂により被覆されており、メモリセルが
モールド樹脂と相対した構造となっていることもあっ
て、ソフトエラーが発生し易いという問題点もあった。
も差が生じ、つまりハイレベルとローレベルの一方の保
持電圧が弱くなり、特にメモリセルを構成する素子や配
線はモールド樹脂により被覆されており、メモリセルが
モールド樹脂と相対した構造となっていることもあっ
て、ソフトエラーが発生し易いという問題点もあった。
【００１３】この発明は上記のような問題点を解消する
ためになされたもので、メモリセルを構成する素子及び
配線のレイアウトパターンの対称性を損なうことなくメ
モリセルサイズを小さくすることができ、ソフトエラー
に対しても強い構造の半導体記憶装置を得ることを目的
とする。
ためになされたもので、メモリセルを構成する素子及び
配線のレイアウトパターンの対称性を損なうことなくメ
モリセルサイズを小さくすることができ、ソフトエラー
に対しても強い構造の半導体記憶装置を得ることを目的
とする。
【００１４】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、構成素子及び配線のレイアウトパターンが線
対称になるよう設計されたスタティック形メモリセル
を、上記レイアウトパターンをその線対称軸に沿って２
分割した第１の分割パターンに対応する構成素子及び配
線部分と、第２の分割パターンに対応する構成素子及び
配線部分とを基板上に上下に重ねて形成してなるもので
ある。
憶装置は、構成素子及び配線のレイアウトパターンが線
対称になるよう設計されたスタティック形メモリセル
を、上記レイアウトパターンをその線対称軸に沿って２
分割した第１の分割パターンに対応する構成素子及び配
線部分と、第２の分割パターンに対応する構成素子及び
配線部分とを基板上に上下に重ねて形成してなるもので
ある。
【００１５】この発明は上記半導体記憶装置において、
上記第１の分割パターンに対応する構成素子及び配線部
分を、非反転ビット線側のアクセストランジスタとドラ
イバトランジスタ、及び非反転ビット線とワード線と
し、上記第２の分割パターンに対応する構成素子及び配
線部分を、反転ビット線側のアクセストランジスタとド
ライバトランジスタ、及び反転ビット線とワード線と
し、上記スタティック形メモリセルを構成する上記各ビ
ット線，ワード線，及び各トランジスタを、第１〜第６
のポリシリコン層と，第１〜第３のアルミ配線層と，第
１及び第２の拡散層とを有する多層構造中に作り込んだ
ものである。
上記第１の分割パターンに対応する構成素子及び配線部
分を、非反転ビット線側のアクセストランジスタとドラ
イバトランジスタ、及び非反転ビット線とワード線と
し、上記第２の分割パターンに対応する構成素子及び配
線部分を、反転ビット線側のアクセストランジスタとド
ライバトランジスタ、及び反転ビット線とワード線と
し、上記スタティック形メモリセルを構成する上記各ビ
ット線，ワード線，及び各トランジスタを、第１〜第６
のポリシリコン層と，第１〜第３のアルミ配線層と，第
１及び第２の拡散層とを有する多層構造中に作り込んだ
ものである。
【００１６】
【作用】この発明においては、構成素子及び配線のレイ
アウトパターンが線対称になるよう設計されたスタティ
ック形メモリセルを、上記レイアウトパターンをその線
対称軸に沿って２分割した一方の分割パターンに対応す
る構成素子及び配線部分と、他方の分割パターンに対応
する構成素子及び配線部分とを基板上に上下に重ねて形
成したから、メモリセルを構成する素子及び配線のレイ
アウトパターンの対称性を損なうことなくメモリセルサ
イズを小さくすることができ、小面積で大容量のメモリ
セルを実現できる。
アウトパターンが線対称になるよう設計されたスタティ
ック形メモリセルを、上記レイアウトパターンをその線
対称軸に沿って２分割した一方の分割パターンに対応す
る構成素子及び配線部分と、他方の分割パターンに対応
する構成素子及び配線部分とを基板上に上下に重ねて形
成したから、メモリセルを構成する素子及び配線のレイ
アウトパターンの対称性を損なうことなくメモリセルサ
イズを小さくすることができ、小面積で大容量のメモリ
セルを実現できる。
【００１７】また非反転ビット線系回路と反転ビット線
系回路とは、基板上の別々の平面上に構成されているた
め、両回路では素子や配線のパターンが対称な同一構造
を実現することができ、両回路間での特性の差をなくす
ことができる。これによってハイレベルとローレベルの
応答時間がずれたり、一方のレベルの保持電圧が弱くな
ったりするのを防止できる。
系回路とは、基板上の別々の平面上に構成されているた
め、両回路では素子や配線のパターンが対称な同一構造
を実現することができ、両回路間での特性の差をなくす
ことができる。これによってハイレベルとローレベルの
応答時間がずれたり、一方のレベルの保持電圧が弱くな
ったりするのを防止できる。
【００１８】またこの発明においては、上記スタティッ
ク形メモリセルの構成素子及び配線を作り込むための多
層構造を、第１〜第６のポリシリコン層と，第１〜第３
のアルミ配線層と，第１及び第２の拡散層とを有し、か
つその最上層としてアルミ配線層を有する構造としたの
で、メモリセルが上記アルミ配線層により電磁的にシー
ルドされ、また外部からメモリセル内へのアルファー線
の到達確率が低減されることなり、ソフトエラー耐量を
向上することができる。
ク形メモリセルの構成素子及び配線を作り込むための多
層構造を、第１〜第６のポリシリコン層と，第１〜第３
のアルミ配線層と，第１及び第２の拡散層とを有し、か
つその最上層としてアルミ配線層を有する構造としたの
で、メモリセルが上記アルミ配線層により電磁的にシー
ルドされ、また外部からメモリセル内へのアルファー線
の到達確率が低減されることなり、ソフトエラー耐量を
向上することができる。
【００１９】
【実施例】実施例１ 以下、この発明の一実施例を図について説明する。図１
は本発明の一実施例による半導体記憶装置を構成するス
タティック形メモリセルの構造を説明するための斜視
図、図２(a) は上記メモリセルを構成する素子及び配線
の、基板上の第２平面におけるレイアウトパターンを下
側から見た平面図、図２(b) はメモリセルを構成する素
子及び配線の、基板上の第１平面におけるレイアウトパ
ターンを上側から見た平面図、図３は上記第１平面の素
子及び配線と第２平面の素子及び配線との接続関係を示
す模式的な断面図である。
は本発明の一実施例による半導体記憶装置を構成するス
タティック形メモリセルの構造を説明するための斜視
図、図２(a) は上記メモリセルを構成する素子及び配線
の、基板上の第２平面におけるレイアウトパターンを下
側から見た平面図、図２(b) はメモリセルを構成する素
子及び配線の、基板上の第１平面におけるレイアウトパ
ターンを上側から見た平面図、図３は上記第１平面の素
子及び配線と第２平面の素子及び配線との接続関係を示
す模式的な断面図である。
【００２０】図において、１００は上記従来のメモリセ
ル２００と同一の回路構成を有する、構成素子及び配線
のレイアウトパターンが線対称になるよう設計された高
抵抗負荷型メモリセルであって、上記レイアウトパター
ンをその線対称軸に沿って２分割した第１の分割パター
ンに対応する構成素子及び配線部分と、第２の分割パタ
ーンに対応する構成素子及び配線部分とをＰ- 半導体基
板１上に上下に重ねて形成してなるものである。
ル２００と同一の回路構成を有する、構成素子及び配線
のレイアウトパターンが線対称になるよう設計された高
抵抗負荷型メモリセルであって、上記レイアウトパター
ンをその線対称軸に沿って２分割した第１の分割パター
ンに対応する構成素子及び配線部分と、第２の分割パタ
ーンに対応する構成素子及び配線部分とをＰ- 半導体基
板１上に上下に重ねて形成してなるものである。
【００２１】１０１は第１の分割パターンに対応する構
成素子及び配線部分で、主として非反転ビット線１２１
ａ、ワード線１１１、該非反転ビット線側のアクセスト
ランジスタＱA1及びドライバトランジスタＱD1からなる
非反転ビット線系回路、１０２は上記第２の分割パター
ンに対応する構成素子及び配線部分で、主として非反転
ビット線１２２ａ、ワード線１１５、該非反転ビット線
側のアクセストランジスタＱA2及びドライバトランジス
タＱD2からなる反転ビット線系回路である。これらの回
路１０１及び１０２の構成素子及び配線は、第１〜第５
のポリシリコン層１１１〜１１５及び第６のポリシリコ
ン層と、第１〜第３のアルミ配線層１２１〜１２３と、
第１の拡散層１１０，１５０とを有する多層構造中に形
成されている。
成素子及び配線部分で、主として非反転ビット線１２１
ａ、ワード線１１１、該非反転ビット線側のアクセスト
ランジスタＱA1及びドライバトランジスタＱD1からなる
非反転ビット線系回路、１０２は上記第２の分割パター
ンに対応する構成素子及び配線部分で、主として非反転
ビット線１２２ａ、ワード線１１５、該非反転ビット線
側のアクセストランジスタＱA2及びドライバトランジス
タＱD2からなる反転ビット線系回路である。これらの回
路１０１及び１０２の構成素子及び配線は、第１〜第５
のポリシリコン層１１１〜１１５及び第６のポリシリコ
ン層と、第１〜第３のアルミ配線層１２１〜１２３と、
第１の拡散層１１０，１５０とを有する多層構造中に形
成されている。
【００２２】以下詳述すると、上記非反転ビット線系回
路１０１において、上記第１の拡散層１１０はＰ- 半導
体基板１上に選択的に形成されたＮ+ 拡散領域１１０ａ
〜１１０ｃから構成されている。また上記Ｐ- 半導体基
板１上の所定部分上には上記ワード線Ｗを構成する第１
ポリシリコン層１１１が形成されており、上記拡散領域
１１０ｂ及び１１０ｃと、これらに挟まれた第１ポリシ
リコン層１１１の一部とで上記アクセストランジスタＱ
A1が構成されている。また上記Ｐ- 半導体基板１上の所
定部分上には第２ポリシリコン層が形成されており、上
記拡散領域１１０ａ及び１１０ｂとこれらに挟まれた第
２ポリシリコン層の一部とで上記ドライバトランジスタ
ＱD1が構成されている。なお１１０ａ1 は上記Ｎ+ 拡散
領域１１０ａ内に形成されたＰ+ 拡散領域である。
路１０１において、上記第１の拡散層１１０はＰ- 半導
体基板１上に選択的に形成されたＮ+ 拡散領域１１０ａ
〜１１０ｃから構成されている。また上記Ｐ- 半導体基
板１上の所定部分上には上記ワード線Ｗを構成する第１
ポリシリコン層１１１が形成されており、上記拡散領域
１１０ｂ及び１１０ｃと、これらに挟まれた第１ポリシ
リコン層１１１の一部とで上記アクセストランジスタＱ
A1が構成されている。また上記Ｐ- 半導体基板１上の所
定部分上には第２ポリシリコン層が形成されており、上
記拡散領域１１０ａ及び１１０ｂとこれらに挟まれた第
２ポリシリコン層の一部とで上記ドライバトランジスタ
ＱD1が構成されている。なお１１０ａ1 は上記Ｎ+ 拡散
領域１１０ａ内に形成されたＰ+ 拡散領域である。
【００２３】また１１３は電源Ｖccを供給する第３ポリ
シリコン層で、コンタクトホール１４１を介して上記ド
ライバトランジスタＱD1のドレイン（拡散領域１１０
ｂ）に接続されている。さらに１２１ａは非反転ビット
線を構成する第１アルミ配線層で、コンタクトホール１
４２を介してアクセストランジスタＱA1のソースに接続
されている。また１２１ｂは上記第１アルミ配線層１２
１ａと平行に形成され、接地電位を供給する第１アルミ
配線層で、コンタクトホール１４３を介してＮ+拡散領
域１１０ａ及びＰ+ 拡散領域１１０ａ1 に接続されてい
る。
シリコン層で、コンタクトホール１４１を介して上記ド
ライバトランジスタＱD1のドレイン（拡散領域１１０
ｂ）に接続されている。さらに１２１ａは非反転ビット
線を構成する第１アルミ配線層で、コンタクトホール１
４２を介してアクセストランジスタＱA1のソースに接続
されている。また１２１ｂは上記第１アルミ配線層１２
１ａと平行に形成され、接地電位を供給する第１アルミ
配線層で、コンタクトホール１４３を介してＮ+拡散領
域１１０ａ及びＰ+ 拡散領域１１０ａ1 に接続されてい
る。
【００２４】一方上記反転ビット線系回路１０２におい
て、上記拡散層１５０は、Ｐ- 半導体層２の下面表面上
に選択的に形成されたＮ+ 拡散領域１５０ａ〜１５０ｃ
から構成されている。また上記Ｐ- 半導体層２下面の所
定部分上には、上記ワード線Ｗを構成する第５ポリシリ
コン層１１５が形成されており、上記拡散領域１５０ｂ
及び１５０ｃとこれらに挟まれた第５ポリシリコン層１
１５の一部とで上記アクセストランジスタＱA2が構成さ
れている。また上記Ｐ- 半導体層２下面の所定部分上に
は第４ポリシリコン層１１４が形成されており、上記拡
散領域１５０ａ及び１５０ｂとこれらに挟まれた第４ポ
リシリコン層１１４の一部とで上記ドライバトランジス
タＱD2が構成されている。なお１５０ａ1 は上記Ｎ+ 拡
散領域１５０ａ内に形成されたＰ+ 拡散領域である。
て、上記拡散層１５０は、Ｐ- 半導体層２の下面表面上
に選択的に形成されたＮ+ 拡散領域１５０ａ〜１５０ｃ
から構成されている。また上記Ｐ- 半導体層２下面の所
定部分上には、上記ワード線Ｗを構成する第５ポリシリ
コン層１１５が形成されており、上記拡散領域１５０ｂ
及び１５０ｃとこれらに挟まれた第５ポリシリコン層１
１５の一部とで上記アクセストランジスタＱA2が構成さ
れている。また上記Ｐ- 半導体層２下面の所定部分上に
は第４ポリシリコン層１１４が形成されており、上記拡
散領域１５０ａ及び１５０ｂとこれらに挟まれた第４ポ
リシリコン層１１４の一部とで上記ドライバトランジス
タＱD2が構成されている。なお１５０ａ1 は上記Ｎ+ 拡
散領域１５０ａ内に形成されたＰ+ 拡散領域である。
【００２５】また１６１は電源Ｖccを供給する上記第３
ポリシリコン層１１３と、上記ドライバトランジスタＱ
D2のドレイン（拡散領域１５０ｂ）を接続するためのコ
ンタクトホール、１２２ａは反転ビット線を構成する第
２アルミ配線層で、コンタクトホール１６２を介してア
クセストランジスタＱA2のソース（拡散領域１５０ｃ）
に接続されている。また１２２ｂは上記第２アルミ配線
層１２２ａと平行に形成され、接地電位を供給する第２
アルミ配線層で、コンタクトホール１６３を介してＮ+
拡散領域１５０ａ及びＰ+ 拡散領域１５０ａ1 に接続さ
れている。
ポリシリコン層１１３と、上記ドライバトランジスタＱ
D2のドレイン（拡散領域１５０ｂ）を接続するためのコ
ンタクトホール、１２２ａは反転ビット線を構成する第
２アルミ配線層で、コンタクトホール１６２を介してア
クセストランジスタＱA2のソース（拡散領域１５０ｃ）
に接続されている。また１２２ｂは上記第２アルミ配線
層１２２ａと平行に形成され、接地電位を供給する第２
アルミ配線層で、コンタクトホール１６３を介してＮ+
拡散領域１５０ａ及びＰ+ 拡散領域１５０ａ1 に接続さ
れている。
【００２６】また１５２は上記反転ビット線系回路１０
２のドライバトランジスタＱA2のゲートと、非反転ビッ
ト線系回路１０１のドライバトランジスタＱD1のドレイ
ンとを接続するためのスルーホール、１５１は上記非反
転ビット線系回路１０１のドライバトランジスタＱD1の
ゲートと、反転ビット線系回路１０２のドライバトラン
ジスタＱD2のドレインとを接続するためのスルーホール
である。なお上記各コンタクトホール１４１〜１４３や
スルーホール１５２は、その上側にあるポリシリコン層
やアルミ層の一部が埋め込まれた構造となっているが、
上記スルーホール１５１及びコンタクトホール１６１〜
１６３については、その上側には半導体層２が形成され
るため、第６ポリシリコン層が埋め込まれた構造となっ
ている。ここで上記コンタクトホール１４１，１６１内
に埋め込まれたポリシリコン層により上記抵抗Ｒ1 ，Ｒ
2 が構成されている。
２のドライバトランジスタＱA2のゲートと、非反転ビッ
ト線系回路１０１のドライバトランジスタＱD1のドレイ
ンとを接続するためのスルーホール、１５１は上記非反
転ビット線系回路１０１のドライバトランジスタＱD1の
ゲートと、反転ビット線系回路１０２のドライバトラン
ジスタＱD2のドレインとを接続するためのスルーホール
である。なお上記各コンタクトホール１４１〜１４３や
スルーホール１５２は、その上側にあるポリシリコン層
やアルミ層の一部が埋め込まれた構造となっているが、
上記スルーホール１５１及びコンタクトホール１６１〜
１６３については、その上側には半導体層２が形成され
るため、第６ポリシリコン層が埋め込まれた構造となっ
ている。ここで上記コンタクトホール１４１，１６１内
に埋め込まれたポリシリコン層により上記抵抗Ｒ1 ，Ｒ
2 が構成されている。
【００２７】さらに１２３は上記Ｐ- 半導体層２上に保
護酸化膜１７０を介して全面に形成され、外部から上記
第２アルミ層に接地電位を供給するための第３アルミ層
で、コンタクトホール１６４を介して上記Ｐ+ 拡散領域
１５０ａ1 に接続されている。なお１１１ａ，１１２
ａ，１１４ａ，１１５ａは上記各トランジスタを構成す
るゲート酸化膜である。
護酸化膜１７０を介して全面に形成され、外部から上記
第２アルミ層に接地電位を供給するための第３アルミ層
で、コンタクトホール１６４を介して上記Ｐ+ 拡散領域
１５０ａ1 に接続されている。なお１１１ａ，１１２
ａ，１１４ａ，１１５ａは上記各トランジスタを構成す
るゲート酸化膜である。
【００２８】次に作用効果について説明する。ここでメ
モリセルからのデータの読出し及び書込み動作は、従来
のメモリセルと同一であり、非反転ビット線系回路１０
１と反転ビット線系回路１０２との間での信号の授受
は、各スルーホール１５１，１５２を介して行われる。
モリセルからのデータの読出し及び書込み動作は、従来
のメモリセルと同一であり、非反転ビット線系回路１０
１と反転ビット線系回路１０２との間での信号の授受
は、各スルーホール１５１，１５２を介して行われる。
【００２９】このような構成のメモリセルでは、非反転
ビット線系回路１０１を構成するドライバトランジスタ
ＱD1及びアクセストランジスタＱA1や非反転ビット線を
構成する第１ポリシリコン層１２１ａ等をＰ- 半導体基
板１上の第１平面内に形成し、さらに反転ビット線系回
路１０２を構成するドライバトランジスタＱD1及びアク
セストランジスタＱA1や非反転ビット線を構成する第１
ポリシリコン層１２２ａ等をＰ- 半導体基板１上の第２
平面内に上記非反転ビット線系回路１０１と重なるよう
形成し、両回路間をスルーホール１５１，１５２により
接続したので、メモリセルを構成する素子及び配線のレ
イアウトパターンの対称性を損なうことなくメモリセル
サイズを小さくすることができ、小面積で大容量のメモ
リセルを実現できる効果がある。また非反転ビット線系
回路１０１と反転ビット線系回路１０２とは、基板上の
別々の平面上に構成されているため、両回路では素子や
配線のパターンが対称な同一構造を実現することがで
き、両回路間での特性の差をなくすことができる。これ
によってハイレベルとローレベルの応答時間がずれた
り、一方のレベルの保持電圧が弱くなったりするのを防
止できる効果がある。
ビット線系回路１０１を構成するドライバトランジスタ
ＱD1及びアクセストランジスタＱA1や非反転ビット線を
構成する第１ポリシリコン層１２１ａ等をＰ- 半導体基
板１上の第１平面内に形成し、さらに反転ビット線系回
路１０２を構成するドライバトランジスタＱD1及びアク
セストランジスタＱA1や非反転ビット線を構成する第１
ポリシリコン層１２２ａ等をＰ- 半導体基板１上の第２
平面内に上記非反転ビット線系回路１０１と重なるよう
形成し、両回路間をスルーホール１５１，１５２により
接続したので、メモリセルを構成する素子及び配線のレ
イアウトパターンの対称性を損なうことなくメモリセル
サイズを小さくすることができ、小面積で大容量のメモ
リセルを実現できる効果がある。また非反転ビット線系
回路１０１と反転ビット線系回路１０２とは、基板上の
別々の平面上に構成されているため、両回路では素子や
配線のパターンが対称な同一構造を実現することがで
き、両回路間での特性の差をなくすことができる。これ
によってハイレベルとローレベルの応答時間がずれた
り、一方のレベルの保持電圧が弱くなったりするのを防
止できる効果がある。
【００３０】また上記メモリセル１００を構成する多層
構造の最上層としてアルミ配線層１２３を形成している
ため、メモリセルがこのアルミ配線層により電磁的にシ
ールドされ、また外部からメモリセル内へのアルファー
線の到達確率が低減されることとなり、ソフトエラー耐
量を向上することができる効果がある。
構造の最上層としてアルミ配線層１２３を形成している
ため、メモリセルがこのアルミ配線層により電磁的にシ
ールドされ、また外部からメモリセル内へのアルファー
線の到達確率が低減されることとなり、ソフトエラー耐
量を向上することができる効果がある。
【００３１】
【発明の効果】以上のようにこの発明に係る半導体記憶
装置によれば、構成素子及び配線のレイアウトパターン
が線対称になるよう設計されたスタティック形メモリセ
ルを、上記レイアウトパターンをその線対称軸に沿って
２分割した一方の分割パターンに対応する構成素子及び
配線部分と、他方の分割パターンに対応する構成素子及
び配線部分とを基板上に上下に重ねて形成したので、メ
モリセルを構成する素子及び配線のレイアウトパターン
の対称性を損なうことなくメモリセルサイズを小さくす
ることができ、小面積で大容量のメモリセルを実現でき
る効果がある。
装置によれば、構成素子及び配線のレイアウトパターン
が線対称になるよう設計されたスタティック形メモリセ
ルを、上記レイアウトパターンをその線対称軸に沿って
２分割した一方の分割パターンに対応する構成素子及び
配線部分と、他方の分割パターンに対応する構成素子及
び配線部分とを基板上に上下に重ねて形成したので、メ
モリセルを構成する素子及び配線のレイアウトパターン
の対称性を損なうことなくメモリセルサイズを小さくす
ることができ、小面積で大容量のメモリセルを実現でき
る効果がある。
【００３２】また非反転ビット線系回路と反転ビット線
系回路とは、基板上の別々の平面上に構成されているた
め、両回路では素子や配線のパターンが対称な同一構造
を実現することができ、両回路間での特性の差をなくす
ことができる。これによってハイレベルとローレベルの
応答時間がずれたり、一方のレベルの保持電圧が弱くな
ったりするのを防止できる効果がある。
系回路とは、基板上の別々の平面上に構成されているた
め、両回路では素子や配線のパターンが対称な同一構造
を実現することができ、両回路間での特性の差をなくす
ことができる。これによってハイレベルとローレベルの
応答時間がずれたり、一方のレベルの保持電圧が弱くな
ったりするのを防止できる効果がある。
【００３３】またこの発明によれば上記半導体記憶装置
において、上記スタティック形メモリセルの構成素子及
び配線を形成するための多層構造を、第１〜第６のポリ
シリコン層と，第１〜第３のアルミ配線層と，第１及び
第２の拡散層とを有し、かつその最上層としてアルミ配
線層を有する構造としたので、メモリセルが上記アルミ
配線層により電磁的にシールドされ、また外部からメモ
リセル内へのアルファー線の到達確率が低減されること
となり、ソフトエラー耐量を向上することができる効果
がある。
において、上記スタティック形メモリセルの構成素子及
び配線を形成するための多層構造を、第１〜第６のポリ
シリコン層と，第１〜第３のアルミ配線層と，第１及び
第２の拡散層とを有し、かつその最上層としてアルミ配
線層を有する構造としたので、メモリセルが上記アルミ
配線層により電磁的にシールドされ、また外部からメモ
リセル内へのアルファー線の到達確率が低減されること
となり、ソフトエラー耐量を向上することができる効果
がある。
【図１】本発明の一実施例による半導体記憶装置を構成
するスタティック形メモリセルの構造を説明するための
斜視図である。
するスタティック形メモリセルの構造を説明するための
斜視図である。
【図２】図２(a) 及び図２(b) は上記メモリセルを構成
する素子及び配線の、第２及び第１平面におけるレイア
ウトパターンを示す平面図である。
する素子及び配線の、第２及び第１平面におけるレイア
ウトパターンを示す平面図である。
【図３】上記第１平面の素子及び配線と第２平面の素子
及び配線との接続関係を示す模式的な断面図である。
及び配線との接続関係を示す模式的な断面図である。
【図４】従来のＳＲＡＭメモリを構成する高抵抗負荷型
メモリセルを説明するための図であり、図４(a) は該メ
モリセルの回路構成の一例を示す回路図、図４(b) は図
４(a) の回路構成を実現するための構成素子及び配線の
レイアウトパターンを示す平面図である。
メモリセルを説明するための図であり、図４(a) は該メ
モリセルの回路構成の一例を示す回路図、図４(b) は図
４(a) の回路構成を実現するための構成素子及び配線の
レイアウトパターンを示す平面図である。
１ Ｐ- 半導体基板１ ２ Ｐ- 半導体層 １００ 高抵抗負荷型メモリセル １０１ 非反転ビット線系回路 １０２ 反転ビット線系回路 １１０，１５０ 第１，第２の拡散層 １１０ａ〜１１０ｃ 第１拡散領域 １１１〜１１５ 第１〜第５ポリシリコン層 １２１〜１２３ 第１〜第３アルミ層 １５０ａ〜１５０ｃ 第２拡散領域 ＱD1，ＱD2 ドライバトランジスタ ＱA1，ＱA2 アクセストランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】また、図４(b) は図４(a) の回路構成を実
現するための構成素子及び配線のレイアウトパターンを
示しており、図中２０２ａ〜２０２ｆはＰ- 半導体基板
２０１上に選択的に形成されたＮ+ 拡散領域で、これら
は概ね左右対称な平面パターンを形成している。２１１
ａは上記Ｐ- 半導体基板１の所定部分上を通過するよう
形成され、上記ワード線Ｗを構成する第１ポリシリコン
層で、上記拡散領域２０２ａ及び２０２ｂと、これらの
拡散領域に挟まれた第１ポリシリコン層の一部とから上
記アクセストランジスタＱA1が構成され、上記拡散領域
２０２ｃ及び２０２ｄとこれらの拡散領域に挟まれた第
１ポリシリコン層の一部とから上記アクセストランジス
タＱA2が形成されている。
現するための構成素子及び配線のレイアウトパターンを
示しており、図中２０２ａ〜２０２ｆはＰ- 半導体基板
２０１上に選択的に形成されたＮ+ 拡散領域で、これら
は概ね左右対称な平面パターンを形成している。２１１
ａは上記Ｐ- 半導体基板１の所定部分上を通過するよう
形成され、上記ワード線Ｗを構成する第１ポリシリコン
層で、上記拡散領域２０２ａ及び２０２ｂと、これらの
拡散領域に挟まれた第１ポリシリコン層の一部とから上
記アクセストランジスタＱA1が構成され、上記拡散領域
２０２ｃ及び２０２ｄとこれらの拡散領域に挟まれた第
１ポリシリコン層の一部とから上記アクセストランジス
タＱA2が形成されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】また１５２は上記反転ビット線系回路１０
２のドライバトランジスタＱD2のゲートと、非反転ビッ
ト線系回路１０１のドライバトランジスタＱD1のドレイ
ンとを接続するためのスルーホール、１５１は上記非反
転ビット線系回路１０１のドライバトランジスタＱD1の
ゲートと、反転ビット線系回路１０２のドライバトラン
ジスタＱD2のドレインとを接続するためのスルーホール
である。なお上記各コンタクトホール１４１〜１４３や
スルーホール１５２は、その上側にあるポリシリコン層
やアルミ層の一部が埋め込まれた構造となっているが、
上記スルーホール１５１及びコンタクトホール１６１〜
１６３については、その上側には半導体層２が形成され
るため、第６ポリシリコン層が埋め込まれた構造となっ
ている。ここで上記コンタクトホール１４１，１６１内
に埋め込まれたポリシリコン層により上記抵抗Ｒ1 ，Ｒ
2 が構成されている。
２のドライバトランジスタＱD2のゲートと、非反転ビッ
ト線系回路１０１のドライバトランジスタＱD1のドレイ
ンとを接続するためのスルーホール、１５１は上記非反
転ビット線系回路１０１のドライバトランジスタＱD1の
ゲートと、反転ビット線系回路１０２のドライバトラン
ジスタＱD2のドレインとを接続するためのスルーホール
である。なお上記各コンタクトホール１４１〜１４３や
スルーホール１５２は、その上側にあるポリシリコン層
やアルミ層の一部が埋め込まれた構造となっているが、
上記スルーホール１５１及びコンタクトホール１６１〜
１６３については、その上側には半導体層２が形成され
るため、第６ポリシリコン層が埋め込まれた構造となっ
ている。ここで上記コンタクトホール１４１，１６１内
に埋め込まれたポリシリコン層により上記抵抗Ｒ1 ，Ｒ
2 が構成されている。
Claims (3)
- 【請求項１】 構成素子及び配線のレイアウトパターン
が線対称になるよう設計されたスタティック形メモリセ
ルを有する半導体記憶装置において、 上記スタティック形メモリセルは、 上記レイアウトパターンをその線対称軸に沿って２分割
した一方の分割パターンに対応する構成素子及び配線
と、他方の分割パターンに対応する構成素子及び配線と
を基板上に上下に重ねて形成してなるものであることを
特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 上記第１の分割パターンに対応する構成素子及び配線
は、反転ビット線側のアクセストランジスタとドライバ
トランジスタ、及び反転ビット線とワード線であり、 上記第２の分割パターンに対応する構成素子及び配線
は、非反転ビット線側のアクセストランジスタとドライ
バトランジスタ、及び非反転ビット線とワード線であ
り、 上記スタティック形メモリセルは、上記各ビット線，ワ
ード線及び各トランジスタを、第１〜第６のポリシリコ
ン層と、第１〜第３のアルミ配線層と、第１及び第２の
拡散層とを有する多層構造中に作り込んだものであるこ
とを特徴とする半導体記憶装置。 - 【請求項３】 請求項２記載の半導体記憶装置におい
て、 上記多層構造は、その最上層としてアルミ配線層を有し
ていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254190A JPH0685205A (ja) | 1992-08-28 | 1992-08-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4254190A JPH0685205A (ja) | 1992-08-28 | 1992-08-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685205A true JPH0685205A (ja) | 1994-03-25 |
Family
ID=17261495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4254190A Pending JPH0685205A (ja) | 1992-08-28 | 1992-08-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685205A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420741B1 (en) | 1999-03-19 | 2002-07-16 | Fujitsu Limited | Ferroelectric memory having electromagnetic wave shield structure |
| DE102008015197B4 (de) * | 2007-03-30 | 2013-02-28 | Honda Motor Co., Ltd. | Ventilmechanismus eines Motors |
-
1992
- 1992-08-28 JP JP4254190A patent/JPH0685205A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420741B1 (en) | 1999-03-19 | 2002-07-16 | Fujitsu Limited | Ferroelectric memory having electromagnetic wave shield structure |
| DE102008015197B4 (de) * | 2007-03-30 | 2013-02-28 | Honda Motor Co., Ltd. | Ventilmechanismus eines Motors |
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