JPH0685205A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0685205A JPH0685205A JP4254190A JP25419092A JPH0685205A JP H0685205 A JPH0685205 A JP H0685205A JP 4254190 A JP4254190 A JP 4254190A JP 25419092 A JP25419092 A JP 25419092A JP H0685205 A JPH0685205 A JP H0685205A
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- memory cell
- inverted bit
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Abstract
(57)【要約】
【目的】 メモリセルを構成する素子及び配線のレイア
ウトパターンの対称性を損なうことなくメモリセルサイ
ズを小さくすることができ、ソフトエラーに対しても強
い構造のSRAMメモリを得る。 【構成】 非反転ビット線系回路101を構成するトラ
ンジスタQD1及びQA1や非反転ビット線121a等をP
- 半導体基板1上の第1平面内に形成し、さらに反転ビ
ット線系回路102を構成するトランジスタQD2及びQ
A2や反転ビット線122a等をP- 半導体基板1上の第
2平面内に上記非反転ビット線系回路101と重なるよ
う形成し、両回路間をスルーホール151,152によ
り接続した。
ウトパターンの対称性を損なうことなくメモリセルサイ
ズを小さくすることができ、ソフトエラーに対しても強
い構造のSRAMメモリを得る。 【構成】 非反転ビット線系回路101を構成するトラ
ンジスタQD1及びQA1や非反転ビット線121a等をP
- 半導体基板1上の第1平面内に形成し、さらに反転ビ
ット線系回路102を構成するトランジスタQD2及びQ
A2や反転ビット線122a等をP- 半導体基板1上の第
2平面内に上記非反転ビット線系回路101と重なるよ
う形成し、両回路間をスルーホール151,152によ
り接続した。
Description
【0001】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特にスタティック形RAMメモリ(以下SRAMメ
モリという。)の大容量化に伴う高密度設計に関するも
のである。
し、特にスタティック形RAMメモリ(以下SRAMメ
モリという。)の大容量化に伴う高密度設計に関するも
のである。
【0002】
【従来の技術】図4は従来のSRAMメモリを構成する
高抵抗負荷型メモリセルを説明するための図であり、図
4(a) は該メモリセルの回路構成の一例を示す回路図で
ある。
高抵抗負荷型メモリセルを説明するための図であり、図
4(a) は該メモリセルの回路構成の一例を示す回路図で
ある。
【0003】図4(a) において、200は上記高抵抗負
荷型メモリセルで、このメモリセル200では、電源V
ccと接地との間に直列接続の抵抗R1 及びドライバトラ
ンジスタQD1と、直列接続の抵抗R2 及びドライバトラ
ンジスタQD2とが並列に接続されており、上記ドライバ
トランジスタQD1及びQD2の一方のゲートが他方のドレ
イン,つまり抵抗との接続点に接続されている。また上
記ドライバトランジスタQD1のドレインと非反転ビット
線Bの間にはアクセストランジスタQA1が、ドライバト
ランジスタQD2のドレインと反転ビット線/Bとの間に
はアクセストランジスタQA2が接続され、各アクセスト
ランジスタのゲートにはワード線Wが接続されている。
このように高抵抗負荷型メモリセル200は高抵抗部
と、データをラッチするドライバートランジスタと、デ
ータの書き込み、読み出しに使用するアクティブトラン
ジスタとから構成され、これらが非反転ビット線及び反
転ビット線に対して設けられた構成となっている。
荷型メモリセルで、このメモリセル200では、電源V
ccと接地との間に直列接続の抵抗R1 及びドライバトラ
ンジスタQD1と、直列接続の抵抗R2 及びドライバトラ
ンジスタQD2とが並列に接続されており、上記ドライバ
トランジスタQD1及びQD2の一方のゲートが他方のドレ
イン,つまり抵抗との接続点に接続されている。また上
記ドライバトランジスタQD1のドレインと非反転ビット
線Bの間にはアクセストランジスタQA1が、ドライバト
ランジスタQD2のドレインと反転ビット線/Bとの間に
はアクセストランジスタQA2が接続され、各アクセスト
ランジスタのゲートにはワード線Wが接続されている。
このように高抵抗負荷型メモリセル200は高抵抗部
と、データをラッチするドライバートランジスタと、デ
ータの書き込み、読み出しに使用するアクティブトラン
ジスタとから構成され、これらが非反転ビット線及び反
転ビット線に対して設けられた構成となっている。
【0004】また、図4(b) は図4(a) の回路構成を実
現するための構成素子及び配線のレイアウトパターンを
示しており、図中202a〜202fはP- 半導体基板
201上に選択的に形成されたN+ 拡散領域で、これら
は概ね左右対称な平面パターンを形成している。211
aは上記P- 半導体基板1の所定部分上を通過するよう
形成され、上記ワード線Wを構成する第1ポリシリコン
層で、上記拡散領域202a及び202bと、これらの
拡散領域に挟まれた第1ポリシリコン層の一部とから上
記ドライバトランジスタQA1が構成され、上記拡散領域
202c及び202dとこれらの拡散領域に挟まれた第
1ポリシリコン層の一部とから上記アクセストランジス
タQA2が形成されている。
現するための構成素子及び配線のレイアウトパターンを
示しており、図中202a〜202fはP- 半導体基板
201上に選択的に形成されたN+ 拡散領域で、これら
は概ね左右対称な平面パターンを形成している。211
aは上記P- 半導体基板1の所定部分上を通過するよう
形成され、上記ワード線Wを構成する第1ポリシリコン
層で、上記拡散領域202a及び202bと、これらの
拡散領域に挟まれた第1ポリシリコン層の一部とから上
記ドライバトランジスタQA1が構成され、上記拡散領域
202c及び202dとこれらの拡散領域に挟まれた第
1ポリシリコン層の一部とから上記アクセストランジス
タQA2が形成されている。
【0005】また211b,211cは上記P- 半導体
基板1の所定領域上に形成された第1ポリシリコン層
で、拡散領域202f及び202eと、これらに挟まれ
た第1ポリシリコン層211bの一部とから上記ドライ
バトランジスタQD1が構成され、また拡散領域202f
及び202bと、これらに挟まれた第1ポリシリコン層
211cの一部とから上記ドライバトランジスタQD2が
構成されている。
基板1の所定領域上に形成された第1ポリシリコン層
で、拡散領域202f及び202eと、これらに挟まれ
た第1ポリシリコン層211bの一部とから上記ドライ
バトランジスタQD1が構成され、また拡散領域202f
及び202bと、これらに挟まれた第1ポリシリコン層
211cの一部とから上記ドライバトランジスタQD2が
構成されている。
【0006】また212は上記ドライバトランジスタQ
D1のドレインと上記ドライバトランジスタQD2のゲート
とを接続するための第2ポリシリコン層で、221c,
221bはそれぞれ該第2ポリシリコン層212を上記
ドライバトランジスタQD1のドレイン,ドライバトラン
ジスタQD2のゲートと接続するためのコンタクトホール
である。なお上記ドライバトランジスタQD2のドレイン
と上記ドレイントランジスタQD1のゲートとはコンタク
トホール221aにより接続されている。
D1のドレインと上記ドライバトランジスタQD2のゲート
とを接続するための第2ポリシリコン層で、221c,
221bはそれぞれ該第2ポリシリコン層212を上記
ドライバトランジスタQD1のドレイン,ドライバトラン
ジスタQD2のゲートと接続するためのコンタクトホール
である。なお上記ドライバトランジスタQD2のドレイン
と上記ドレイントランジスタQD1のゲートとはコンタク
トホール221aにより接続されている。
【0007】また213は電源Vccを供給する第3ポリ
シリコン層で、コンタクトホール221dを介して上記
ドレイントランジスタQD1のゲート,つまり第1ポリシ
リコン層211bに、コンタクトホール221eを介し
て上記ドライバトランジスタQD2のゲート,つまり第1
ポリシリコン層211cに接続されている。また上記各
コンタクトホール211d,211e内に埋め込まれた
ポリシリコン層によって上記抵抗121,122が構成
されている。
シリコン層で、コンタクトホール221dを介して上記
ドレイントランジスタQD1のゲート,つまり第1ポリシ
リコン層211bに、コンタクトホール221eを介し
て上記ドライバトランジスタQD2のゲート,つまり第1
ポリシリコン層211cに接続されている。また上記各
コンタクトホール211d,211e内に埋め込まれた
ポリシリコン層によって上記抵抗121,122が構成
されている。
【0008】さらに214a,214bはそれぞれ非反
転ビット線,反転ビット線を構成するアルミ配線で、そ
れぞれコンタクトホール221f,221gを介してア
クセストランジスタQA1,QA2のソースに接続されてい
る。そしてここでは上記第1ポリシリコン層211bと
211c、及びアルミ配線214aと214bは左右対
称に配置され、また第1ポリシリコン層211a及び第
3ポリシリコン層212は左右対称なパターンを有して
いる。
転ビット線,反転ビット線を構成するアルミ配線で、そ
れぞれコンタクトホール221f,221gを介してア
クセストランジスタQA1,QA2のソースに接続されてい
る。そしてここでは上記第1ポリシリコン層211bと
211c、及びアルミ配線214aと214bは左右対
称に配置され、また第1ポリシリコン層211a及び第
3ポリシリコン層212は左右対称なパターンを有して
いる。
【0009】次の動作について説明する。このような構
成の高抵抗形メモリセル200では、ワード線Wが活性
化されると、アクセストランジスタQA1,QA2がオン
し、記憶ノード,つまりドライバトランジスタQD1,Q
D2のドレインの信号レベルが情報として非反転ビット線
B,反転ビット線/Bに伝達され、これにより記憶情報
が読み出される。また書き込みは、上記読出とは逆に、
上記ワード線Wを活性化し、アクセストランジスタQA
1,QA2をオンした状態で、非反転ビット線B及び反転
ビット線/Bに相補的な信号を印加し、これを各ドライ
バトランジスタQD1,QD2にラッチさせて、記憶ノード
に情報を記憶する。
成の高抵抗形メモリセル200では、ワード線Wが活性
化されると、アクセストランジスタQA1,QA2がオン
し、記憶ノード,つまりドライバトランジスタQD1,Q
D2のドレインの信号レベルが情報として非反転ビット線
B,反転ビット線/Bに伝達され、これにより記憶情報
が読み出される。また書き込みは、上記読出とは逆に、
上記ワード線Wを活性化し、アクセストランジスタQA
1,QA2をオンした状態で、非反転ビット線B及び反転
ビット線/Bに相補的な信号を印加し、これを各ドライ
バトランジスタQD1,QD2にラッチさせて、記憶ノード
に情報を記憶する。
【0010】
【発明が解決しようとする課題】ところがこのような構
成の従来のスタティック形メモリセルでは、メモリセル
を構成するのに4つのトランジスタが必要であるため、
メモリセルの面積縮小にも限界があり、大容量メモリの
開発におけるチップサイズ等に問題点があった。
成の従来のスタティック形メモリセルでは、メモリセル
を構成するのに4つのトランジスタが必要であるため、
メモリセルの面積縮小にも限界があり、大容量メモリの
開発におけるチップサイズ等に問題点があった。
【0011】また、上記メモリセル200では、ドライ
バトランジスタQD1のゲートと、ドライバトランジスタ
QD2のドレインとは拡散領域202bの一部により接続
されているのに対し、ドライバトランジスタQD2のゲー
トと、ドライバトランジスタQD1のドレインとは第2ポ
リシリコン層212により接続されており、このため拡
散領域202bと第2ポリシリコン層212とでの抵抗
値や容量値の違いにより、各ドライバトランジスタQD1
とQD2では、応答時間や駆動に要するパワーが異なるこ
ととなる。この結果、非反転ビット線と反転ビット線で
の負荷容量の差によってハイレベルとローレベルの応答
時間にずれが生ずる。
バトランジスタQD1のゲートと、ドライバトランジスタ
QD2のドレインとは拡散領域202bの一部により接続
されているのに対し、ドライバトランジスタQD2のゲー
トと、ドライバトランジスタQD1のドレインとは第2ポ
リシリコン層212により接続されており、このため拡
散領域202bと第2ポリシリコン層212とでの抵抗
値や容量値の違いにより、各ドライバトランジスタQD1
とQD2では、応答時間や駆動に要するパワーが異なるこ
ととなる。この結果、非反転ビット線と反転ビット線で
の負荷容量の差によってハイレベルとローレベルの応答
時間にずれが生ずる。
【0012】また各記憶ノードでの情報の保持レベルに
も差が生じ、つまりハイレベルとローレベルの一方の保
持電圧が弱くなり、特にメモリセルを構成する素子や配
線はモールド樹脂により被覆されており、メモリセルが
モールド樹脂と相対した構造となっていることもあっ
て、ソフトエラーが発生し易いという問題点もあった。
も差が生じ、つまりハイレベルとローレベルの一方の保
持電圧が弱くなり、特にメモリセルを構成する素子や配
線はモールド樹脂により被覆されており、メモリセルが
モールド樹脂と相対した構造となっていることもあっ
て、ソフトエラーが発生し易いという問題点もあった。
【0013】この発明は上記のような問題点を解消する
ためになされたもので、メモリセルを構成する素子及び
配線のレイアウトパターンの対称性を損なうことなくメ
モリセルサイズを小さくすることができ、ソフトエラー
に対しても強い構造の半導体記憶装置を得ることを目的
とする。
ためになされたもので、メモリセルを構成する素子及び
配線のレイアウトパターンの対称性を損なうことなくメ
モリセルサイズを小さくすることができ、ソフトエラー
に対しても強い構造の半導体記憶装置を得ることを目的
とする。
【0014】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、構成素子及び配線のレイアウトパターンが線
対称になるよう設計されたスタティック形メモリセル
を、上記レイアウトパターンをその線対称軸に沿って2
分割した第1の分割パターンに対応する構成素子及び配
線部分と、第2の分割パターンに対応する構成素子及び
配線部分とを基板上に上下に重ねて形成してなるもので
ある。
憶装置は、構成素子及び配線のレイアウトパターンが線
対称になるよう設計されたスタティック形メモリセル
を、上記レイアウトパターンをその線対称軸に沿って2
分割した第1の分割パターンに対応する構成素子及び配
線部分と、第2の分割パターンに対応する構成素子及び
配線部分とを基板上に上下に重ねて形成してなるもので
ある。
【0015】この発明は上記半導体記憶装置において、
上記第1の分割パターンに対応する構成素子及び配線部
分を、非反転ビット線側のアクセストランジスタとドラ
イバトランジスタ、及び非反転ビット線とワード線と
し、上記第2の分割パターンに対応する構成素子及び配
線部分を、反転ビット線側のアクセストランジスタとド
ライバトランジスタ、及び反転ビット線とワード線と
し、上記スタティック形メモリセルを構成する上記各ビ
ット線,ワード線,及び各トランジスタを、第1〜第6
のポリシリコン層と,第1〜第3のアルミ配線層と,第
1及び第2の拡散層とを有する多層構造中に作り込んだ
ものである。
上記第1の分割パターンに対応する構成素子及び配線部
分を、非反転ビット線側のアクセストランジスタとドラ
イバトランジスタ、及び非反転ビット線とワード線と
し、上記第2の分割パターンに対応する構成素子及び配
線部分を、反転ビット線側のアクセストランジスタとド
ライバトランジスタ、及び反転ビット線とワード線と
し、上記スタティック形メモリセルを構成する上記各ビ
ット線,ワード線,及び各トランジスタを、第1〜第6
のポリシリコン層と,第1〜第3のアルミ配線層と,第
1及び第2の拡散層とを有する多層構造中に作り込んだ
ものである。
【0016】
【作用】この発明においては、構成素子及び配線のレイ
アウトパターンが線対称になるよう設計されたスタティ
ック形メモリセルを、上記レイアウトパターンをその線
対称軸に沿って2分割した一方の分割パターンに対応す
る構成素子及び配線部分と、他方の分割パターンに対応
する構成素子及び配線部分とを基板上に上下に重ねて形
成したから、メモリセルを構成する素子及び配線のレイ
アウトパターンの対称性を損なうことなくメモリセルサ
イズを小さくすることができ、小面積で大容量のメモリ
セルを実現できる。
アウトパターンが線対称になるよう設計されたスタティ
ック形メモリセルを、上記レイアウトパターンをその線
対称軸に沿って2分割した一方の分割パターンに対応す
る構成素子及び配線部分と、他方の分割パターンに対応
する構成素子及び配線部分とを基板上に上下に重ねて形
成したから、メモリセルを構成する素子及び配線のレイ
アウトパターンの対称性を損なうことなくメモリセルサ
イズを小さくすることができ、小面積で大容量のメモリ
セルを実現できる。
【0017】また非反転ビット線系回路と反転ビット線
系回路とは、基板上の別々の平面上に構成されているた
め、両回路では素子や配線のパターンが対称な同一構造
を実現することができ、両回路間での特性の差をなくす
ことができる。これによってハイレベルとローレベルの
応答時間がずれたり、一方のレベルの保持電圧が弱くな
ったりするのを防止できる。
系回路とは、基板上の別々の平面上に構成されているた
め、両回路では素子や配線のパターンが対称な同一構造
を実現することができ、両回路間での特性の差をなくす
ことができる。これによってハイレベルとローレベルの
応答時間がずれたり、一方のレベルの保持電圧が弱くな
ったりするのを防止できる。
【0018】またこの発明においては、上記スタティッ
ク形メモリセルの構成素子及び配線を作り込むための多
層構造を、第1〜第6のポリシリコン層と,第1〜第3
のアルミ配線層と,第1及び第2の拡散層とを有し、か
つその最上層としてアルミ配線層を有する構造としたの
で、メモリセルが上記アルミ配線層により電磁的にシー
ルドされ、また外部からメモリセル内へのアルファー線
の到達確率が低減されることなり、ソフトエラー耐量を
向上することができる。
ク形メモリセルの構成素子及び配線を作り込むための多
層構造を、第1〜第6のポリシリコン層と,第1〜第3
のアルミ配線層と,第1及び第2の拡散層とを有し、か
つその最上層としてアルミ配線層を有する構造としたの
で、メモリセルが上記アルミ配線層により電磁的にシー
ルドされ、また外部からメモリセル内へのアルファー線
の到達確率が低減されることなり、ソフトエラー耐量を
向上することができる。
【0019】
【実施例】実施例1 以下、この発明の一実施例を図について説明する。図1
は本発明の一実施例による半導体記憶装置を構成するス
タティック形メモリセルの構造を説明するための斜視
図、図2(a) は上記メモリセルを構成する素子及び配線
の、基板上の第2平面におけるレイアウトパターンを下
側から見た平面図、図2(b) はメモリセルを構成する素
子及び配線の、基板上の第1平面におけるレイアウトパ
ターンを上側から見た平面図、図3は上記第1平面の素
子及び配線と第2平面の素子及び配線との接続関係を示
す模式的な断面図である。
は本発明の一実施例による半導体記憶装置を構成するス
タティック形メモリセルの構造を説明するための斜視
図、図2(a) は上記メモリセルを構成する素子及び配線
の、基板上の第2平面におけるレイアウトパターンを下
側から見た平面図、図2(b) はメモリセルを構成する素
子及び配線の、基板上の第1平面におけるレイアウトパ
ターンを上側から見た平面図、図3は上記第1平面の素
子及び配線と第2平面の素子及び配線との接続関係を示
す模式的な断面図である。
【0020】図において、100は上記従来のメモリセ
ル200と同一の回路構成を有する、構成素子及び配線
のレイアウトパターンが線対称になるよう設計された高
抵抗負荷型メモリセルであって、上記レイアウトパター
ンをその線対称軸に沿って2分割した第1の分割パター
ンに対応する構成素子及び配線部分と、第2の分割パタ
ーンに対応する構成素子及び配線部分とをP- 半導体基
板1上に上下に重ねて形成してなるものである。
ル200と同一の回路構成を有する、構成素子及び配線
のレイアウトパターンが線対称になるよう設計された高
抵抗負荷型メモリセルであって、上記レイアウトパター
ンをその線対称軸に沿って2分割した第1の分割パター
ンに対応する構成素子及び配線部分と、第2の分割パタ
ーンに対応する構成素子及び配線部分とをP- 半導体基
板1上に上下に重ねて形成してなるものである。
【0021】101は第1の分割パターンに対応する構
成素子及び配線部分で、主として非反転ビット線121
a、ワード線111、該非反転ビット線側のアクセスト
ランジスタQA1及びドライバトランジスタQD1からなる
非反転ビット線系回路、102は上記第2の分割パター
ンに対応する構成素子及び配線部分で、主として非反転
ビット線122a、ワード線115、該非反転ビット線
側のアクセストランジスタQA2及びドライバトランジス
タQD2からなる反転ビット線系回路である。これらの回
路101及び102の構成素子及び配線は、第1〜第5
のポリシリコン層111〜115及び第6のポリシリコ
ン層と、第1〜第3のアルミ配線層121〜123と、
第1の拡散層110,150とを有する多層構造中に形
成されている。
成素子及び配線部分で、主として非反転ビット線121
a、ワード線111、該非反転ビット線側のアクセスト
ランジスタQA1及びドライバトランジスタQD1からなる
非反転ビット線系回路、102は上記第2の分割パター
ンに対応する構成素子及び配線部分で、主として非反転
ビット線122a、ワード線115、該非反転ビット線
側のアクセストランジスタQA2及びドライバトランジス
タQD2からなる反転ビット線系回路である。これらの回
路101及び102の構成素子及び配線は、第1〜第5
のポリシリコン層111〜115及び第6のポリシリコ
ン層と、第1〜第3のアルミ配線層121〜123と、
第1の拡散層110,150とを有する多層構造中に形
成されている。
【0022】以下詳述すると、上記非反転ビット線系回
路101において、上記第1の拡散層110はP- 半導
体基板1上に選択的に形成されたN+ 拡散領域110a
〜110cから構成されている。また上記P- 半導体基
板1上の所定部分上には上記ワード線Wを構成する第1
ポリシリコン層111が形成されており、上記拡散領域
110b及び110cと、これらに挟まれた第1ポリシ
リコン層111の一部とで上記アクセストランジスタQ
A1が構成されている。また上記P- 半導体基板1上の所
定部分上には第2ポリシリコン層が形成されており、上
記拡散領域110a及び110bとこれらに挟まれた第
2ポリシリコン層の一部とで上記ドライバトランジスタ
QD1が構成されている。なお110a1 は上記N+ 拡散
領域110a内に形成されたP+ 拡散領域である。
路101において、上記第1の拡散層110はP- 半導
体基板1上に選択的に形成されたN+ 拡散領域110a
〜110cから構成されている。また上記P- 半導体基
板1上の所定部分上には上記ワード線Wを構成する第1
ポリシリコン層111が形成されており、上記拡散領域
110b及び110cと、これらに挟まれた第1ポリシ
リコン層111の一部とで上記アクセストランジスタQ
A1が構成されている。また上記P- 半導体基板1上の所
定部分上には第2ポリシリコン層が形成されており、上
記拡散領域110a及び110bとこれらに挟まれた第
2ポリシリコン層の一部とで上記ドライバトランジスタ
QD1が構成されている。なお110a1 は上記N+ 拡散
領域110a内に形成されたP+ 拡散領域である。
【0023】また113は電源Vccを供給する第3ポリ
シリコン層で、コンタクトホール141を介して上記ド
ライバトランジスタQD1のドレイン(拡散領域110
b)に接続されている。さらに121aは非反転ビット
線を構成する第1アルミ配線層で、コンタクトホール1
42を介してアクセストランジスタQA1のソースに接続
されている。また121bは上記第1アルミ配線層12
1aと平行に形成され、接地電位を供給する第1アルミ
配線層で、コンタクトホール143を介してN+拡散領
域110a及びP+ 拡散領域110a1 に接続されてい
る。
シリコン層で、コンタクトホール141を介して上記ド
ライバトランジスタQD1のドレイン(拡散領域110
b)に接続されている。さらに121aは非反転ビット
線を構成する第1アルミ配線層で、コンタクトホール1
42を介してアクセストランジスタQA1のソースに接続
されている。また121bは上記第1アルミ配線層12
1aと平行に形成され、接地電位を供給する第1アルミ
配線層で、コンタクトホール143を介してN+拡散領
域110a及びP+ 拡散領域110a1 に接続されてい
る。
【0024】一方上記反転ビット線系回路102におい
て、上記拡散層150は、P- 半導体層2の下面表面上
に選択的に形成されたN+ 拡散領域150a〜150c
から構成されている。また上記P- 半導体層2下面の所
定部分上には、上記ワード線Wを構成する第5ポリシリ
コン層115が形成されており、上記拡散領域150b
及び150cとこれらに挟まれた第5ポリシリコン層1
15の一部とで上記アクセストランジスタQA2が構成さ
れている。また上記P- 半導体層2下面の所定部分上に
は第4ポリシリコン層114が形成されており、上記拡
散領域150a及び150bとこれらに挟まれた第4ポ
リシリコン層114の一部とで上記ドライバトランジス
タQD2が構成されている。なお150a1 は上記N+ 拡
散領域150a内に形成されたP+ 拡散領域である。
て、上記拡散層150は、P- 半導体層2の下面表面上
に選択的に形成されたN+ 拡散領域150a〜150c
から構成されている。また上記P- 半導体層2下面の所
定部分上には、上記ワード線Wを構成する第5ポリシリ
コン層115が形成されており、上記拡散領域150b
及び150cとこれらに挟まれた第5ポリシリコン層1
15の一部とで上記アクセストランジスタQA2が構成さ
れている。また上記P- 半導体層2下面の所定部分上に
は第4ポリシリコン層114が形成されており、上記拡
散領域150a及び150bとこれらに挟まれた第4ポ
リシリコン層114の一部とで上記ドライバトランジス
タQD2が構成されている。なお150a1 は上記N+ 拡
散領域150a内に形成されたP+ 拡散領域である。
【0025】また161は電源Vccを供給する上記第3
ポリシリコン層113と、上記ドライバトランジスタQ
D2のドレイン(拡散領域150b)を接続するためのコ
ンタクトホール、122aは反転ビット線を構成する第
2アルミ配線層で、コンタクトホール162を介してア
クセストランジスタQA2のソース(拡散領域150c)
に接続されている。また122bは上記第2アルミ配線
層122aと平行に形成され、接地電位を供給する第2
アルミ配線層で、コンタクトホール163を介してN+
拡散領域150a及びP+ 拡散領域150a1 に接続さ
れている。
ポリシリコン層113と、上記ドライバトランジスタQ
D2のドレイン(拡散領域150b)を接続するためのコ
ンタクトホール、122aは反転ビット線を構成する第
2アルミ配線層で、コンタクトホール162を介してア
クセストランジスタQA2のソース(拡散領域150c)
に接続されている。また122bは上記第2アルミ配線
層122aと平行に形成され、接地電位を供給する第2
アルミ配線層で、コンタクトホール163を介してN+
拡散領域150a及びP+ 拡散領域150a1 に接続さ
れている。
【0026】また152は上記反転ビット線系回路10
2のドライバトランジスタQA2のゲートと、非反転ビッ
ト線系回路101のドライバトランジスタQD1のドレイ
ンとを接続するためのスルーホール、151は上記非反
転ビット線系回路101のドライバトランジスタQD1の
ゲートと、反転ビット線系回路102のドライバトラン
ジスタQD2のドレインとを接続するためのスルーホール
である。なお上記各コンタクトホール141〜143や
スルーホール152は、その上側にあるポリシリコン層
やアルミ層の一部が埋め込まれた構造となっているが、
上記スルーホール151及びコンタクトホール161〜
163については、その上側には半導体層2が形成され
るため、第6ポリシリコン層が埋め込まれた構造となっ
ている。ここで上記コンタクトホール141,161内
に埋め込まれたポリシリコン層により上記抵抗R1 ,R
2 が構成されている。
2のドライバトランジスタQA2のゲートと、非反転ビッ
ト線系回路101のドライバトランジスタQD1のドレイ
ンとを接続するためのスルーホール、151は上記非反
転ビット線系回路101のドライバトランジスタQD1の
ゲートと、反転ビット線系回路102のドライバトラン
ジスタQD2のドレインとを接続するためのスルーホール
である。なお上記各コンタクトホール141〜143や
スルーホール152は、その上側にあるポリシリコン層
やアルミ層の一部が埋め込まれた構造となっているが、
上記スルーホール151及びコンタクトホール161〜
163については、その上側には半導体層2が形成され
るため、第6ポリシリコン層が埋め込まれた構造となっ
ている。ここで上記コンタクトホール141,161内
に埋め込まれたポリシリコン層により上記抵抗R1 ,R
2 が構成されている。
【0027】さらに123は上記P- 半導体層2上に保
護酸化膜170を介して全面に形成され、外部から上記
第2アルミ層に接地電位を供給するための第3アルミ層
で、コンタクトホール164を介して上記P+ 拡散領域
150a1 に接続されている。なお111a,112
a,114a,115aは上記各トランジスタを構成す
るゲート酸化膜である。
護酸化膜170を介して全面に形成され、外部から上記
第2アルミ層に接地電位を供給するための第3アルミ層
で、コンタクトホール164を介して上記P+ 拡散領域
150a1 に接続されている。なお111a,112
a,114a,115aは上記各トランジスタを構成す
るゲート酸化膜である。
【0028】次に作用効果について説明する。ここでメ
モリセルからのデータの読出し及び書込み動作は、従来
のメモリセルと同一であり、非反転ビット線系回路10
1と反転ビット線系回路102との間での信号の授受
は、各スルーホール151,152を介して行われる。
モリセルからのデータの読出し及び書込み動作は、従来
のメモリセルと同一であり、非反転ビット線系回路10
1と反転ビット線系回路102との間での信号の授受
は、各スルーホール151,152を介して行われる。
【0029】このような構成のメモリセルでは、非反転
ビット線系回路101を構成するドライバトランジスタ
QD1及びアクセストランジスタQA1や非反転ビット線を
構成する第1ポリシリコン層121a等をP- 半導体基
板1上の第1平面内に形成し、さらに反転ビット線系回
路102を構成するドライバトランジスタQD1及びアク
セストランジスタQA1や非反転ビット線を構成する第1
ポリシリコン層122a等をP- 半導体基板1上の第2
平面内に上記非反転ビット線系回路101と重なるよう
形成し、両回路間をスルーホール151,152により
接続したので、メモリセルを構成する素子及び配線のレ
イアウトパターンの対称性を損なうことなくメモリセル
サイズを小さくすることができ、小面積で大容量のメモ
リセルを実現できる効果がある。また非反転ビット線系
回路101と反転ビット線系回路102とは、基板上の
別々の平面上に構成されているため、両回路では素子や
配線のパターンが対称な同一構造を実現することがで
き、両回路間での特性の差をなくすことができる。これ
によってハイレベルとローレベルの応答時間がずれた
り、一方のレベルの保持電圧が弱くなったりするのを防
止できる効果がある。
ビット線系回路101を構成するドライバトランジスタ
QD1及びアクセストランジスタQA1や非反転ビット線を
構成する第1ポリシリコン層121a等をP- 半導体基
板1上の第1平面内に形成し、さらに反転ビット線系回
路102を構成するドライバトランジスタQD1及びアク
セストランジスタQA1や非反転ビット線を構成する第1
ポリシリコン層122a等をP- 半導体基板1上の第2
平面内に上記非反転ビット線系回路101と重なるよう
形成し、両回路間をスルーホール151,152により
接続したので、メモリセルを構成する素子及び配線のレ
イアウトパターンの対称性を損なうことなくメモリセル
サイズを小さくすることができ、小面積で大容量のメモ
リセルを実現できる効果がある。また非反転ビット線系
回路101と反転ビット線系回路102とは、基板上の
別々の平面上に構成されているため、両回路では素子や
配線のパターンが対称な同一構造を実現することがで
き、両回路間での特性の差をなくすことができる。これ
によってハイレベルとローレベルの応答時間がずれた
り、一方のレベルの保持電圧が弱くなったりするのを防
止できる効果がある。
【0030】また上記メモリセル100を構成する多層
構造の最上層としてアルミ配線層123を形成している
ため、メモリセルがこのアルミ配線層により電磁的にシ
ールドされ、また外部からメモリセル内へのアルファー
線の到達確率が低減されることとなり、ソフトエラー耐
量を向上することができる効果がある。
構造の最上層としてアルミ配線層123を形成している
ため、メモリセルがこのアルミ配線層により電磁的にシ
ールドされ、また外部からメモリセル内へのアルファー
線の到達確率が低減されることとなり、ソフトエラー耐
量を向上することができる効果がある。
【0031】
【発明の効果】以上のようにこの発明に係る半導体記憶
装置によれば、構成素子及び配線のレイアウトパターン
が線対称になるよう設計されたスタティック形メモリセ
ルを、上記レイアウトパターンをその線対称軸に沿って
2分割した一方の分割パターンに対応する構成素子及び
配線部分と、他方の分割パターンに対応する構成素子及
び配線部分とを基板上に上下に重ねて形成したので、メ
モリセルを構成する素子及び配線のレイアウトパターン
の対称性を損なうことなくメモリセルサイズを小さくす
ることができ、小面積で大容量のメモリセルを実現でき
る効果がある。
装置によれば、構成素子及び配線のレイアウトパターン
が線対称になるよう設計されたスタティック形メモリセ
ルを、上記レイアウトパターンをその線対称軸に沿って
2分割した一方の分割パターンに対応する構成素子及び
配線部分と、他方の分割パターンに対応する構成素子及
び配線部分とを基板上に上下に重ねて形成したので、メ
モリセルを構成する素子及び配線のレイアウトパターン
の対称性を損なうことなくメモリセルサイズを小さくす
ることができ、小面積で大容量のメモリセルを実現でき
る効果がある。
【0032】また非反転ビット線系回路と反転ビット線
系回路とは、基板上の別々の平面上に構成されているた
め、両回路では素子や配線のパターンが対称な同一構造
を実現することができ、両回路間での特性の差をなくす
ことができる。これによってハイレベルとローレベルの
応答時間がずれたり、一方のレベルの保持電圧が弱くな
ったりするのを防止できる効果がある。
系回路とは、基板上の別々の平面上に構成されているた
め、両回路では素子や配線のパターンが対称な同一構造
を実現することができ、両回路間での特性の差をなくす
ことができる。これによってハイレベルとローレベルの
応答時間がずれたり、一方のレベルの保持電圧が弱くな
ったりするのを防止できる効果がある。
【0033】またこの発明によれば上記半導体記憶装置
において、上記スタティック形メモリセルの構成素子及
び配線を形成するための多層構造を、第1〜第6のポリ
シリコン層と,第1〜第3のアルミ配線層と,第1及び
第2の拡散層とを有し、かつその最上層としてアルミ配
線層を有する構造としたので、メモリセルが上記アルミ
配線層により電磁的にシールドされ、また外部からメモ
リセル内へのアルファー線の到達確率が低減されること
となり、ソフトエラー耐量を向上することができる効果
がある。
において、上記スタティック形メモリセルの構成素子及
び配線を形成するための多層構造を、第1〜第6のポリ
シリコン層と,第1〜第3のアルミ配線層と,第1及び
第2の拡散層とを有し、かつその最上層としてアルミ配
線層を有する構造としたので、メモリセルが上記アルミ
配線層により電磁的にシールドされ、また外部からメモ
リセル内へのアルファー線の到達確率が低減されること
となり、ソフトエラー耐量を向上することができる効果
がある。
【図1】本発明の一実施例による半導体記憶装置を構成
するスタティック形メモリセルの構造を説明するための
斜視図である。
するスタティック形メモリセルの構造を説明するための
斜視図である。
【図2】図2(a) 及び図2(b) は上記メモリセルを構成
する素子及び配線の、第2及び第1平面におけるレイア
ウトパターンを示す平面図である。
する素子及び配線の、第2及び第1平面におけるレイア
ウトパターンを示す平面図である。
【図3】上記第1平面の素子及び配線と第2平面の素子
及び配線との接続関係を示す模式的な断面図である。
及び配線との接続関係を示す模式的な断面図である。
【図4】従来のSRAMメモリを構成する高抵抗負荷型
メモリセルを説明するための図であり、図4(a) は該メ
モリセルの回路構成の一例を示す回路図、図4(b) は図
4(a) の回路構成を実現するための構成素子及び配線の
レイアウトパターンを示す平面図である。
メモリセルを説明するための図であり、図4(a) は該メ
モリセルの回路構成の一例を示す回路図、図4(b) は図
4(a) の回路構成を実現するための構成素子及び配線の
レイアウトパターンを示す平面図である。
1 P- 半導体基板1 2 P- 半導体層 100 高抵抗負荷型メモリセル 101 非反転ビット線系回路 102 反転ビット線系回路 110,150 第1,第2の拡散層 110a〜110c 第1拡散領域 111〜115 第1〜第5ポリシリコン層 121〜123 第1〜第3アルミ層 150a〜150c 第2拡散領域 QD1,QD2 ドライバトランジスタ QA1,QA2 アクセストランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成4年11月10日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0004
【補正方法】変更
【補正内容】
【0004】また、図4(b) は図4(a) の回路構成を実
現するための構成素子及び配線のレイアウトパターンを
示しており、図中202a〜202fはP- 半導体基板
201上に選択的に形成されたN+ 拡散領域で、これら
は概ね左右対称な平面パターンを形成している。211
aは上記P- 半導体基板1の所定部分上を通過するよう
形成され、上記ワード線Wを構成する第1ポリシリコン
層で、上記拡散領域202a及び202bと、これらの
拡散領域に挟まれた第1ポリシリコン層の一部とから上
記アクセストランジスタQA1が構成され、上記拡散領域
202c及び202dとこれらの拡散領域に挟まれた第
1ポリシリコン層の一部とから上記アクセストランジス
タQA2が形成されている。
現するための構成素子及び配線のレイアウトパターンを
示しており、図中202a〜202fはP- 半導体基板
201上に選択的に形成されたN+ 拡散領域で、これら
は概ね左右対称な平面パターンを形成している。211
aは上記P- 半導体基板1の所定部分上を通過するよう
形成され、上記ワード線Wを構成する第1ポリシリコン
層で、上記拡散領域202a及び202bと、これらの
拡散領域に挟まれた第1ポリシリコン層の一部とから上
記アクセストランジスタQA1が構成され、上記拡散領域
202c及び202dとこれらの拡散領域に挟まれた第
1ポリシリコン層の一部とから上記アクセストランジス
タQA2が形成されている。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0026
【補正方法】変更
【補正内容】
【0026】また152は上記反転ビット線系回路10
2のドライバトランジスタQD2のゲートと、非反転ビッ
ト線系回路101のドライバトランジスタQD1のドレイ
ンとを接続するためのスルーホール、151は上記非反
転ビット線系回路101のドライバトランジスタQD1の
ゲートと、反転ビット線系回路102のドライバトラン
ジスタQD2のドレインとを接続するためのスルーホール
である。なお上記各コンタクトホール141〜143や
スルーホール152は、その上側にあるポリシリコン層
やアルミ層の一部が埋め込まれた構造となっているが、
上記スルーホール151及びコンタクトホール161〜
163については、その上側には半導体層2が形成され
るため、第6ポリシリコン層が埋め込まれた構造となっ
ている。ここで上記コンタクトホール141,161内
に埋め込まれたポリシリコン層により上記抵抗R1 ,R
2 が構成されている。
2のドライバトランジスタQD2のゲートと、非反転ビッ
ト線系回路101のドライバトランジスタQD1のドレイ
ンとを接続するためのスルーホール、151は上記非反
転ビット線系回路101のドライバトランジスタQD1の
ゲートと、反転ビット線系回路102のドライバトラン
ジスタQD2のドレインとを接続するためのスルーホール
である。なお上記各コンタクトホール141〜143や
スルーホール152は、その上側にあるポリシリコン層
やアルミ層の一部が埋め込まれた構造となっているが、
上記スルーホール151及びコンタクトホール161〜
163については、その上側には半導体層2が形成され
るため、第6ポリシリコン層が埋め込まれた構造となっ
ている。ここで上記コンタクトホール141,161内
に埋め込まれたポリシリコン層により上記抵抗R1 ,R
2 が構成されている。
Claims (3)
- 【請求項1】 構成素子及び配線のレイアウトパターン
が線対称になるよう設計されたスタティック形メモリセ
ルを有する半導体記憶装置において、 上記スタティック形メモリセルは、 上記レイアウトパターンをその線対称軸に沿って2分割
した一方の分割パターンに対応する構成素子及び配線
と、他方の分割パターンに対応する構成素子及び配線と
を基板上に上下に重ねて形成してなるものであることを
特徴とする半導体記憶装置。 - 【請求項2】 請求項1記載の半導体記憶装置におい
て、 上記第1の分割パターンに対応する構成素子及び配線
は、反転ビット線側のアクセストランジスタとドライバ
トランジスタ、及び反転ビット線とワード線であり、 上記第2の分割パターンに対応する構成素子及び配線
は、非反転ビット線側のアクセストランジスタとドライ
バトランジスタ、及び非反転ビット線とワード線であ
り、 上記スタティック形メモリセルは、上記各ビット線,ワ
ード線及び各トランジスタを、第1〜第6のポリシリコ
ン層と、第1〜第3のアルミ配線層と、第1及び第2の
拡散層とを有する多層構造中に作り込んだものであるこ
とを特徴とする半導体記憶装置。 - 【請求項3】 請求項2記載の半導体記憶装置におい
て、 上記多層構造は、その最上層としてアルミ配線層を有し
ていることを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4254190A JPH0685205A (ja) | 1992-08-28 | 1992-08-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4254190A JPH0685205A (ja) | 1992-08-28 | 1992-08-28 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0685205A true JPH0685205A (ja) | 1994-03-25 |
Family
ID=17261495
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4254190A Pending JPH0685205A (ja) | 1992-08-28 | 1992-08-28 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0685205A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6420741B1 (en) | 1999-03-19 | 2002-07-16 | Fujitsu Limited | Ferroelectric memory having electromagnetic wave shield structure |
DE102008015197B4 (de) * | 2007-03-30 | 2013-02-28 | Honda Motor Co., Ltd. | Ventilmechanismus eines Motors |
-
1992
- 1992-08-28 JP JP4254190A patent/JPH0685205A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6420741B1 (en) | 1999-03-19 | 2002-07-16 | Fujitsu Limited | Ferroelectric memory having electromagnetic wave shield structure |
DE102008015197B4 (de) * | 2007-03-30 | 2013-02-28 | Honda Motor Co., Ltd. | Ventilmechanismus eines Motors |
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