JPH0684360A - 出力回路 - Google Patents
出力回路Info
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- JPH0684360A JPH0684360A JP4233927A JP23392792A JPH0684360A JP H0684360 A JPH0684360 A JP H0684360A JP 4233927 A JP4233927 A JP 4233927A JP 23392792 A JP23392792 A JP 23392792A JP H0684360 A JPH0684360 A JP H0684360A
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Abstract
(57)【要約】
【目的】 ＤＲＡＭ等の出力回路において、“０”の読
出し速度の向上を図る。 【構成】 “０”の読出し時において、放電電流の分流
用の容量２５の一方の電極側のノードＮ２１を、ＮＭＯ
Ｓ２３によって予め接地電位Ｖｓｓに設定する。そし
て、“０”の読出し動作に同期してＮＭＯＳ２４をオン
状態にし、ノードＮ２１を出力端子６に接続する。する
と、ＮＭＯＳ４を介した放電電流分が減少し、ノードＮ
１の電位上昇が軽減されて該ＮＭＯＳ４のｇｍがあまり
低減されず、速やかな“０”の読出しが可能となる。
出し速度の向上を図る。 【構成】 “０”の読出し時において、放電電流の分流
用の容量２５の一方の電極側のノードＮ２１を、ＮＭＯ
Ｓ２３によって予め接地電位Ｖｓｓに設定する。そし
て、“０”の読出し動作に同期してＮＭＯＳ２４をオン
状態にし、ノードＮ２１を出力端子６に接続する。する
と、ＮＭＯＳ４を介した放電電流分が減少し、ノードＮ
１の電位上昇が軽減されて該ＮＭＯＳ４のｇｍがあまり
低減されず、速やかな“０”の読出しが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、複数の出力端子を有す
るダイナミックランダムアクセスメモリ（以下、ＤＲＡ
Ｍという）のような半導体記憶装置等に設けられる出力
回路に関するものである。
るダイナミックランダムアクセスメモリ（以下、ＤＲＡ
Ｍという）のような半導体記憶装置等に設けられる出力
回路に関するものである。
【０００２】
【従来の技術】図２は、例えばＤＲＡＭに設けられる出
力回路の一構成例を示す回路図である。
力回路の一構成例を示す回路図である。
【０００３】この出力回路は、メモリセルアレイから読
出された相補的な第１，第２の入力信号Ｓ１，Ｓ２をそ
れぞれ入力する一対の入力端子１，２を有し、その入力
端子１，２が第１，第２の出力トランジスタ（例えば、
Ｎ型エンハンスメント型ＭＯＳＦＥＴ、以下ＮＭＯＳと
いう）３，４のゲートにそれぞれ接続されている。第１
のＮＭＯＳ３は、ドレインが外部の電源電位Ｖｃｃに、
ソースが第２のＮＭＯＳ４のドレイン及び出力端子６
に、それぞれ接続されている。第２のＮＭＯＳ４のソー
スは、ノードＮ１に接続され、そのノードＮ１が寄生抵
抗５を介して接地電位Ｖｓｓに接続されている。出力端
子６には、外部の負荷回路１０が接続されている。この
外部の負荷回路１０は、例えば１００ｐＦの負荷容量１
１を有している。図３は、図２に示す出力回路のタイム
チャートであり、この図を参照しつつ、図２の動作を説
明する。リセット時は、入力端子１，２に入力される第
１，第２の入力信号Ｓ１，Ｓ２がＶｓｓレベルであり、
ＮＭＯＳ３，４がオフ状態となる。そのため、出力端子
６がハイインピーダンス状態（以下、ＨＺ状態という）
となり、例えば１．５Ｖに設定されている。“０”読出
し時は、入力端子１に入力される第１の入力信号Ｓ１が
Ｖｓｓレベルを保持し、入力端子２に入力される第２の
入力信号Ｓ２がＶｃｃレベルへ遷移する。そのため、Ｎ
ＭＯＳ３がオフ状態を保持し、ＮＭＯＳ４がオン状態と
なり、出力端子６がノードＮ１及び寄生抵抗５を介して
Ｖｓｓレベルへ遷移し、“０”が読出される。
出された相補的な第１，第２の入力信号Ｓ１，Ｓ２をそ
れぞれ入力する一対の入力端子１，２を有し、その入力
端子１，２が第１，第２の出力トランジスタ（例えば、
Ｎ型エンハンスメント型ＭＯＳＦＥＴ、以下ＮＭＯＳと
いう）３，４のゲートにそれぞれ接続されている。第１
のＮＭＯＳ３は、ドレインが外部の電源電位Ｖｃｃに、
ソースが第２のＮＭＯＳ４のドレイン及び出力端子６
に、それぞれ接続されている。第２のＮＭＯＳ４のソー
スは、ノードＮ１に接続され、そのノードＮ１が寄生抵
抗５を介して接地電位Ｖｓｓに接続されている。出力端
子６には、外部の負荷回路１０が接続されている。この
外部の負荷回路１０は、例えば１００ｐＦの負荷容量１
１を有している。図３は、図２に示す出力回路のタイム
チャートであり、この図を参照しつつ、図２の動作を説
明する。リセット時は、入力端子１，２に入力される第
１，第２の入力信号Ｓ１，Ｓ２がＶｓｓレベルであり、
ＮＭＯＳ３，４がオフ状態となる。そのため、出力端子
６がハイインピーダンス状態（以下、ＨＺ状態という）
となり、例えば１．５Ｖに設定されている。“０”読出
し時は、入力端子１に入力される第１の入力信号Ｓ１が
Ｖｓｓレベルを保持し、入力端子２に入力される第２の
入力信号Ｓ２がＶｃｃレベルへ遷移する。そのため、Ｎ
ＭＯＳ３がオフ状態を保持し、ＮＭＯＳ４がオン状態と
なり、出力端子６がノードＮ１及び寄生抵抗５を介して
Ｖｓｓレベルへ遷移し、“０”が読出される。
【０００４】同様に、“１”読出し時は、入力端子１に
入力される第１の入力信号Ｓ１がＶｃｃレベルへ遷移
し、入力端子２に入力される第２の入力信号Ｓ２がＶｓ
ｓレベルを保持する。そのため、ＮＭＯＳ３がオン状態
となり、ＮＭＯＳ４がオフ状態を保持するため、出力端
子６が（Ｖｃｃ−Ｖｔｈ）レベル（但し、Ｖｔｈ；ＮＭ
ＯＳの閾値電圧）へ遷移し、“１”が読出される。
入力される第１の入力信号Ｓ１がＶｃｃレベルへ遷移
し、入力端子２に入力される第２の入力信号Ｓ２がＶｓ
ｓレベルを保持する。そのため、ＮＭＯＳ３がオン状態
となり、ＮＭＯＳ４がオフ状態を保持するため、出力端
子６が（Ｖｃｃ−Ｖｔｈ）レベル（但し、Ｖｔｈ；ＮＭ
ＯＳの閾値電圧）へ遷移し、“１”が読出される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記構
成の出力回路では、次のような課題があった。図２の出
力回路において、“０”読出し時には、ＮＭＯＳ４及び
寄生抵抗５を介して出力端子６をＶｓｓレベルへ遷移さ
せるために、１００ｐＦの負荷容量１１の電荷量１５０
ｐＱ（１００ｐＦ×１．５Ｖ）を放電する必要があり、
この放電の際に、ＮＭＯＳ４を介した放電電流により、
寄生抵抗５に接続されたノードＮ１がＶｓｓレベルから
上昇する。そのため、ＮＭＯＳ４のドレイン・ソース間
の電位差が小さくなり、該ＮＭＯＳ４のゲイン（以下、
ｇｍという）が減少し、“０”読出し速度が遅くなる。
通常、ＤＲＡＭでは、出力端子６の電位が０．４Ｖに達
した時点で“０”読出しが外部に認識されるので、その
“０”読出し時の応答が遅くなる。特に、ＤＲＡＭのよ
うに複数ビットの出力端子６を有する場合、放電電流が
さらに増加するため、“０”読出し速度がさらに遅くな
るという問題があり、それを比較的簡単な回路で解決す
ることが困難であった。本発明は、前記従来技術が持っ
ていた課題として、“０”読出し速度が遅いという点に
ついて解決した、ＤＲＡＭ等に設けられる出力回路を提
供するものである。
成の出力回路では、次のような課題があった。図２の出
力回路において、“０”読出し時には、ＮＭＯＳ４及び
寄生抵抗５を介して出力端子６をＶｓｓレベルへ遷移さ
せるために、１００ｐＦの負荷容量１１の電荷量１５０
ｐＱ（１００ｐＦ×１．５Ｖ）を放電する必要があり、
この放電の際に、ＮＭＯＳ４を介した放電電流により、
寄生抵抗５に接続されたノードＮ１がＶｓｓレベルから
上昇する。そのため、ＮＭＯＳ４のドレイン・ソース間
の電位差が小さくなり、該ＮＭＯＳ４のゲイン（以下、
ｇｍという）が減少し、“０”読出し速度が遅くなる。
通常、ＤＲＡＭでは、出力端子６の電位が０．４Ｖに達
した時点で“０”読出しが外部に認識されるので、その
“０”読出し時の応答が遅くなる。特に、ＤＲＡＭのよ
うに複数ビットの出力端子６を有する場合、放電電流が
さらに増加するため、“０”読出し速度がさらに遅くな
るという問題があり、それを比較的簡単な回路で解決す
ることが困難であった。本発明は、前記従来技術が持っ
ていた課題として、“０”読出し速度が遅いという点に
ついて解決した、ＤＲＡＭ等に設けられる出力回路を提
供するものである。
【０００６】
【課題を解決するための手段】第１の発明では、前記課
題を解決するために、出力端子と第１の電源電位間に直
列接続され、第１の入力信号によってオン，オフ動作す
る第１の出力トランジスタと、前記出力端子と第２の電
源電位間に直列接続され、前記第１の入力信号に対して
相補的な第２の入力信号によってオン，オフ動作する第
２の出力トランジスタとを、備えたＤＲＡＭ等の出力回
路において、次のような手段を設けている。即ち、ノー
ドと前記第１の電源電位間に接続された容量と、前記ノ
ードを予め前記第２の電源電位に設定する第１のスイッ
チ手段と、前記第２の入力信号に同期した制御信号によ
りオン状態となって前記出力端子と前記ノードを接続す
る第２のスイッチ手段とを、設けている。
題を解決するために、出力端子と第１の電源電位間に直
列接続され、第１の入力信号によってオン，オフ動作す
る第１の出力トランジスタと、前記出力端子と第２の電
源電位間に直列接続され、前記第１の入力信号に対して
相補的な第２の入力信号によってオン，オフ動作する第
２の出力トランジスタとを、備えたＤＲＡＭ等の出力回
路において、次のような手段を設けている。即ち、ノー
ドと前記第１の電源電位間に接続された容量と、前記ノ
ードを予め前記第２の電源電位に設定する第１のスイッ
チ手段と、前記第２の入力信号に同期した制御信号によ
りオン状態となって前記出力端子と前記ノードを接続す
る第２のスイッチ手段とを、設けている。
【０００７】第２の発明では、第１の発明と同様に第１
及び第２の出力トランジスタを備えた出力回路におい
て、第１と第２のノード間に接続された容量と、前記第
１のノードを予め前記第２の電源電位に設定する第１の
スイッチ手段と、インバータと、前記第２の入力信号ま
たは制御信号によりオン状態となって前記出力端子と前
記第１のノードを接続する第２のスイッチ手段とを、備
えている。ここで、インバータは、前記第２の入力信号
を反転してまたは該第２の入力信号よりもタイミングの
遅れた制御信号を反転して、前記第２のノードを予め前
記第１の電源電位に設定し、かつ前記第２の入力信号に
同期して前記第２のノードを前記第２の電源電位へ遷移
させる機能を有している。
及び第２の出力トランジスタを備えた出力回路におい
て、第１と第２のノード間に接続された容量と、前記第
１のノードを予め前記第２の電源電位に設定する第１の
スイッチ手段と、インバータと、前記第２の入力信号ま
たは制御信号によりオン状態となって前記出力端子と前
記第１のノードを接続する第２のスイッチ手段とを、備
えている。ここで、インバータは、前記第２の入力信号
を反転してまたは該第２の入力信号よりもタイミングの
遅れた制御信号を反転して、前記第２のノードを予め前
記第１の電源電位に設定し、かつ前記第２の入力信号に
同期して前記第２のノードを前記第２の電源電位へ遷移
させる機能を有している。
【０００８】第３の発明では、第１の発明と同様に第１
及び第２の出力トランジスタを備えた出力回路におい
て、第１と第２のノード間に接続された容量と、前記第
１のノードを予め前記第２の電源電位に設定する第１の
スイッチ手段と、インバータと、前記第２の入力信号に
よりオン状態となって前記出力端子と前記第１のノード
を接続する第２のスイッチ手段とを、備えている。ここ
で、インバータは、前記第２の入力信号あるいはそれよ
りもタイミングの遅れた制御信号を反転して、前記第２
のノードを予め前記第１の電源電位に設定し、かつ前記
第２の入力信号に同期して前記第２のノードを前記第２
の電源電位へ遷移させる機能を有している。
及び第２の出力トランジスタを備えた出力回路におい
て、第１と第２のノード間に接続された容量と、前記第
１のノードを予め前記第２の電源電位に設定する第１の
スイッチ手段と、インバータと、前記第２の入力信号に
よりオン状態となって前記出力端子と前記第１のノード
を接続する第２のスイッチ手段とを、備えている。ここ
で、インバータは、前記第２の入力信号あるいはそれよ
りもタイミングの遅れた制御信号を反転して、前記第２
のノードを予め前記第１の電源電位に設定し、かつ前記
第２の入力信号に同期して前記第２のノードを前記第２
の電源電位へ遷移させる機能を有している。
【０００９】
【作用】第１の発明によれば、以上のように出力回路を
構成したので、容量と第１，第２のスイッチ手段を有す
る容量性の分流回路が、例えば“０”の読出し動作時に
おいて出力端子を第２の電源電位に放電する際に、第２
の出力トランジスタと並列に接続される。即ち、“０”
の読出し時において、放電電流の分流用の容量の一方の
電極側のノードが、第１のスイッチ手段によって予め第
２の電源電位に設定される。そして、“０”の読出し動
作に同期して第２のスイッチ手段がオン状態となり、ノ
ードが出力端子に接続されて分流回路が活性化される。
これにより、“０”の読出し速度の向上が図れる。
構成したので、容量と第１，第２のスイッチ手段を有す
る容量性の分流回路が、例えば“０”の読出し動作時に
おいて出力端子を第２の電源電位に放電する際に、第２
の出力トランジスタと並列に接続される。即ち、“０”
の読出し時において、放電電流の分流用の容量の一方の
電極側のノードが、第１のスイッチ手段によって予め第
２の電源電位に設定される。そして、“０”の読出し動
作に同期して第２のスイッチ手段がオン状態となり、ノ
ードが出力端子に接続されて分流回路が活性化される。
これにより、“０”の読出し速度の向上が図れる。
【００１０】第２及び第３の発明では、容量、第１，第
２のスイッチ手段、及びインバータを有する容量性の分
流回路が、例えば“０”の読出し時において出力端子を
第２の電源電位へ放電する際に、第２の出力トランジス
タと並列に接続される。即ち、“０”の読出し時におい
て、放電電流の分流用の容量の一方の電極側の第１のノ
ードが、第１のスイッチ手段によって予め第２の電源電
位に設定されると共に、該容量の他方の電極側の第２の
ノードが、インバータの出力によって予め第１の電源電
位に設定される。そして、“０”の読出し動作に同期し
て、第２のノードが第１の電源電位から第２の電源電位
へ遷移する際、容量帰還が働き、“０”の読出し速度の
向上が図れる。従って、前記課題を解決できるのであ
る。
２のスイッチ手段、及びインバータを有する容量性の分
流回路が、例えば“０”の読出し時において出力端子を
第２の電源電位へ放電する際に、第２の出力トランジス
タと並列に接続される。即ち、“０”の読出し時におい
て、放電電流の分流用の容量の一方の電極側の第１のノ
ードが、第１のスイッチ手段によって予め第２の電源電
位に設定されると共に、該容量の他方の電極側の第２の
ノードが、インバータの出力によって予め第１の電源電
位に設定される。そして、“０”の読出し動作に同期し
て、第２のノードが第１の電源電位から第２の電源電位
へ遷移する際、容量帰還が働き、“０”の読出し速度の
向上が図れる。従って、前記課題を解決できるのであ
る。
【００１１】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すＤＲＡＭの出力回
路の回路図であり、従来の図２中の要素と共通の要素に
は共通の符号が付されている。この出力回路では、従来
の図２と同様に、図示しないメモリセルアレイから読出
された相補的な第１，第２の入力信号Ｓ１，Ｓ２を入力
する一対の入力端子１，２を有し、その入力端子１，２
が、第１の出力トランジスタであるＮＭＯＳ３のゲート
と、第２の出力トランジスタであるＮＭＯＳ４のゲート
とに、それぞれ接続されている。ＮＭＯＳ３のドレイン
は第１の電源電位（例えば、外部の電源電位）Ｖｃｃに
接続され、ソースがＮＭＯＳ４のドレイン及び出力端子
６に接続されている。ＮＭＯＳ４のソースは、ノードＮ
１及び寄生抵抗５を介して第２の電源電位（例えば、接
地電位）Ｖｓｓに接続されている。出力端子６には、例
えば１００ｐＦの負荷容量１１を有する外部の負荷回路
１０が接続されている。
路の回路図であり、従来の図２中の要素と共通の要素に
は共通の符号が付されている。この出力回路では、従来
の図２と同様に、図示しないメモリセルアレイから読出
された相補的な第１，第２の入力信号Ｓ１，Ｓ２を入力
する一対の入力端子１，２を有し、その入力端子１，２
が、第１の出力トランジスタであるＮＭＯＳ３のゲート
と、第２の出力トランジスタであるＮＭＯＳ４のゲート
とに、それぞれ接続されている。ＮＭＯＳ３のドレイン
は第１の電源電位（例えば、外部の電源電位）Ｖｃｃに
接続され、ソースがＮＭＯＳ４のドレイン及び出力端子
６に接続されている。ＮＭＯＳ４のソースは、ノードＮ
１及び寄生抵抗５を介して第２の電源電位（例えば、接
地電位）Ｖｓｓに接続されている。出力端子６には、例
えば１００ｐＦの負荷容量１１を有する外部の負荷回路
１０が接続されている。
【００１２】本実施例の出力回路では、従来の図２の出
力回路に、分流回路２０が接続されている。分流回路２
０は、読出すべきメモリセルのデータ“０”，“１”に
応じた制御信号Ｓ２１，Ｓ２２を入力する入力端子２
１，２２を有し、その入力端子２１が第１のスイッチ手
段（例えば、ＮＭＯＳ）２３のゲートに接続され、さら
に入力端子２２が第２のスイッチ手段（例えば、ＮＭＯ
Ｓ）２４のゲートに接続されている。ＮＭＯＳ２３のソ
ースは接地電位Ｖｓｓに接続され、ドレインがノードＮ
２１に接続されている。ＮＭＯＳ２４のドレインは出力
端子６に接続され、ソースがノードＮ２１に接続されて
いる。ノードＮ２１は、容量２５を介して電源電位Ｖｃ
ｃに接続されている。
力回路に、分流回路２０が接続されている。分流回路２
０は、読出すべきメモリセルのデータ“０”，“１”に
応じた制御信号Ｓ２１，Ｓ２２を入力する入力端子２
１，２２を有し、その入力端子２１が第１のスイッチ手
段（例えば、ＮＭＯＳ）２３のゲートに接続され、さら
に入力端子２２が第２のスイッチ手段（例えば、ＮＭＯ
Ｓ）２４のゲートに接続されている。ＮＭＯＳ２３のソ
ースは接地電位Ｖｓｓに接続され、ドレインがノードＮ
２１に接続されている。ＮＭＯＳ２４のドレインは出力
端子６に接続され、ソースがノードＮ２１に接続されて
いる。ノードＮ２１は、容量２５を介して電源電位Ｖｃ
ｃに接続されている。
【００１３】図４は、図１に示す出力回路のタイムチャ
ートであり、この図を参照しつつ、図１の動作を説明す
る。リセット時は、第１，第２の入力信号Ｓ１，Ｓ２が
入力される入力端子１，２がＶｓｓレベルである。その
ため、ＮＭＯＳ３，４がオフ状態となり、出力端子６が
ＨＺ状態となって例えば１．５Ｖに設定されている。ま
た、制御信号Ｓ２１が入力される入力端子２１がＶｃｃ
レベル、制御信号Ｓ２２が入力される入力端子２２がＶ
ｓｓレベルである。入力端子２１がＶｃｃレベルのと
き、ＮＭＯＳ２３がオン状態となり、ノードＮ２１がＶ
ｓｓレベルへ放電される。入力端子２２がＶｓｓレベル
のとき、ＮＭＯＳ２４がオフ状態となり、該分流回路２
０が出力端子６から切り離される。
ートであり、この図を参照しつつ、図１の動作を説明す
る。リセット時は、第１，第２の入力信号Ｓ１，Ｓ２が
入力される入力端子１，２がＶｓｓレベルである。その
ため、ＮＭＯＳ３，４がオフ状態となり、出力端子６が
ＨＺ状態となって例えば１．５Ｖに設定されている。ま
た、制御信号Ｓ２１が入力される入力端子２１がＶｃｃ
レベル、制御信号Ｓ２２が入力される入力端子２２がＶ
ｓｓレベルである。入力端子２１がＶｃｃレベルのと
き、ＮＭＯＳ２３がオン状態となり、ノードＮ２１がＶ
ｓｓレベルへ放電される。入力端子２２がＶｓｓレベル
のとき、ＮＭＯＳ２４がオフ状態となり、該分流回路２
０が出力端子６から切り離される。
【００１４】図示しないメモリセルアレイから“０”を
読出す場合、まず、制御信号Ｓ２１が入力される入力端
子２１がＶｃｃレベルからＶｓｓレベルへ遷移し、ＮＭ
ＯＳ２３がオフ状態になる。次に、制御信号Ｓ２２が入
力される入力端子２２がＶｓｓレベルからＶｃｃレベル
へ遷移し、ＮＭＯＳ２４がオン状態となる。ＮＭＯＳ２
４がオン状態になると、出力端子６とノードＮ２１が導
通し、負荷容量１１の電荷が容量２５と電荷再分配さ
れ、該出力端子６の電位が低下していく。出力端子６の
電位が低下していくとき、制御信号Ｓ２２が入力される
入力端子２２がＶｃｃレベルからＶｓｓレベルへ遷移
し、ＮＭＯＳ２４がオフ状態となって出力端子６とノー
ドＮ２１が遮断される。入力端子２２がＶｃｃレベルか
らＶｓｓレベルへ遷移するときに、第２の入力信号Ｓ２
が入力される入力端子２がＶｓｓレベルからＶｃｃレベ
ルへ遷移し、ＮＭＯＳ４がオン状態となり、出力端子６
がノードＮ１及び寄生抵抗５を介してＶｓｓレベルへ遷
移し、該出力端子６から“０”が読出される。これに対
し、“１”読出し時では、第１の入力信号Ｓ１が入力さ
れる入力端子１がＶｃｃレベルへ遷移し、第２の入力信
号Ｓ２が入力される入力端子２がＶｓｓレベルを保持
し、さらに制御信号Ｓ２２が入力される入力端子２２が
Ｖｓｓレベルを保持する。そのため、ＮＭＯＳ３がオン
状態となり、ＮＭＯＳ４，２４がオフ状態を保持する結
果、分流回路２０が出力端子６から切り離され、該出力
端子６が（Ｖｃｃ−Ｖｔｈ）レベル（但し、Ｖｔｈ；Ｎ
ＭＯＳの閾値電圧）へ遷移し、“１”が読出される。
読出す場合、まず、制御信号Ｓ２１が入力される入力端
子２１がＶｃｃレベルからＶｓｓレベルへ遷移し、ＮＭ
ＯＳ２３がオフ状態になる。次に、制御信号Ｓ２２が入
力される入力端子２２がＶｓｓレベルからＶｃｃレベル
へ遷移し、ＮＭＯＳ２４がオン状態となる。ＮＭＯＳ２
４がオン状態になると、出力端子６とノードＮ２１が導
通し、負荷容量１１の電荷が容量２５と電荷再分配さ
れ、該出力端子６の電位が低下していく。出力端子６の
電位が低下していくとき、制御信号Ｓ２２が入力される
入力端子２２がＶｃｃレベルからＶｓｓレベルへ遷移
し、ＮＭＯＳ２４がオフ状態となって出力端子６とノー
ドＮ２１が遮断される。入力端子２２がＶｃｃレベルか
らＶｓｓレベルへ遷移するときに、第２の入力信号Ｓ２
が入力される入力端子２がＶｓｓレベルからＶｃｃレベ
ルへ遷移し、ＮＭＯＳ４がオン状態となり、出力端子６
がノードＮ１及び寄生抵抗５を介してＶｓｓレベルへ遷
移し、該出力端子６から“０”が読出される。これに対
し、“１”読出し時では、第１の入力信号Ｓ１が入力さ
れる入力端子１がＶｃｃレベルへ遷移し、第２の入力信
号Ｓ２が入力される入力端子２がＶｓｓレベルを保持
し、さらに制御信号Ｓ２２が入力される入力端子２２が
Ｖｓｓレベルを保持する。そのため、ＮＭＯＳ３がオン
状態となり、ＮＭＯＳ４，２４がオフ状態を保持する結
果、分流回路２０が出力端子６から切り離され、該出力
端子６が（Ｖｃｃ−Ｖｔｈ）レベル（但し、Ｖｔｈ；Ｎ
ＭＯＳの閾値電圧）へ遷移し、“１”が読出される。
【００１５】以上のように、本実施例では、“０”読出
し時において、放電電流の分流用の容量２５の一方の電
極側のノードＮ２１をＮＭＯＳ２３で予めＶｓｓレベル
に設定し、“０”読出し動作に同期して、ＮＭＯＳ２４
をオン状態にして該ノードＮ２１を出力端子６に接続す
るようにしている。そのため、容量２５に電荷再分配さ
れた電荷量が該分流回路２０に吸収される結果、ＮＭＯ
Ｓ４を介した放電電流分が減少し、ノードＮ１の電位上
昇が軽減されて該ＮＭＯＳ４のｇｍがあまり低減され
ず、“０”の読出し速度を向上できる。
し時において、放電電流の分流用の容量２５の一方の電
極側のノードＮ２１をＮＭＯＳ２３で予めＶｓｓレベル
に設定し、“０”読出し動作に同期して、ＮＭＯＳ２４
をオン状態にして該ノードＮ２１を出力端子６に接続す
るようにしている。そのため、容量２５に電荷再分配さ
れた電荷量が該分流回路２０に吸収される結果、ＮＭＯ
Ｓ４を介した放電電流分が減少し、ノードＮ１の電位上
昇が軽減されて該ＮＭＯＳ４のｇｍがあまり低減され
ず、“０”の読出し速度を向上できる。
【００１６】第２の実施例 図５は、本発明の第２の実施例を示すＤＲＡＭの出力回
路の回路図であり、第１の実施例を示す図１中の要素と
共通の要素には共通の符号が付されている。この出力回
路では、図１の分流回路２０に代えて、回路構成の異な
る分流回路３０が設けられ、その他の回路構成は図１と
同一である。分流回路３０は、読出すべきメモリセルの
データ“０”，“１”に応じた制御信号Ｓ３１が入力さ
れる入力端子３１を有し、その入力端子３１が第１のス
イッチ手段（例えば、ＮＭＯＳ）３２のゲートに接続さ
れている。ＮＭＯＳ３２のドレインは第１のノードＮ３
１に接続され、ソースが接地電位Ｖｓｓに接続されてい
る。第１のノードＮ３１には第２のスイッチ手段（例え
ば、ＮＭＯＳ）３３のソースが接続され、そのゲートが
入力端子２に、ドレインが出力端子６にそれぞれ接続さ
れている。第１のノードＮ３１は、容量３４を介して第
２のノードＮ３２に接続されている。入力端子２には、
信号反転用の相補型ＭＯＳトランジスタ（以下、ＣＭＯ
Ｓという）構成のインバータ３５の入力側が接続され、
その出力側が第２のノードＮ３２に接続されている。
路の回路図であり、第１の実施例を示す図１中の要素と
共通の要素には共通の符号が付されている。この出力回
路では、図１の分流回路２０に代えて、回路構成の異な
る分流回路３０が設けられ、その他の回路構成は図１と
同一である。分流回路３０は、読出すべきメモリセルの
データ“０”，“１”に応じた制御信号Ｓ３１が入力さ
れる入力端子３１を有し、その入力端子３１が第１のス
イッチ手段（例えば、ＮＭＯＳ）３２のゲートに接続さ
れている。ＮＭＯＳ３２のドレインは第１のノードＮ３
１に接続され、ソースが接地電位Ｖｓｓに接続されてい
る。第１のノードＮ３１には第２のスイッチ手段（例え
ば、ＮＭＯＳ）３３のソースが接続され、そのゲートが
入力端子２に、ドレインが出力端子６にそれぞれ接続さ
れている。第１のノードＮ３１は、容量３４を介して第
２のノードＮ３２に接続されている。入力端子２には、
信号反転用の相補型ＭＯＳトランジスタ（以下、ＣＭＯ
Ｓという）構成のインバータ３５の入力側が接続され、
その出力側が第２のノードＮ３２に接続されている。
【００１７】図６は、図５に示す出力回路のタイムチャ
ートであり、この図を参照しつつ、図５の動作を説明す
る。リセット時は、第１，第２の入力信号Ｓ１，Ｓ２が
それぞれ入力される入力端子１，２がＶｓｓレベルであ
る。そのため、ＮＭＯＳ３，４がオフ状態となり、出力
端子６がＨＺ状態となって例えば１．５Ｖに設定され
る。また、制御信号Ｓ３１が入力される入力端子３１が
Ｖｃｃレベルであり、ＮＭＯＳ３２がオン状態となって
ノードＮ３１がＶｓｓレベルに放電される。入力端子２
がＶｓｓレベルのため、ＮＭＯＳ３３がオフ状態に設定
されると共に、該入力端子２のＶｓｓレベルがインバー
タ３５で反転されてノードＮ３２がＶｃｃレベルに設定
される。図示しないメモリセルアレイから“０”を読出
す場合、まず、制御信号Ｓ３１が入力される入力端子３
１がＶｃｃレベルからＶｓｓレベルへ遷移し、ＮＭＯＳ
３２がオフ状態になる。
ートであり、この図を参照しつつ、図５の動作を説明す
る。リセット時は、第１，第２の入力信号Ｓ１，Ｓ２が
それぞれ入力される入力端子１，２がＶｓｓレベルであ
る。そのため、ＮＭＯＳ３，４がオフ状態となり、出力
端子６がＨＺ状態となって例えば１．５Ｖに設定され
る。また、制御信号Ｓ３１が入力される入力端子３１が
Ｖｃｃレベルであり、ＮＭＯＳ３２がオン状態となって
ノードＮ３１がＶｓｓレベルに放電される。入力端子２
がＶｓｓレベルのため、ＮＭＯＳ３３がオフ状態に設定
されると共に、該入力端子２のＶｓｓレベルがインバー
タ３５で反転されてノードＮ３２がＶｃｃレベルに設定
される。図示しないメモリセルアレイから“０”を読出
す場合、まず、制御信号Ｓ３１が入力される入力端子３
１がＶｃｃレベルからＶｓｓレベルへ遷移し、ＮＭＯＳ
３２がオフ状態になる。
【００１８】次に、入力端子２がＶｓｓレベルからＶｃ
ｃレベルへ遷移すると共に、それがインバータ３５で反
転されるためにノードＮ３２がＶｃｃレベルからＶｓｓ
レベルへ遷移する。入力端子２がＶｃｃレベルへ遷移す
ると、ＮＭＯＳ４，３３がオン状態となり、出力端子６
がノードＮ１及び寄生抵抗５を介して電位低下すると同
時に、オン状態のＮＭＯＳ３３を介して該出力端子６と
ノードＮ３１が導通する。このとき、インバータ３５の
出力によってノードＮ３２がＶｓｓレベルへ遷移する。
この結果、ノードＮ３１が容量３４を介してノードＮ３
２からの容量帰還を受ける。さらに、この容量帰還は、
オン状態のＮＭＯＳ３３を介して出力端子６の電位を低
下させ、最終的に、該出力端子６がＶｓｓレベルへ遷移
し、“０”が読出される。
ｃレベルへ遷移すると共に、それがインバータ３５で反
転されるためにノードＮ３２がＶｃｃレベルからＶｓｓ
レベルへ遷移する。入力端子２がＶｃｃレベルへ遷移す
ると、ＮＭＯＳ４，３３がオン状態となり、出力端子６
がノードＮ１及び寄生抵抗５を介して電位低下すると同
時に、オン状態のＮＭＯＳ３３を介して該出力端子６と
ノードＮ３１が導通する。このとき、インバータ３５の
出力によってノードＮ３２がＶｓｓレベルへ遷移する。
この結果、ノードＮ３１が容量３４を介してノードＮ３
２からの容量帰還を受ける。さらに、この容量帰還は、
オン状態のＮＭＯＳ３３を介して出力端子６の電位を低
下させ、最終的に、該出力端子６がＶｓｓレベルへ遷移
し、“０”が読出される。
【００１９】これに対し、“１”の読出し動作では、第
１の実施例と同様に、入力端子１がＶｃｃレベル、入力
端子２がＶｓｓレベルになり、ＮＭＯＳ３がオン状態、
ＮＭＯＳ４，３３がオフ状態となるため、出力端子６が
（Ｖｃｃ−Ｖｔｈ）レベルへ遷移し、“１”が読出され
る。本実施例では、“０”の読出し動作時に、放電電流
の分流用の容量３４の一方の電極側のノードＮ３１を、
ＮＭＯＳ３２によって予めＶｓｓレベルに設定すると共
に、該容量３４の他方の電極側のノードＮ３２を、イン
バータ３５の出力によって予めＶｃｃレベルに設定し、
“０”の読出し動作に同期してノードＮ３２を、Ｖｃｃ
レベルからＶｓｓレベルへ遷移するようにしている。こ
の際、容量３４を介した容量帰還が該分流回路３０から
提供される結果、ＮＭＯＳ４を介した放電電流分が減少
し、ノードＮ１の電位上昇が軽減されて該ＮＭＯＳ４の
ｇｍがあまり低減されず、第１の実施例よりも“０”の
読出し速度が向上する。
１の実施例と同様に、入力端子１がＶｃｃレベル、入力
端子２がＶｓｓレベルになり、ＮＭＯＳ３がオン状態、
ＮＭＯＳ４，３３がオフ状態となるため、出力端子６が
（Ｖｃｃ−Ｖｔｈ）レベルへ遷移し、“１”が読出され
る。本実施例では、“０”の読出し動作時に、放電電流
の分流用の容量３４の一方の電極側のノードＮ３１を、
ＮＭＯＳ３２によって予めＶｓｓレベルに設定すると共
に、該容量３４の他方の電極側のノードＮ３２を、イン
バータ３５の出力によって予めＶｃｃレベルに設定し、
“０”の読出し動作に同期してノードＮ３２を、Ｖｃｃ
レベルからＶｓｓレベルへ遷移するようにしている。こ
の際、容量３４を介した容量帰還が該分流回路３０から
提供される結果、ＮＭＯＳ４を介した放電電流分が減少
し、ノードＮ１の電位上昇が軽減されて該ＮＭＯＳ４の
ｇｍがあまり低減されず、第１の実施例よりも“０”の
読出し速度が向上する。
【００２０】第３の実施例 図７は、本発明の第３の実施例を示すＤＲＡＭの出力回
路の回路図であり、第２の実施例を示す図５中の要素と
共通の要素には共通の符号が付されている。この出力回
路では、第２の実施例の分流回路３０に代えて、それと
回路構成の異なる分流回路３０Ａが設けられ、その他の
構成は図５と同一である。分流回路３０Ａは、分流回路
３０と同様に、制御信号Ｓ３１が入力される入力端子３
１、ＮＭＯＳ３２，３３、第１，第２のノードＮ３１，
Ｎ３２、容量３４、及びインバータ３５で構成されてい
る。図５と異なる点は、インバータ３５の入力側に、制
御信号Ｓ３６を入力する入力端子３６が新たに設けられ
ていることである。制御信号Ｓ３６は、読出すべきメモ
リセルの記憶データ“０”，“１”に基づき生成され
る。
路の回路図であり、第２の実施例を示す図５中の要素と
共通の要素には共通の符号が付されている。この出力回
路では、第２の実施例の分流回路３０に代えて、それと
回路構成の異なる分流回路３０Ａが設けられ、その他の
構成は図５と同一である。分流回路３０Ａは、分流回路
３０と同様に、制御信号Ｓ３１が入力される入力端子３
１、ＮＭＯＳ３２，３３、第１，第２のノードＮ３１，
Ｎ３２、容量３４、及びインバータ３５で構成されてい
る。図５と異なる点は、インバータ３５の入力側に、制
御信号Ｓ３６を入力する入力端子３６が新たに設けられ
ていることである。制御信号Ｓ３６は、読出すべきメモ
リセルの記憶データ“０”，“１”に基づき生成され
る。
【００２１】図８は、図７に示す出力回路のタイムチャ
ートであり、この図を参照しつつ、図７の動作を説明す
る。リセット時は、入力端子１，２がＶｓｓレベルであ
り、ＮＭＯＳ３，４がオフ状態で、出力端子６がＨＺ状
態となって例えば１．５Ｖに設定される。また、制御信
号Ｓ３１が入力される入力端子３１がＶｃｃレベル、制
御信号Ｓ３６が入力される入力端子３６がＶｓｓレベル
である。入力端子３１がＶｃｃレベルのため、ＮＭＯＳ
３２がオン状態となり、該ＮＭＯＳ３２を介してノード
Ｎ３１がＶｓｓレベルへ放電される。入力端子２がＶｓ
ｓレベルのため、ＮＭＯＳ３３がオフ状態となってノー
ドＮ３１が出力端子６から切り離される。さらに、入力
端子３６がＶｓｓレベルのため、それがインバータ３５
で反転され、ノードＮ３２がＶｃｃレベルになる。
ートであり、この図を参照しつつ、図７の動作を説明す
る。リセット時は、入力端子１，２がＶｓｓレベルであ
り、ＮＭＯＳ３，４がオフ状態で、出力端子６がＨＺ状
態となって例えば１．５Ｖに設定される。また、制御信
号Ｓ３１が入力される入力端子３１がＶｃｃレベル、制
御信号Ｓ３６が入力される入力端子３６がＶｓｓレベル
である。入力端子３１がＶｃｃレベルのため、ＮＭＯＳ
３２がオン状態となり、該ＮＭＯＳ３２を介してノード
Ｎ３１がＶｓｓレベルへ放電される。入力端子２がＶｓ
ｓレベルのため、ＮＭＯＳ３３がオフ状態となってノー
ドＮ３１が出力端子６から切り離される。さらに、入力
端子３６がＶｓｓレベルのため、それがインバータ３５
で反転され、ノードＮ３２がＶｃｃレベルになる。
【００２２】“０”読出しの場合、まず、制御信号Ｓ３
１が入力される入力端子３１がＶｃｃレベルからＶｓｓ
レベルへ遷移し、ＮＭＯＳ３２がオフ状態になる。次
に、入力端子２がＶｓｓレベルからＶｃｃレベルへ遷移
するため、ＮＭＯＳ４がオン状態となり、出力端子６が
ノードＮ１及び寄生抵抗５を介して電位低下すると共
に、オン状態のＮＭＯＳ３３を介してノードＮ３１が該
出力端子６と導通する。
１が入力される入力端子３１がＶｃｃレベルからＶｓｓ
レベルへ遷移し、ＮＭＯＳ３２がオフ状態になる。次
に、入力端子２がＶｓｓレベルからＶｃｃレベルへ遷移
するため、ＮＭＯＳ４がオン状態となり、出力端子６が
ノードＮ１及び寄生抵抗５を介して電位低下すると共
に、オン状態のＮＭＯＳ３３を介してノードＮ３１が該
出力端子６と導通する。
【００２３】出力端子６の電位が低下していくときに、
入力端子３６がＶｓｓレベルからＶｃｃレベルへ遷移す
るため、それがインバータ３５で反転されてノードＮ３
２がＶｃｃレベルからＶｓｓレベルへ遷移する。この結
果、ノードＮ３１が容量３４を介してノードＮ３２から
の容量帰還を受ける。さらに、この容量帰還は、オン状
態のＮＭＯＳ３３を介して出力端子６の電位を低下さ
せ、最終的に、該出力端子６がＶｓｓレベルへ遷移し、
“０”が読出される。本実施例では、第２の実施例と比
べ、容量帰還のタイミングが異なる以外は第２の実施例
とほぼ同様の動作を行う。そのため、“０”の読出し動
作時において、容量３４を介した容量帰還が該分流回路
３０Ａから提供されるため、ＮＭＯＳ４を介した放電電
流分が減少し、ノードＮ１の電位上昇が軽減されて該Ｎ
ＭＯＳ４のｇｍがあまり低減されず、速やかな“０”の
読出しが可能となる。
入力端子３６がＶｓｓレベルからＶｃｃレベルへ遷移す
るため、それがインバータ３５で反転されてノードＮ３
２がＶｃｃレベルからＶｓｓレベルへ遷移する。この結
果、ノードＮ３１が容量３４を介してノードＮ３２から
の容量帰還を受ける。さらに、この容量帰還は、オン状
態のＮＭＯＳ３３を介して出力端子６の電位を低下さ
せ、最終的に、該出力端子６がＶｓｓレベルへ遷移し、
“０”が読出される。本実施例では、第２の実施例と比
べ、容量帰還のタイミングが異なる以外は第２の実施例
とほぼ同様の動作を行う。そのため、“０”の読出し動
作時において、容量３４を介した容量帰還が該分流回路
３０Ａから提供されるため、ＮＭＯＳ４を介した放電電
流分が減少し、ノードＮ１の電位上昇が軽減されて該Ｎ
ＭＯＳ４のｇｍがあまり低減されず、速やかな“０”の
読出しが可能となる。
【００２４】第４の実施例 図９は、本発明の第４の実施例を示すＤＲＡＭの出力回
路の回路図であり、第３の実施例を示す図７中の要素と
共通の要素には共通の符号が付されている。この出力回
路では、図７の分流回路３０Ａに代えて、回路構成の異
なる分流回路３０Ｂが設けられ、それ以外は図７と同一
の回路構成である。分流回路３０Ｂは、図７の分流回路
３０Ａと同様に、制御信号Ｓ３１，Ｓ３６が入力される
入力端子３１，３６、ＮＭＯＳ３２，３３、第１，第２
のノードＮ３１，Ｎ３２、容量３４、及びインバータ３
５で構成されており、ＮＭＯＳ３３のゲートが入力端子
３６に接続されている点のみが図７と異なっている。図
１０は、図９に示す出力回路のタイムチャートであり、
この図を参照しつつ、図９の動作を説明する。
路の回路図であり、第３の実施例を示す図７中の要素と
共通の要素には共通の符号が付されている。この出力回
路では、図７の分流回路３０Ａに代えて、回路構成の異
なる分流回路３０Ｂが設けられ、それ以外は図７と同一
の回路構成である。分流回路３０Ｂは、図７の分流回路
３０Ａと同様に、制御信号Ｓ３１，Ｓ３６が入力される
入力端子３１，３６、ＮＭＯＳ３２，３３、第１，第２
のノードＮ３１，Ｎ３２、容量３４、及びインバータ３
５で構成されており、ＮＭＯＳ３３のゲートが入力端子
３６に接続されている点のみが図７と異なっている。図
１０は、図９に示す出力回路のタイムチャートであり、
この図を参照しつつ、図９の動作を説明する。
【００２５】リセット時は、第１，第２の入力信号Ｓ
１，Ｓ２が入力される入力端子１，２がＶｓｓレベル、
制御信号Ｓ３１が入力される入力端子３１がＶｃｃレベ
ル、及び制御信号Ｓ３６が入力される入力端子３６がＶ
ｓｓレベルである。入力端子１，２がＶｓｓレベルのた
め、ＮＭＯＳ３，４がオフ状態となり、出力端子６がＨ
Ｚ状態となって例えば１．５Ｖに設定される。入力端子
３１がＶｃｃレベルのため、ＮＭＯＳ３２がオン状態と
なり、該ＮＭＯＳ３２を介してノードＮ３１がＶｓｓレ
ベルに放電される。また、入力端子３６がＶｓｓレベル
のため、ＮＭＯＳ３３がオフ状態になると共に、該入力
端子３６のＶｓｓレベルがインバータ３５で反転されて
ノードＮ３２がＶｃｃレベルになる。
１，Ｓ２が入力される入力端子１，２がＶｓｓレベル、
制御信号Ｓ３１が入力される入力端子３１がＶｃｃレベ
ル、及び制御信号Ｓ３６が入力される入力端子３６がＶ
ｓｓレベルである。入力端子１，２がＶｓｓレベルのた
め、ＮＭＯＳ３，４がオフ状態となり、出力端子６がＨ
Ｚ状態となって例えば１．５Ｖに設定される。入力端子
３１がＶｃｃレベルのため、ＮＭＯＳ３２がオン状態と
なり、該ＮＭＯＳ３２を介してノードＮ３１がＶｓｓレ
ベルに放電される。また、入力端子３６がＶｓｓレベル
のため、ＮＭＯＳ３３がオフ状態になると共に、該入力
端子３６のＶｓｓレベルがインバータ３５で反転されて
ノードＮ３２がＶｃｃレベルになる。
【００２６】“０”の読出しの場合、まず、制御信号Ｓ
３１が入力される入力端子３１がＶｃｃレベルからＶｓ
ｓレベルへ遷移し、ＮＭＯＳ３２がオフ状態となる。次
に、第２の入力信号Ｓ２が入力される入力端子２がＶｓ
ｓレベルからＶｃｃレベルへ遷移すると、ＮＭＯＳ４が
オン状態となり、出力端子６がノードＮ１及び寄生抵抗
５を介して電位が低下していく。出力端子６の電位が低
下していき、制御信号Ｓ３６が入力される入力端子３６
がＶｓｓレベルからＶｃｃレベルへ遷移すると、ＮＭＯ
Ｓ３３がオン状態となり、該ＮＭＯＳ３３を介してノー
ドＮ３１が出力端子６と導通すると共に、インバータ３
５の出力によってノードＮ３２がＶｃｃレベルからＶｓ
ｓレベルへ遷移する。この結果、ノードＮ３１が容量３
４を介してノードＮ３２からの容量帰還を受ける。さら
に、この容量帰還は、オン状態のＮＭＯＳ３３を介して
出力端子６の電位を低下させ、最終的に、該出力端子６
がＶｓｓレベルへ遷移し、“０”の読出しが行われる。
３１が入力される入力端子３１がＶｃｃレベルからＶｓ
ｓレベルへ遷移し、ＮＭＯＳ３２がオフ状態となる。次
に、第２の入力信号Ｓ２が入力される入力端子２がＶｓ
ｓレベルからＶｃｃレベルへ遷移すると、ＮＭＯＳ４が
オン状態となり、出力端子６がノードＮ１及び寄生抵抗
５を介して電位が低下していく。出力端子６の電位が低
下していき、制御信号Ｓ３６が入力される入力端子３６
がＶｓｓレベルからＶｃｃレベルへ遷移すると、ＮＭＯ
Ｓ３３がオン状態となり、該ＮＭＯＳ３３を介してノー
ドＮ３１が出力端子６と導通すると共に、インバータ３
５の出力によってノードＮ３２がＶｃｃレベルからＶｓ
ｓレベルへ遷移する。この結果、ノードＮ３１が容量３
４を介してノードＮ３２からの容量帰還を受ける。さら
に、この容量帰還は、オン状態のＮＭＯＳ３３を介して
出力端子６の電位を低下させ、最終的に、該出力端子６
がＶｓｓレベルへ遷移し、“０”の読出しが行われる。
【００２７】本実施例は、第２と第３の実施例と比較し
て容量帰還のタイミングが異なるだけで、それ以外は該
第２と第３の実施例とほぼ同様の動作を行う。そのた
め、“０”の読出し時において、容量３４を介した容量
帰還が該分流回路３０Ｂから提供されるため、ＮＭＯＳ
４を介した放電電流分が減少し、ノードＮ１の電位上昇
が軽減されて該ＮＭＯＳ４のｇｍがあまり低減されず、
速やかな“０”の読出しが可能となる。
て容量帰還のタイミングが異なるだけで、それ以外は該
第２と第３の実施例とほぼ同様の動作を行う。そのた
め、“０”の読出し時において、容量３４を介した容量
帰還が該分流回路３０Ｂから提供されるため、ＮＭＯＳ
４を介した放電電流分が減少し、ノードＮ１の電位上昇
が軽減されて該ＮＭＯＳ４のｇｍがあまり低減されず、
速やかな“０”の読出しが可能となる。
【００２８】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） ＮＭＯＳ３，４は、Ｐ型ＭＯＳＦＥＴ等の他の
出力トランジスタで構成すると共に、電源の極性を変え
る等してもよい。 （ｂ） 分流回路２０，３０，３０Ａ，３０Ｂにおい
て、ＮＭＯＳ２３，２４，３２，３３をＰ型ＭＯＳＦＥ
Ｔ等の他のトランジスタで構成すると共に、電源の極性
を変えるようにしても、上記実施例と同様の効果が得ら
れる。 （ｃ） 入力信号Ｓ１，Ｓ２、及び制御信号Ｓ３１，Ｓ
３６を図示以外のタイミング等に変えてもよい。 （ｄ） 上記実施例では、ＤＲＡＭの出力回路について
説明したが、ＤＲＡＭ以外の半導体記憶装置や、他の半
導体集積回路等にも適用可能である。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） ＮＭＯＳ３，４は、Ｐ型ＭＯＳＦＥＴ等の他の
出力トランジスタで構成すると共に、電源の極性を変え
る等してもよい。 （ｂ） 分流回路２０，３０，３０Ａ，３０Ｂにおい
て、ＮＭＯＳ２３，２４，３２，３３をＰ型ＭＯＳＦＥ
Ｔ等の他のトランジスタで構成すると共に、電源の極性
を変えるようにしても、上記実施例と同様の効果が得ら
れる。 （ｃ） 入力信号Ｓ１，Ｓ２、及び制御信号Ｓ３１，Ｓ
３６を図示以外のタイミング等に変えてもよい。 （ｄ） 上記実施例では、ＤＲＡＭの出力回路について
説明したが、ＤＲＡＭ以外の半導体記憶装置や、他の半
導体集積回路等にも適用可能である。
【００２９】
【発明の効果】第１の発明によれば、容量、及び第１，
第２のスイッチ手段を有する容量性の分流回路を第２の
出力トランジスタと並列に接続し、例えば“０”の読出
し動作時において、放電電流の分流用の容量の一方の電
極側のノードを第１のスイッチ手段によって予め第２の
電源電位に設定し、“０”の読出し動作に同期して第２
のスイッチ手段をオン状態にして該ノードを出力端子と
接続し、該分流回路を活性化するようにしている。その
ため、“０”の読出し速度を向上できる。第２の発明に
よれば、容量、第１，第２のスイッチ手段、及びインバ
ータを有する容量性の分流回路を第２の出力トランジス
タと並列に接続し、例えば“０”の読出し時において、
放電電流の分流用の容量の一方の電極側の第１のノード
を第１のスイッチ手段によって予め第２の電源電位に設
定すると共に、該容量の他の電極側の第２のノードをイ
ンバータの出力によって予め第１の電源電位に設定し、
“０”の読出し動作に同期して第２のノードを第１の電
源電位から第２の電源電位へ遷移するようにしている。
そのため、第２のノードが第１の電源電位から第２の電
源電位へ遷移する際の容量帰還により、“０”の読出し
速度を第１の発明よりもさらに向上できる。第３の発明
によれば、容量、第１，第２のスイッチ手段、及びイン
バータを有する容量性の分流回路を第２の出力トランジ
スタと並列に接続したので、第２の発明と同様に、例え
ば“０”の読出し動作時における容量帰還によって読出
し速度を向上できる。さらに、第１、第２及び第３の発
明では、比較的簡単な回路構成の分流回路を設けたの
で、簡単な制御で、出力回路の読出し速度を向上でき
る。
第２のスイッチ手段を有する容量性の分流回路を第２の
出力トランジスタと並列に接続し、例えば“０”の読出
し動作時において、放電電流の分流用の容量の一方の電
極側のノードを第１のスイッチ手段によって予め第２の
電源電位に設定し、“０”の読出し動作に同期して第２
のスイッチ手段をオン状態にして該ノードを出力端子と
接続し、該分流回路を活性化するようにしている。その
ため、“０”の読出し速度を向上できる。第２の発明に
よれば、容量、第１，第２のスイッチ手段、及びインバ
ータを有する容量性の分流回路を第２の出力トランジス
タと並列に接続し、例えば“０”の読出し時において、
放電電流の分流用の容量の一方の電極側の第１のノード
を第１のスイッチ手段によって予め第２の電源電位に設
定すると共に、該容量の他の電極側の第２のノードをイ
ンバータの出力によって予め第１の電源電位に設定し、
“０”の読出し動作に同期して第２のノードを第１の電
源電位から第２の電源電位へ遷移するようにしている。
そのため、第２のノードが第１の電源電位から第２の電
源電位へ遷移する際の容量帰還により、“０”の読出し
速度を第１の発明よりもさらに向上できる。第３の発明
によれば、容量、第１，第２のスイッチ手段、及びイン
バータを有する容量性の分流回路を第２の出力トランジ
スタと並列に接続したので、第２の発明と同様に、例え
ば“０”の読出し動作時における容量帰還によって読出
し速度を向上できる。さらに、第１、第２及び第３の発
明では、比較的簡単な回路構成の分流回路を設けたの
で、簡単な制御で、出力回路の読出し速度を向上でき
る。
【図１】本発明の第１の実施例を示す出力回路の回路図
である。
である。
【図２】従来の出力回路の回路図である。
【図３】図２のタイムチャートである。
【図４】図１のタイムチャートである。
【図５】本発明の第２の実施例を示す出力回路の回路図
である。
である。
【図６】図５のタイムチャートである。
【図７】本発明の第３の実施例を示す出力回路の回路図
である。
である。
【図８】図７のタイムチャートである。
【図９】本発明の第４の実施例を示す出力回路の回路図
である。
である。
【図１０】図９のタイムチャートである。
１，２，２１，２２，３１，３６ 入力端子 ３ ＮＭＯＳ（第１の出力トランジ
スタ） ４ ＮＭＯＳ（第２の出力トランジ
スタ） ５ 寄生抵抗 ６ 出力端子 １０ 外部の負荷回路 １１ 負荷容量 ２０，３０，３０Ａ，３０Ｂ 分流回路 ２３，３２ ＮＭＯＳ（第１のスイッチ手
段） ２４，３３ ＮＭＯＳ（第２のスイッチ手
段） ２５，３４ 容量 ３５ インバータ Ｎ１，Ｎ２１ ノード Ｎ３１，Ｎ３２ 第１，第２のノード Ｓ１，Ｓ２ 第１，第２の入力信号 Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３６ 制御信号 Ｖｃｃ 電源電位（第１の電源電位） Ｖｓｓ 接地電位（第２の電源電位）
スタ） ４ ＮＭＯＳ（第２の出力トランジ
スタ） ５ 寄生抵抗 ６ 出力端子 １０ 外部の負荷回路 １１ 負荷容量 ２０，３０，３０Ａ，３０Ｂ 分流回路 ２３，３２ ＮＭＯＳ（第１のスイッチ手
段） ２４，３３ ＮＭＯＳ（第２のスイッチ手
段） ２５，３４ 容量 ３５ インバータ Ｎ１，Ｎ２１ ノード Ｎ３１，Ｎ３２ 第１，第２のノード Ｓ１，Ｓ２ 第１，第２の入力信号 Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３６ 制御信号 Ｖｃｃ 電源電位（第１の電源電位） Ｖｓｓ 接地電位（第２の電源電位）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ
Claims (3)
- 【請求項１】 出力端子と第１の電源電位間に直列接続
され、第１の入力信号によってオン，オフ動作する第１
の出力トランジスタと、 前記出力端子と第２の電源電位間に直列接続され、前記
第１の入力信号に対して相補的な第２の入力信号によっ
てオン，オフ動作する第２の出力トランジスタとを、備
えた出力回路において、 ノードと前記第１の電源電位間に接続された容量と、 前記ノードを予め前記第２の電源電位に設定する第１の
スイッチ手段と、 前記第２の入力信号に同期した制御信号によりオン状態
となって前記出力端子と前記ノードを接続する第２のス
イッチ手段とを、 設けたことを特徴とする出力回路。 - 【請求項２】 出力端子と第１の電源電位間に直列接続
され、第１の入力信号によってオン，オフ動作する第１
の出力トランジスタと、 前記出力端子と第２の電源電位間に直列接続され、前記
第１の入力信号に対して相補的な第２の入力信号によっ
てオン，オフ動作する第２の出力トランジスタとを、備
えた出力回路において、 第１と第２のノード間に接続された容量と、 前記第１のノードを予め前記第２の電源電位に設定する
第１のスイッチ手段と、 前記第２の入力信号を反転してまたは該第２の入力信号
よりもタイミングの遅れた制御信号を反転して、前記第
２のノードを予め前記第１の電源電位に設定し、かつ前
記第２の入力信号に同期して前記第２のノードを前記第
２の電源電位へ遷移させるインバータと、 前記第２の入力信号または制御信号によりオン状態とな
って前記出力端子と前記第１のノードを接続する第２の
スイッチ手段とを、 設けたことを特徴とする出力回路。 - 【請求項３】 出力端子と第１の電源電位間に直列接続
され、第１の入力信号によってオン，オフ動作する第１
の出力トランジスタと、 前記出力端子と第２の電源電位間に直列接続され、前記
第１の入力信号に対して相補的な第２の入力信号によっ
てオン，オフ動作する第２の出力トランジスタとを、備
えた出力回路において、 第１と第２のノード間に接続された容量と、 前記第１のノードを予め前記第２の電源電位に設定する
第１のスイッチ手段と、 前記第２の入力信号あるいはそれよりもタイミングの遅
れた制御信号を反転して、前記第２のノードを予め前記
第１の電源電位に設定し、かつ前記第２の入力信号に同
期して前記第２のノードを前記第２の電源電位へ遷移さ
せるインバータと、 前記第２の入力信号によりオン状態となって前記出力端
子と前記第１のノードを接続する第２のスイッチ手段と
を、 設けたことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04233927A JP3083654B2 (ja) | 1992-09-01 | 1992-09-01 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04233927A JP3083654B2 (ja) | 1992-09-01 | 1992-09-01 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684360A true JPH0684360A (ja) | 1994-03-25 |
| JP3083654B2 JP3083654B2 (ja) | 2000-09-04 |
Family
ID=16962790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04233927A Expired - Fee Related JP3083654B2 (ja) | 1992-09-01 | 1992-09-01 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3083654B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11712637B1 (en) | 2018-03-23 | 2023-08-01 | Steven M. Hoffberg | Steerable disk or ball |
-
1992
- 1992-09-01 JP JP04233927A patent/JP3083654B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3083654B2 (ja) | 2000-09-04 |
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