JPH0684360A - Output circuit - Google Patents
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- JPH0684360A JPH0684360A JP4233927A JP23392792A JPH0684360A JP H0684360 A JPH0684360 A JP H0684360A JP 4233927 A JP4233927 A JP 4233927A JP 23392792 A JP23392792 A JP 23392792A JP H0684360 A JPH0684360 A JP H0684360A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、複数の出力端子を有す
るダイナミックランダムアクセスメモリ（以下、ＤＲＡ
Ｍという）のような半導体記憶装置等に設けられる出力
回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dynamic random access memory (hereinafter referred to as DRA) having a plurality of output terminals.
The output circuit provided in a semiconductor memory device such as M).
【０００２】[0002]
【従来の技術】図２は、例えばＤＲＡＭに設けられる出
力回路の一構成例を示す回路図である。2. Description of the Related Art FIG. 2 is a circuit diagram showing a configuration example of an output circuit provided in, for example, a DRAM.
【０００３】この出力回路は、メモリセルアレイから読
出された相補的な第１，第２の入力信号Ｓ１，Ｓ２をそ
れぞれ入力する一対の入力端子１，２を有し、その入力
端子１，２が第１，第２の出力トランジスタ（例えば、
Ｎ型エンハンスメント型ＭＯＳＦＥＴ、以下ＮＭＯＳと
いう）３，４のゲートにそれぞれ接続されている。第１
のＮＭＯＳ３は、ドレインが外部の電源電位Ｖｃｃに、
ソースが第２のＮＭＯＳ４のドレイン及び出力端子６
に、それぞれ接続されている。第２のＮＭＯＳ４のソー
スは、ノードＮ１に接続され、そのノードＮ１が寄生抵
抗５を介して接地電位Ｖｓｓに接続されている。出力端
子６には、外部の負荷回路１０が接続されている。この
外部の負荷回路１０は、例えば１００ｐＦの負荷容量１
１を有している。図３は、図２に示す出力回路のタイム
チャートであり、この図を参照しつつ、図２の動作を説
明する。リセット時は、入力端子１，２に入力される第
１，第２の入力信号Ｓ１，Ｓ２がＶｓｓレベルであり、
ＮＭＯＳ３，４がオフ状態となる。そのため、出力端子
６がハイインピーダンス状態（以下、ＨＺ状態という）
となり、例えば１．５Ｖに設定されている。“０”読出
し時は、入力端子１に入力される第１の入力信号Ｓ１が
Ｖｓｓレベルを保持し、入力端子２に入力される第２の
入力信号Ｓ２がＶｃｃレベルへ遷移する。そのため、Ｎ
ＭＯＳ３がオフ状態を保持し、ＮＭＯＳ４がオン状態と
なり、出力端子６がノードＮ１及び寄生抵抗５を介して
Ｖｓｓレベルへ遷移し、“０”が読出される。This output circuit has a pair of input terminals 1 and 2 for respectively receiving complementary first and second input signals S1 and S2 read from the memory cell array. First and second output transistors (for example,
N type enhancement type MOSFETs (hereinafter referred to as NMOS) 3 and 4 are connected to the respective gates. First
The drain of the NMOS 3 is an external power supply potential Vcc,
The source is the drain of the second NMOS 4 and the output terminal 6
, Respectively. The source of the second NMOS 4 is connected to the node N1, and the node N1 is connected to the ground potential Vss via the parasitic resistance 5. An external load circuit 10 is connected to the output terminal 6. The external load circuit 10 has a load capacitance 1 of 100 pF, for example.
Have one. FIG. 3 is a time chart of the output circuit shown in FIG. 2, and the operation of FIG. 2 will be described with reference to this figure. At the time of reset, the first and second input signals S1 and S2 input to the input terminals 1 and 2 are at the Vss level,
The NMOSs 3 and 4 are turned off. Therefore, the output terminal 6 is in a high impedance state (hereinafter referred to as HZ state).
And is set to, for example, 1.5V. When reading "0", the first input signal S1 input to the input terminal 1 holds the Vss level, and the second input signal S2 input to the input terminal 2 transits to the Vcc level. Therefore, N
The MOS3 maintains the off state, the NMOS4 turns on, the output terminal 6 transits to the Vss level via the node N1 and the parasitic resistance 5, and "0" is read.
【０００４】同様に、“１”読出し時は、入力端子１に
入力される第１の入力信号Ｓ１がＶｃｃレベルへ遷移
し、入力端子２に入力される第２の入力信号Ｓ２がＶｓ
ｓレベルを保持する。そのため、ＮＭＯＳ３がオン状態
となり、ＮＭＯＳ４がオフ状態を保持するため、出力端
子６が（Ｖｃｃ−Ｖｔｈ）レベル（但し、Ｖｔｈ；ＮＭ
ＯＳの閾値電圧）へ遷移し、“１”が読出される。Similarly, at the time of reading "1", the first input signal S1 input to the input terminal 1 transits to the Vcc level, and the second input signal S2 input to the input terminal 2 becomes Vs.
Hold the s level. Therefore, the NMOS 3 is turned on and the NMOS 4 is kept off, so that the output terminal 6 is at the (Vcc-Vth) level (however, Vth; NM).
The threshold voltage of the OS) is read and "1" is read.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上記構
成の出力回路では、次のような課題があった。図２の出
力回路において、“０”読出し時には、ＮＭＯＳ４及び
寄生抵抗５を介して出力端子６をＶｓｓレベルへ遷移さ
せるために、１００ｐＦの負荷容量１１の電荷量１５０
ｐＱ（１００ｐＦ×１．５Ｖ）を放電する必要があり、
この放電の際に、ＮＭＯＳ４を介した放電電流により、
寄生抵抗５に接続されたノードＮ１がＶｓｓレベルから
上昇する。そのため、ＮＭＯＳ４のドレイン・ソース間
の電位差が小さくなり、該ＮＭＯＳ４のゲイン（以下、
ｇｍという）が減少し、“０”読出し速度が遅くなる。
通常、ＤＲＡＭでは、出力端子６の電位が０．４Ｖに達
した時点で“０”読出しが外部に認識されるので、その
“０”読出し時の応答が遅くなる。特に、ＤＲＡＭのよ
うに複数ビットの出力端子６を有する場合、放電電流が
さらに増加するため、“０”読出し速度がさらに遅くな
るという問題があり、それを比較的簡単な回路で解決す
ることが困難であった。本発明は、前記従来技術が持っ
ていた課題として、“０”読出し速度が遅いという点に
ついて解決した、ＤＲＡＭ等に設けられる出力回路を提
供するものである。However, the output circuit having the above structure has the following problems. In the output circuit of FIG. 2, at the time of reading “0”, in order to cause the output terminal 6 to transit to the Vss level via the NMOS 4 and the parasitic resistance 5, the charge amount 150 of the load capacitance 11 of 100 pF
It is necessary to discharge pQ (100 pF x 1.5 V),
At the time of this discharge, the discharge current via the NMOS 4 causes
The node N1 connected to the parasitic resistance 5 rises from the Vss level. Therefore, the potential difference between the drain and source of the NMOS 4 becomes small, and the gain of the NMOS 4 (hereinafter,
(referred to as gm), and the "0" read speed becomes slower.
Normally, in a DRAM, since "0" read is externally recognized when the potential of the output terminal 6 reaches 0.4 V, the response at the "0" read becomes slow. In particular, when a multi-bit output terminal 6 is provided as in a DRAM, there is a problem that the discharge current is further increased and the "0" read speed is further slowed down, which can be solved by a relatively simple circuit. It was difficult. The present invention provides an output circuit provided in a DRAM or the like, which solves the problem that the above-mentioned conventional technique has a low "0" read speed.
【０００６】[0006]
【課題を解決するための手段】第１の発明では、前記課
題を解決するために、出力端子と第１の電源電位間に直
列接続され、第１の入力信号によってオン，オフ動作す
る第１の出力トランジスタと、前記出力端子と第２の電
源電位間に直列接続され、前記第１の入力信号に対して
相補的な第２の入力信号によってオン，オフ動作する第
２の出力トランジスタとを、備えたＤＲＡＭ等の出力回
路において、次のような手段を設けている。即ち、ノー
ドと前記第１の電源電位間に接続された容量と、前記ノ
ードを予め前記第２の電源電位に設定する第１のスイッ
チ手段と、前記第２の入力信号に同期した制御信号によ
りオン状態となって前記出力端子と前記ノードを接続す
る第２のスイッチ手段とを、設けている。According to a first aspect of the invention, in order to solve the above-mentioned problems, a first invention is connected in series between an output terminal and a first power supply potential, and is turned on and off by a first input signal. Output transistor and a second output transistor that is connected in series between the output terminal and the second power supply potential and that is turned on / off by a second input signal complementary to the first input signal. The following means is provided in the output circuit such as the provided DRAM. That is, by a capacitor connected between a node and the first power supply potential, first switch means for setting the node to the second power supply potential in advance, and a control signal synchronized with the second input signal. There is provided a second switch means which is turned on and connects the output terminal and the node.
【０００７】第２の発明では、第１の発明と同様に第１
及び第２の出力トランジスタを備えた出力回路におい
て、第１と第２のノード間に接続された容量と、前記第
１のノードを予め前記第２の電源電位に設定する第１の
スイッチ手段と、インバータと、前記第２の入力信号ま
たは制御信号によりオン状態となって前記出力端子と前
記第１のノードを接続する第２のスイッチ手段とを、備
えている。ここで、インバータは、前記第２の入力信号
を反転してまたは該第２の入力信号よりもタイミングの
遅れた制御信号を反転して、前記第２のノードを予め前
記第１の電源電位に設定し、かつ前記第２の入力信号に
同期して前記第２のノードを前記第２の電源電位へ遷移
させる機能を有している。In the second invention, the first invention is the same as the first invention.
And an output circuit including a second output transistor, a capacitor connected between a first node and a second node, and first switch means for setting the first node to the second power supply potential in advance. An inverter, and a second switch unit that is turned on by the second input signal or the control signal and connects the output terminal to the first node. Here, the inverter inverts the second input signal or inverts a control signal that is delayed in timing from the second input signal to set the second node to the first power supply potential in advance. It has a function of setting and transiting the second node to the second power supply potential in synchronization with the second input signal.
【０００８】第３の発明では、第１の発明と同様に第１
及び第２の出力トランジスタを備えた出力回路におい
て、第１と第２のノード間に接続された容量と、前記第
１のノードを予め前記第２の電源電位に設定する第１の
スイッチ手段と、インバータと、前記第２の入力信号に
よりオン状態となって前記出力端子と前記第１のノード
を接続する第２のスイッチ手段とを、備えている。ここ
で、インバータは、前記第２の入力信号あるいはそれよ
りもタイミングの遅れた制御信号を反転して、前記第２
のノードを予め前記第１の電源電位に設定し、かつ前記
第２の入力信号に同期して前記第２のノードを前記第２
の電源電位へ遷移させる機能を有している。In the third invention, the first invention is the same as the first invention.
And an output circuit including a second output transistor, a capacitor connected between a first node and a second node, and first switch means for setting the first node to the second power supply potential in advance. , An inverter, and a second switch unit that is turned on by the second input signal and connects the output terminal to the first node. Here, the inverter inverts the second input signal or the control signal whose timing is later than that of the second input signal,
Node is previously set to the first power supply potential, and the second node is set to the second node in synchronization with the second input signal.
It has a function of shifting to the power supply potential of.
【０００９】[0009]
【作用】第１の発明によれば、以上のように出力回路を
構成したので、容量と第１，第２のスイッチ手段を有す
る容量性の分流回路が、例えば“０”の読出し動作時に
おいて出力端子を第２の電源電位に放電する際に、第２
の出力トランジスタと並列に接続される。即ち、“０”
の読出し時において、放電電流の分流用の容量の一方の
電極側のノードが、第１のスイッチ手段によって予め第
２の電源電位に設定される。そして、“０”の読出し動
作に同期して第２のスイッチ手段がオン状態となり、ノ
ードが出力端子に接続されて分流回路が活性化される。
これにより、“０”の読出し速度の向上が図れる。According to the first aspect of the invention, since the output circuit is configured as described above, the capacitive shunt circuit having the capacitor and the first and second switch means is, for example, at the time of the reading operation of "0". When discharging the output terminal to the second power supply potential, the second
Is connected in parallel with the output transistor of. That is, "0"
At the time of reading, the node on one electrode side of the capacitance for shunting the discharge current is set in advance to the second power supply potential by the first switch means. Then, the second switch means is turned on in synchronization with the read operation of "0", the node is connected to the output terminal and the shunt circuit is activated.
As a result, the read speed of "0" can be improved.
【００１０】第２及び第３の発明では、容量、第１，第
２のスイッチ手段、及びインバータを有する容量性の分
流回路が、例えば“０”の読出し時において出力端子を
第２の電源電位へ放電する際に、第２の出力トランジス
タと並列に接続される。即ち、“０”の読出し時におい
て、放電電流の分流用の容量の一方の電極側の第１のノ
ードが、第１のスイッチ手段によって予め第２の電源電
位に設定されると共に、該容量の他方の電極側の第２の
ノードが、インバータの出力によって予め第１の電源電
位に設定される。そして、“０”の読出し動作に同期し
て、第２のノードが第１の電源電位から第２の電源電位
へ遷移する際、容量帰還が働き、“０”の読出し速度の
向上が図れる。従って、前記課題を解決できるのであ
る。In the second and third aspects of the invention, the capacitive shunt circuit having the capacitor, the first and second switch means, and the inverter has the output terminal at the second power supply potential when reading "0", for example. When discharged to, it is connected in parallel with the second output transistor. That is, at the time of reading "0", the first node on one electrode side of the capacitance for shunting the discharge current is set in advance to the second power supply potential by the first switch means, and The second node on the other electrode side is set to the first power supply potential in advance by the output of the inverter. Then, in synchronization with the read operation of "0", when the second node transits from the first power supply potential to the second power supply potential, capacitive feedback works to improve the read speed of "0". Therefore, the above problem can be solved.
【００１１】[0011]
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すＤＲＡＭの出力回
路の回路図であり、従来の図２中の要素と共通の要素に
は共通の符号が付されている。この出力回路では、従来
の図２と同様に、図示しないメモリセルアレイから読出
された相補的な第１，第２の入力信号Ｓ１，Ｓ２を入力
する一対の入力端子１，２を有し、その入力端子１，２
が、第１の出力トランジスタであるＮＭＯＳ３のゲート
と、第２の出力トランジスタであるＮＭＯＳ４のゲート
とに、それぞれ接続されている。ＮＭＯＳ３のドレイン
は第１の電源電位（例えば、外部の電源電位）Ｖｃｃに
接続され、ソースがＮＭＯＳ４のドレイン及び出力端子
６に接続されている。ＮＭＯＳ４のソースは、ノードＮ
１及び寄生抵抗５を介して第２の電源電位（例えば、接
地電位）Ｖｓｓに接続されている。出力端子６には、例
えば１００ｐＦの負荷容量１１を有する外部の負荷回路
１０が接続されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a circuit diagram of an output circuit of a DRAM showing a first embodiment of the present invention, in which elements common to those shown in FIG. It is attached. This output circuit has a pair of input terminals 1 and 2 for inputting complementary first and second input signals S1 and S2 read from a memory cell array (not shown), as in FIG. 2 of the related art. Input terminals 1 and 2
Are respectively connected to the gate of the NMOS3 which is the first output transistor and the gate of the NMOS4 which is the second output transistor. The drain of the NMOS 3 is connected to the first power supply potential (eg, external power supply potential) Vcc, and the source is connected to the drain of the NMOS 4 and the output terminal 6. The source of the NMOS4 is the node N
It is connected to the second power supply potential (for example, ground potential) Vss via 1 and the parasitic resistance 5. An external load circuit 10 having a load capacitance 11 of 100 pF, for example, is connected to the output terminal 6.
【００１２】本実施例の出力回路では、従来の図２の出
力回路に、分流回路２０が接続されている。分流回路２
０は、読出すべきメモリセルのデータ“０”，“１”に
応じた制御信号Ｓ２１，Ｓ２２を入力する入力端子２
１，２２を有し、その入力端子２１が第１のスイッチ手
段（例えば、ＮＭＯＳ）２３のゲートに接続され、さら
に入力端子２２が第２のスイッチ手段（例えば、ＮＭＯ
Ｓ）２４のゲートに接続されている。ＮＭＯＳ２３のソ
ースは接地電位Ｖｓｓに接続され、ドレインがノードＮ
２１に接続されている。ＮＭＯＳ２４のドレインは出力
端子６に接続され、ソースがノードＮ２１に接続されて
いる。ノードＮ２１は、容量２５を介して電源電位Ｖｃ
ｃに接続されている。In the output circuit of this embodiment, the shunt circuit 20 is connected to the conventional output circuit of FIG. Shunt circuit 2
0 is an input terminal 2 for inputting control signals S21 and S22 according to data "0" and "1" of the memory cell to be read.
1, 22 having an input terminal 21 connected to the gate of a first switch means (eg NMOS) 23, and an input terminal 22 further having a second switch means (eg NMO).
S) connected to the gate of 24. The source of the NMOS 23 is connected to the ground potential Vss, and the drain is the node N.
21 is connected. The drain of the NMOS 24 is connected to the output terminal 6, and the source is connected to the node N21. The node N21 is connected to the power source potential Vc via the capacitor 25.
connected to c.
【００１３】図４は、図１に示す出力回路のタイムチャ
ートであり、この図を参照しつつ、図１の動作を説明す
る。リセット時は、第１，第２の入力信号Ｓ１，Ｓ２が
入力される入力端子１，２がＶｓｓレベルである。その
ため、ＮＭＯＳ３，４がオフ状態となり、出力端子６が
ＨＺ状態となって例えば１．５Ｖに設定されている。ま
た、制御信号Ｓ２１が入力される入力端子２１がＶｃｃ
レベル、制御信号Ｓ２２が入力される入力端子２２がＶ
ｓｓレベルである。入力端子２１がＶｃｃレベルのと
き、ＮＭＯＳ２３がオン状態となり、ノードＮ２１がＶ
ｓｓレベルへ放電される。入力端子２２がＶｓｓレベル
のとき、ＮＭＯＳ２４がオフ状態となり、該分流回路２
０が出力端子６から切り離される。FIG. 4 is a time chart of the output circuit shown in FIG. 1. The operation of FIG. 1 will be described with reference to this figure. At the time of reset, the input terminals 1 and 2 to which the first and second input signals S1 and S2 are input are at the Vss level. Therefore, the NMOSs 3 and 4 are turned off, the output terminal 6 is set to the HZ state, and set to 1.5V, for example. Further, the input terminal 21 to which the control signal S21 is input is Vcc.
The input terminal 22 to which the level and control signal S22 is input is V
The ss level. When the input terminal 21 is at Vcc level, the NMOS 23 is turned on and the node N21 is at V
It is discharged to the ss level. When the input terminal 22 is at the Vss level, the NMOS 24 is turned off, and the shunt circuit 2
0 is disconnected from the output terminal 6.
【００１４】図示しないメモリセルアレイから“０”を
読出す場合、まず、制御信号Ｓ２１が入力される入力端
子２１がＶｃｃレベルからＶｓｓレベルへ遷移し、ＮＭ
ＯＳ２３がオフ状態になる。次に、制御信号Ｓ２２が入
力される入力端子２２がＶｓｓレベルからＶｃｃレベル
へ遷移し、ＮＭＯＳ２４がオン状態となる。ＮＭＯＳ２
４がオン状態になると、出力端子６とノードＮ２１が導
通し、負荷容量１１の電荷が容量２５と電荷再分配さ
れ、該出力端子６の電位が低下していく。出力端子６の
電位が低下していくとき、制御信号Ｓ２２が入力される
入力端子２２がＶｃｃレベルからＶｓｓレベルへ遷移
し、ＮＭＯＳ２４がオフ状態となって出力端子６とノー
ドＮ２１が遮断される。入力端子２２がＶｃｃレベルか
らＶｓｓレベルへ遷移するときに、第２の入力信号Ｓ２
が入力される入力端子２がＶｓｓレベルからＶｃｃレベ
ルへ遷移し、ＮＭＯＳ４がオン状態となり、出力端子６
がノードＮ１及び寄生抵抗５を介してＶｓｓレベルへ遷
移し、該出力端子６から“０”が読出される。これに対
し、“１”読出し時では、第１の入力信号Ｓ１が入力さ
れる入力端子１がＶｃｃレベルへ遷移し、第２の入力信
号Ｓ２が入力される入力端子２がＶｓｓレベルを保持
し、さらに制御信号Ｓ２２が入力される入力端子２２が
Ｖｓｓレベルを保持する。そのため、ＮＭＯＳ３がオン
状態となり、ＮＭＯＳ４，２４がオフ状態を保持する結
果、分流回路２０が出力端子６から切り離され、該出力
端子６が（Ｖｃｃ−Ｖｔｈ）レベル（但し、Ｖｔｈ；Ｎ
ＭＯＳの閾値電圧）へ遷移し、“１”が読出される。When reading "0" from a memory cell array (not shown), first, the input terminal 21 to which the control signal S21 is input transits from the Vcc level to the Vss level, and NM.
The OS 23 is turned off. Next, the input terminal 22 to which the control signal S22 is input transits from the Vss level to the Vcc level, and the NMOS 24 is turned on. NMOS 2
When 4 is turned on, the output terminal 6 and the node N21 conduct, the charge of the load capacitor 11 is redistributed with the capacitor 25, and the potential of the output terminal 6 decreases. When the potential of the output terminal 6 decreases, the input terminal 22 to which the control signal S22 is input transits from the Vcc level to the Vss level, the NMOS 24 turns off, and the output terminal 6 and the node N21 are cut off. When the input terminal 22 transits from the Vcc level to the Vss level, the second input signal S2
The input terminal 2 to which is input changes from the Vss level to the Vcc level, the NMOS 4 is turned on, and the output terminal 6
Shifts to the Vss level via the node N1 and the parasitic resistance 5, and "0" is read from the output terminal 6. On the other hand, at the time of reading "1", the input terminal 1 to which the first input signal S1 is input transits to the Vcc level, and the input terminal 2 to which the second input signal S2 is input holds the Vss level. Further, the input terminal 22 to which the control signal S22 is input holds the Vss level. Therefore, the NMOS 3 is turned on, and the NMOSs 4 and 24 are held off. As a result, the shunt circuit 20 is disconnected from the output terminal 6, and the output terminal 6 is at the (Vcc-Vth) level (where Vth; N
Transition to the MOS threshold voltage) and "1" is read.
【００１５】以上のように、本実施例では、“０”読出
し時において、放電電流の分流用の容量２５の一方の電
極側のノードＮ２１をＮＭＯＳ２３で予めＶｓｓレベル
に設定し、“０”読出し動作に同期して、ＮＭＯＳ２４
をオン状態にして該ノードＮ２１を出力端子６に接続す
るようにしている。そのため、容量２５に電荷再分配さ
れた電荷量が該分流回路２０に吸収される結果、ＮＭＯ
Ｓ４を介した放電電流分が減少し、ノードＮ１の電位上
昇が軽減されて該ＮＭＯＳ４のｇｍがあまり低減され
ず、“０”の読出し速度を向上できる。As described above, in this embodiment, when reading "0", the node N21 on one electrode side of the discharge current shunting capacitor 25 is set to the Vss level by the NMOS 23 in advance, and "0" reading is performed. In synchronization with the operation, the NMOS 24
Is turned on to connect the node N21 to the output terminal 6. Therefore, the amount of charges redistributed in the capacitor 25 is absorbed by the shunt circuit 20, resulting in NMO.
The discharge current amount through S4 is reduced, the potential rise of the node N1 is reduced, gm of the NMOS4 is not reduced so much, and the reading speed of "0" can be improved.
【００１６】第２の実施例 図５は、本発明の第２の実施例を示すＤＲＡＭの出力回
路の回路図であり、第１の実施例を示す図１中の要素と
共通の要素には共通の符号が付されている。この出力回
路では、図１の分流回路２０に代えて、回路構成の異な
る分流回路３０が設けられ、その他の回路構成は図１と
同一である。分流回路３０は、読出すべきメモリセルの
データ“０”，“１”に応じた制御信号Ｓ３１が入力さ
れる入力端子３１を有し、その入力端子３１が第１のス
イッチ手段（例えば、ＮＭＯＳ）３２のゲートに接続さ
れている。ＮＭＯＳ３２のドレインは第１のノードＮ３
１に接続され、ソースが接地電位Ｖｓｓに接続されてい
る。第１のノードＮ３１には第２のスイッチ手段（例え
ば、ＮＭＯＳ）３３のソースが接続され、そのゲートが
入力端子２に、ドレインが出力端子６にそれぞれ接続さ
れている。第１のノードＮ３１は、容量３４を介して第
２のノードＮ３２に接続されている。入力端子２には、
信号反転用の相補型ＭＯＳトランジスタ（以下、ＣＭＯ
Ｓという）構成のインバータ３５の入力側が接続され、
その出力側が第２のノードＮ３２に接続されている。 Second Embodiment FIG. 5 is a circuit diagram of an output circuit of a DRAM showing a second embodiment of the present invention. Elements common to the elements in FIG. 1 showing the first embodiment are shown in FIG. Common reference numerals are attached. In this output circuit, a shunt circuit 30 having a different circuit configuration is provided in place of the shunt circuit 20 of FIG. 1, and the other circuit configurations are the same as those of FIG. The shunt circuit 30 has an input terminal 31 to which a control signal S31 corresponding to the data "0" and "1" of the memory cell to be read is input, and the input terminal 31 is the first switch means (for example, NMOS. ) 32 gates. The drain of the NMOS 32 is the first node N3
1 and the source is connected to the ground potential Vss. The source of the second switch means (for example, NMOS) 33 is connected to the first node N31, and the gate thereof is connected to the input terminal 2 and the drain thereof is connected to the output terminal 6. The first node N31 is connected to the second node N32 via the capacitor 34. Input terminal 2 has
Complementary MOS transistor for signal inversion (hereinafter referred to as CMO
The input side of the inverter 35 having a configuration (S) is connected,
Its output side is connected to the second node N32.
【００１７】図６は、図５に示す出力回路のタイムチャ
ートであり、この図を参照しつつ、図５の動作を説明す
る。リセット時は、第１，第２の入力信号Ｓ１，Ｓ２が
それぞれ入力される入力端子１，２がＶｓｓレベルであ
る。そのため、ＮＭＯＳ３，４がオフ状態となり、出力
端子６がＨＺ状態となって例えば１．５Ｖに設定され
る。また、制御信号Ｓ３１が入力される入力端子３１が
Ｖｃｃレベルであり、ＮＭＯＳ３２がオン状態となって
ノードＮ３１がＶｓｓレベルに放電される。入力端子２
がＶｓｓレベルのため、ＮＭＯＳ３３がオフ状態に設定
されると共に、該入力端子２のＶｓｓレベルがインバー
タ３５で反転されてノードＮ３２がＶｃｃレベルに設定
される。図示しないメモリセルアレイから“０”を読出
す場合、まず、制御信号Ｓ３１が入力される入力端子３
１がＶｃｃレベルからＶｓｓレベルへ遷移し、ＮＭＯＳ
３２がオフ状態になる。FIG. 6 is a time chart of the output circuit shown in FIG. 5, and the operation of FIG. 5 will be described with reference to this figure. At the time of reset, the input terminals 1 and 2 to which the first and second input signals S1 and S2 are input are at the Vss level. Therefore, the NMOSs 3 and 4 are turned off, the output terminal 6 is set to the HZ state, and set to, for example, 1.5V. The input terminal 31 to which the control signal S31 is input is at Vcc level, the NMOS 32 is turned on, and the node N31 is discharged to Vss level. Input terminal 2
Is set to the Vss level, the NMOS 33 is set to the OFF state, the Vss level of the input terminal 2 is inverted by the inverter 35, and the node N32 is set to the Vcc level. When reading "0" from a memory cell array (not shown), first, the input terminal 3 to which the control signal S31 is input is input.
1 transits from Vcc level to Vss level, and NMOS
32 is turned off.
【００１８】次に、入力端子２がＶｓｓレベルからＶｃ
ｃレベルへ遷移すると共に、それがインバータ３５で反
転されるためにノードＮ３２がＶｃｃレベルからＶｓｓ
レベルへ遷移する。入力端子２がＶｃｃレベルへ遷移す
ると、ＮＭＯＳ４，３３がオン状態となり、出力端子６
がノードＮ１及び寄生抵抗５を介して電位低下すると同
時に、オン状態のＮＭＯＳ３３を介して該出力端子６と
ノードＮ３１が導通する。このとき、インバータ３５の
出力によってノードＮ３２がＶｓｓレベルへ遷移する。
この結果、ノードＮ３１が容量３４を介してノードＮ３
２からの容量帰還を受ける。さらに、この容量帰還は、
オン状態のＮＭＯＳ３３を介して出力端子６の電位を低
下させ、最終的に、該出力端子６がＶｓｓレベルへ遷移
し、“０”が読出される。Next, the input terminal 2 changes from the Vss level to Vc.
At the same time as the transition to the c level, it is inverted by the inverter 35, so that the node N32 changes from the Vcc level to the Vss.
Transition to level. When the input terminal 2 transits to the Vcc level, the NMOS 4 and 33 are turned on, and the output terminal 6
Is reduced in potential through the node N1 and the parasitic resistance 5, and at the same time, the output terminal 6 and the node N31 are brought into conduction through the NMOS 33 in the ON state. At this time, the output of the inverter 35 causes the node N32 to transition to the Vss level.
As a result, the node N31 is connected to the node N3 via the capacitor 34.
Receive capacity feedback from 2. Furthermore, this capacitive feedback is
The potential of the output terminal 6 is lowered via the NMOS 33 in the ON state, and finally the output terminal 6 transits to the Vss level, and "0" is read.
【００１９】これに対し、“１”の読出し動作では、第
１の実施例と同様に、入力端子１がＶｃｃレベル、入力
端子２がＶｓｓレベルになり、ＮＭＯＳ３がオン状態、
ＮＭＯＳ４，３３がオフ状態となるため、出力端子６が
（Ｖｃｃ−Ｖｔｈ）レベルへ遷移し、“１”が読出され
る。本実施例では、“０”の読出し動作時に、放電電流
の分流用の容量３４の一方の電極側のノードＮ３１を、
ＮＭＯＳ３２によって予めＶｓｓレベルに設定すると共
に、該容量３４の他方の電極側のノードＮ３２を、イン
バータ３５の出力によって予めＶｃｃレベルに設定し、
“０”の読出し動作に同期してノードＮ３２を、Ｖｃｃ
レベルからＶｓｓレベルへ遷移するようにしている。こ
の際、容量３４を介した容量帰還が該分流回路３０から
提供される結果、ＮＭＯＳ４を介した放電電流分が減少
し、ノードＮ１の電位上昇が軽減されて該ＮＭＯＳ４の
ｇｍがあまり低減されず、第１の実施例よりも“０”の
読出し速度が向上する。On the other hand, in the read operation of "1", the input terminal 1 becomes the Vcc level, the input terminal 2 becomes the Vss level, and the NMOS 3 is in the ON state, as in the first embodiment.
Since the NMOSs 4 and 33 are turned off, the output terminal 6 transits to the (Vcc-Vth) level and "1" is read. In the present embodiment, during the read operation of “0”, the node N31 on one electrode side of the capacitance 34 for shunting the discharge current is
The NMOS 32 is set to the Vss level in advance, and the node N32 on the other electrode side of the capacitor 34 is set to the Vcc level in advance by the output of the inverter 35.
The node N32 is set to Vcc in synchronization with the read operation of "0".
The level is changed to the Vss level. At this time, as a result of the capacitive feedback via the capacitor 34 being provided from the shunt circuit 30, the discharge current component via the NMOS 4 is reduced, the rise in the potential of the node N1 is reduced, and the gm of the NMOS 4 is not reduced so much. The read speed of "0" is improved as compared with the first embodiment.
【００２０】第３の実施例 図７は、本発明の第３の実施例を示すＤＲＡＭの出力回
路の回路図であり、第２の実施例を示す図５中の要素と
共通の要素には共通の符号が付されている。この出力回
路では、第２の実施例の分流回路３０に代えて、それと
回路構成の異なる分流回路３０Ａが設けられ、その他の
構成は図５と同一である。分流回路３０Ａは、分流回路
３０と同様に、制御信号Ｓ３１が入力される入力端子３
１、ＮＭＯＳ３２，３３、第１，第２のノードＮ３１，
Ｎ３２、容量３４、及びインバータ３５で構成されてい
る。図５と異なる点は、インバータ３５の入力側に、制
御信号Ｓ３６を入力する入力端子３６が新たに設けられ
ていることである。制御信号Ｓ３６は、読出すべきメモ
リセルの記憶データ“０”，“１”に基づき生成され
る。 Third Embodiment FIG. 7 is a circuit diagram of an output circuit of a DRAM showing a third embodiment of the present invention. Elements common to those in FIG. 5 showing the second embodiment are shown in FIG. Common reference numerals are attached. In this output circuit, a shunt circuit 30A having a circuit configuration different from that of the shunt circuit 30 of the second embodiment is provided, and the other configurations are the same as those in FIG. The shunt circuit 30A is similar to the shunt circuit 30 in that the input terminal 3 to which the control signal S31 is input is input.
1, NMOS 32, 33, first and second nodes N31,
It is composed of an N 32, a capacitor 34, and an inverter 35. The difference from FIG. 5 is that an input terminal 36 for inputting a control signal S36 is newly provided on the input side of the inverter 35. The control signal S36 is generated based on the storage data "0", "1" of the memory cell to be read.
【００２１】図８は、図７に示す出力回路のタイムチャ
ートであり、この図を参照しつつ、図７の動作を説明す
る。リセット時は、入力端子１，２がＶｓｓレベルであ
り、ＮＭＯＳ３，４がオフ状態で、出力端子６がＨＺ状
態となって例えば１．５Ｖに設定される。また、制御信
号Ｓ３１が入力される入力端子３１がＶｃｃレベル、制
御信号Ｓ３６が入力される入力端子３６がＶｓｓレベル
である。入力端子３１がＶｃｃレベルのため、ＮＭＯＳ
３２がオン状態となり、該ＮＭＯＳ３２を介してノード
Ｎ３１がＶｓｓレベルへ放電される。入力端子２がＶｓ
ｓレベルのため、ＮＭＯＳ３３がオフ状態となってノー
ドＮ３１が出力端子６から切り離される。さらに、入力
端子３６がＶｓｓレベルのため、それがインバータ３５
で反転され、ノードＮ３２がＶｃｃレベルになる。FIG. 8 is a time chart of the output circuit shown in FIG. 7. The operation of FIG. 7 will be described with reference to this figure. At the time of reset, the input terminals 1 and 2 are at the Vss level, the NMOSs 3 and 4 are in the off state, and the output terminal 6 is in the HZ state, and set to, for example, 1.5V. The input terminal 31 to which the control signal S31 is input is at Vcc level, and the input terminal 36 to which the control signal S36 is input is at Vss level. Since the input terminal 31 is at Vcc level, NMOS
32 is turned on, and the node N31 is discharged to the Vss level via the NMOS 32. Input terminal 2 is Vs
Because of the s level, the NMOS 33 is turned off and the node N31 is disconnected from the output terminal 6. Further, since the input terminal 36 is at the Vss level, it is the inverter 35.
Is inverted, and the node N32 becomes Vcc level.
【００２２】“０”読出しの場合、まず、制御信号Ｓ３
１が入力される入力端子３１がＶｃｃレベルからＶｓｓ
レベルへ遷移し、ＮＭＯＳ３２がオフ状態になる。次
に、入力端子２がＶｓｓレベルからＶｃｃレベルへ遷移
するため、ＮＭＯＳ４がオン状態となり、出力端子６が
ノードＮ１及び寄生抵抗５を介して電位低下すると共
に、オン状態のＮＭＯＳ３３を介してノードＮ３１が該
出力端子６と導通する。In the case of reading "0", first, the control signal S3
Input terminal 31 to which 1 is input changes from Vcc level to Vss
The level shifts, and the NMOS 32 is turned off. Next, since the input terminal 2 makes a transition from the Vss level to the Vcc level, the NMOS 4 is turned on, the potential of the output terminal 6 is lowered via the node N1 and the parasitic resistance 5, and the node N31 is turned on via the NMOS 33 in the on state. Becomes conductive with the output terminal 6.
【００２３】出力端子６の電位が低下していくときに、
入力端子３６がＶｓｓレベルからＶｃｃレベルへ遷移す
るため、それがインバータ３５で反転されてノードＮ３
２がＶｃｃレベルからＶｓｓレベルへ遷移する。この結
果、ノードＮ３１が容量３４を介してノードＮ３２から
の容量帰還を受ける。さらに、この容量帰還は、オン状
態のＮＭＯＳ３３を介して出力端子６の電位を低下さ
せ、最終的に、該出力端子６がＶｓｓレベルへ遷移し、
“０”が読出される。本実施例では、第２の実施例と比
べ、容量帰還のタイミングが異なる以外は第２の実施例
とほぼ同様の動作を行う。そのため、“０”の読出し動
作時において、容量３４を介した容量帰還が該分流回路
３０Ａから提供されるため、ＮＭＯＳ４を介した放電電
流分が減少し、ノードＮ１の電位上昇が軽減されて該Ｎ
ＭＯＳ４のｇｍがあまり低減されず、速やかな“０”の
読出しが可能となる。When the potential of the output terminal 6 decreases,
Since the input terminal 36 makes a transition from the Vss level to the Vcc level, it is inverted by the inverter 35 and the node N3.
2 changes from the Vcc level to the Vss level. As a result, the node N31 receives the capacitive feedback from the node N32 via the capacitor 34. Further, this capacitive feedback lowers the potential of the output terminal 6 via the NMOS 33 in the ON state, and finally the output terminal 6 transits to the Vss level,
"0" is read. Compared to the second embodiment, this embodiment performs substantially the same operation as the second embodiment except that the timing of capacitive feedback is different. Therefore, in the read operation of "0", the capacitive feedback via the capacitor 34 is provided from the shunt circuit 30A, so that the discharge current component via the NMOS4 is reduced, and the potential rise of the node N1 is alleviated. N
The gm of the MOS4 is not reduced so much, and "0" can be read quickly.
【００２４】第４の実施例 図９は、本発明の第４の実施例を示すＤＲＡＭの出力回
路の回路図であり、第３の実施例を示す図７中の要素と
共通の要素には共通の符号が付されている。この出力回
路では、図７の分流回路３０Ａに代えて、回路構成の異
なる分流回路３０Ｂが設けられ、それ以外は図７と同一
の回路構成である。分流回路３０Ｂは、図７の分流回路
３０Ａと同様に、制御信号Ｓ３１，Ｓ３６が入力される
入力端子３１，３６、ＮＭＯＳ３２，３３、第１，第２
のノードＮ３１，Ｎ３２、容量３４、及びインバータ３
５で構成されており、ＮＭＯＳ３３のゲートが入力端子
３６に接続されている点のみが図７と異なっている。図
１０は、図９に示す出力回路のタイムチャートであり、
この図を参照しつつ、図９の動作を説明する。 Fourth Embodiment FIG. 9 is a circuit diagram of an output circuit of a DRAM showing a fourth embodiment of the present invention. Elements common to the elements in FIG. 7 showing the third embodiment are shown in FIG. Common reference numerals are attached. In this output circuit, a shunt circuit 30B having a different circuit configuration is provided in place of the shunt circuit 30A in FIG. 7, and the other circuit configurations are the same as those in FIG. Similar to the shunt circuit 30A of FIG. 7, the shunt circuit 30B has input terminals 31, 36 to which the control signals S31, S36 are input, NMOSs 32, 33, first and second.
Nodes N31, N32, capacitor 34, and inverter 3 of
5 and is different from FIG. 7 only in that the gate of the NMOS 33 is connected to the input terminal 36. FIG. 10 is a time chart of the output circuit shown in FIG.
The operation of FIG. 9 will be described with reference to this figure.
【００２５】リセット時は、第１，第２の入力信号Ｓ
１，Ｓ２が入力される入力端子１，２がＶｓｓレベル、
制御信号Ｓ３１が入力される入力端子３１がＶｃｃレベ
ル、及び制御信号Ｓ３６が入力される入力端子３６がＶ
ｓｓレベルである。入力端子１，２がＶｓｓレベルのた
め、ＮＭＯＳ３，４がオフ状態となり、出力端子６がＨ
Ｚ状態となって例えば１．５Ｖに設定される。入力端子
３１がＶｃｃレベルのため、ＮＭＯＳ３２がオン状態と
なり、該ＮＭＯＳ３２を介してノードＮ３１がＶｓｓレ
ベルに放電される。また、入力端子３６がＶｓｓレベル
のため、ＮＭＯＳ３３がオフ状態になると共に、該入力
端子３６のＶｓｓレベルがインバータ３５で反転されて
ノードＮ３２がＶｃｃレベルになる。At reset, the first and second input signals S
Input terminals 1 and 2 to which 1 and S2 are input are at Vss level,
The input terminal 31 to which the control signal S31 is input is at Vcc level, and the input terminal 36 to which the control signal S36 is input is at V level.
The ss level. Since the input terminals 1 and 2 are at Vss level, the NMOSs 3 and 4 are turned off, and the output terminal 6 is at H level.
The Z state is set and set to, for example, 1.5V. Since the input terminal 31 is at the Vcc level, the NMOS 32 is turned on, and the node N31 is discharged to the Vss level via the NMOS 32. Further, since the input terminal 36 is at the Vss level, the NMOS 33 is turned off, and the Vss level of the input terminal 36 is inverted by the inverter 35 to bring the node N32 to the Vcc level.
【００２６】“０”の読出しの場合、まず、制御信号Ｓ
３１が入力される入力端子３１がＶｃｃレベルからＶｓ
ｓレベルへ遷移し、ＮＭＯＳ３２がオフ状態となる。次
に、第２の入力信号Ｓ２が入力される入力端子２がＶｓ
ｓレベルからＶｃｃレベルへ遷移すると、ＮＭＯＳ４が
オン状態となり、出力端子６がノードＮ１及び寄生抵抗
５を介して電位が低下していく。出力端子６の電位が低
下していき、制御信号Ｓ３６が入力される入力端子３６
がＶｓｓレベルからＶｃｃレベルへ遷移すると、ＮＭＯ
Ｓ３３がオン状態となり、該ＮＭＯＳ３３を介してノー
ドＮ３１が出力端子６と導通すると共に、インバータ３
５の出力によってノードＮ３２がＶｃｃレベルからＶｓ
ｓレベルへ遷移する。この結果、ノードＮ３１が容量３
４を介してノードＮ３２からの容量帰還を受ける。さら
に、この容量帰還は、オン状態のＮＭＯＳ３３を介して
出力端子６の電位を低下させ、最終的に、該出力端子６
がＶｓｓレベルへ遷移し、“０”の読出しが行われる。In the case of reading "0", first, the control signal S
Input terminal 31 to which 31 is input is changed from Vcc level to Vs
Transition to the s level and the NMOS 32 is turned off. Next, the input terminal 2 to which the second input signal S2 is input is Vs
When the s level shifts to the Vcc level, the NMOS 4 is turned on, and the potential of the output terminal 6 decreases via the node N1 and the parasitic resistance 5. The potential of the output terminal 6 decreases and the input terminal 36 to which the control signal S36 is input
Changes from Vss level to Vcc level, NMO
S33 is turned on, the node N31 becomes conductive with the output terminal 6 through the NMOS 33, and the inverter 3
The output of 5 causes the node N32 to change from the Vcc level to Vs.
Transition to s level. As a result, the node N31 has a capacity of 3
Capacitance feedback from the node N32 is received via node 4. Further, this capacitive feedback lowers the potential of the output terminal 6 via the NMOS 33 in the ON state, and finally, the output terminal 6 is reduced.
Shifts to the Vss level, and "0" is read.
【００２７】本実施例は、第２と第３の実施例と比較し
て容量帰還のタイミングが異なるだけで、それ以外は該
第２と第３の実施例とほぼ同様の動作を行う。そのた
め、“０”の読出し時において、容量３４を介した容量
帰還が該分流回路３０Ｂから提供されるため、ＮＭＯＳ
４を介した放電電流分が減少し、ノードＮ１の電位上昇
が軽減されて該ＮＭＯＳ４のｇｍがあまり低減されず、
速やかな“０”の読出しが可能となる。The present embodiment differs from the second and third embodiments only in the timing of capacitive feedback, and otherwise operates almost the same as the second and third embodiments. Therefore, at the time of reading "0", capacitive feedback via the capacitor 34 is provided from the shunt circuit 30B, so that the NMOS
The discharge current amount via 4 is reduced, the potential rise of the node N1 is reduced, and the gm of the NMOS 4 is not reduced so much.
It is possible to read "0" promptly.
【００２８】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） ＮＭＯＳ３，４は、Ｐ型ＭＯＳＦＥＴ等の他の
出力トランジスタで構成すると共に、電源の極性を変え
る等してもよい。 （ｂ） 分流回路２０，３０，３０Ａ，３０Ｂにおい
て、ＮＭＯＳ２３，２４，３２，３３をＰ型ＭＯＳＦＥ
Ｔ等の他のトランジスタで構成すると共に、電源の極性
を変えるようにしても、上記実施例と同様の効果が得ら
れる。 （ｃ） 入力信号Ｓ１，Ｓ２、及び制御信号Ｓ３１，Ｓ
３６を図示以外のタイミング等に変えてもよい。 （ｄ） 上記実施例では、ＤＲＡＭの出力回路について
説明したが、ＤＲＡＭ以外の半導体記憶装置や、他の半
導体集積回路等にも適用可能である。The present invention is not limited to the above embodiment,
Various modifications are possible. The following are examples of such modifications. (A) The NMOSs 3 and 4 may be composed of other output transistors such as P-type MOSFETs, and the polarity of the power supply may be changed. (B) In the shunt circuits 20, 30, 30A, 30B, the NMOSs 23, 24, 32, 33 are replaced with P-type MOSFE.
Even if the transistor is composed of another transistor such as T and the polarity of the power supply is changed, the same effect as that of the above embodiment can be obtained. (C) Input signals S1 and S2 and control signals S31 and S
36 may be changed to a timing or the like other than that shown. (D) Although the output circuit of the DRAM has been described in the above embodiment, the present invention can be applied to a semiconductor memory device other than the DRAM, other semiconductor integrated circuits, and the like.
【００２９】[0029]
【発明の効果】第１の発明によれば、容量、及び第１，
第２のスイッチ手段を有する容量性の分流回路を第２の
出力トランジスタと並列に接続し、例えば“０”の読出
し動作時において、放電電流の分流用の容量の一方の電
極側のノードを第１のスイッチ手段によって予め第２の
電源電位に設定し、“０”の読出し動作に同期して第２
のスイッチ手段をオン状態にして該ノードを出力端子と
接続し、該分流回路を活性化するようにしている。その
ため、“０”の読出し速度を向上できる。第２の発明に
よれば、容量、第１，第２のスイッチ手段、及びインバ
ータを有する容量性の分流回路を第２の出力トランジス
タと並列に接続し、例えば“０”の読出し時において、
放電電流の分流用の容量の一方の電極側の第１のノード
を第１のスイッチ手段によって予め第２の電源電位に設
定すると共に、該容量の他の電極側の第２のノードをイ
ンバータの出力によって予め第１の電源電位に設定し、
“０”の読出し動作に同期して第２のノードを第１の電
源電位から第２の電源電位へ遷移するようにしている。
そのため、第２のノードが第１の電源電位から第２の電
源電位へ遷移する際の容量帰還により、“０”の読出し
速度を第１の発明よりもさらに向上できる。第３の発明
によれば、容量、第１，第２のスイッチ手段、及びイン
バータを有する容量性の分流回路を第２の出力トランジ
スタと並列に接続したので、第２の発明と同様に、例え
ば“０”の読出し動作時における容量帰還によって読出
し速度を向上できる。さらに、第１、第２及び第３の発
明では、比較的簡単な回路構成の分流回路を設けたの
で、簡単な制御で、出力回路の読出し速度を向上でき
る。According to the first invention, the capacitance, and the first and second
A capacitive shunting circuit having a second switch means is connected in parallel with the second output transistor, and a node on one electrode side of the discharge current shunting capacitor is connected to the second output transistor in parallel with the second output transistor. The second power source potential is set in advance by the first switch means, and the second power source potential is set in synchronization with the read operation of "0".
The switch means is turned on, the node is connected to the output terminal, and the shunt circuit is activated. Therefore, the read speed of "0" can be improved. According to the second invention, a capacitive shunt circuit including a capacitor, first and second switch means, and an inverter is connected in parallel with the second output transistor, and, for example, when reading "0",
The first node on one electrode side of the capacitance for shunting the discharge current is set in advance to the second power supply potential by the first switch means, and the second node on the other electrode side of the capacitance is connected to the inverter. Set to the first power supply potential in advance by the output,
The second node is made to transition from the first power supply potential to the second power supply potential in synchronization with the read operation of "0".
Therefore, the "0" read speed can be further improved as compared with the first aspect of the present invention by capacitive feedback when the second node makes a transition from the first power supply potential to the second power supply potential. According to the third invention, since the capacitive shunt circuit including the capacitor, the first and second switch means, and the inverter is connected in parallel with the second output transistor, as in the second invention, for example, The read speed can be improved by the capacitive feedback during the read operation of "0". Further, in the first, second and third inventions, since the shunt circuit having a relatively simple circuit configuration is provided, the read speed of the output circuit can be improved by simple control.
【図１】本発明の第１の実施例を示す出力回路の回路図
である。FIG. 1 is a circuit diagram of an output circuit showing a first embodiment of the present invention.
【図２】従来の出力回路の回路図である。FIG. 2 is a circuit diagram of a conventional output circuit.
【図３】図２のタイムチャートである。FIG. 3 is a time chart of FIG.
【図４】図１のタイムチャートである。FIG. 4 is a time chart of FIG.
【図５】本発明の第２の実施例を示す出力回路の回路図
である。FIG. 5 is a circuit diagram of an output circuit showing a second embodiment of the present invention.
【図６】図５のタイムチャートである。FIG. 6 is a time chart of FIG.
【図７】本発明の第３の実施例を示す出力回路の回路図
である。FIG. 7 is a circuit diagram of an output circuit showing a third embodiment of the present invention.
【図８】図７のタイムチャートである。FIG. 8 is a time chart of FIG.
【図９】本発明の第４の実施例を示す出力回路の回路図
である。FIG. 9 is a circuit diagram of an output circuit showing a fourth embodiment of the present invention.
【図１０】図９のタイムチャートである。FIG. 10 is a time chart of FIG.
１，２，２１，２２，３１，３６ 入力端子 ３ ＮＭＯＳ（第１の出力トランジ
スタ） ４ ＮＭＯＳ（第２の出力トランジ
スタ） ５ 寄生抵抗 ６ 出力端子 １０ 外部の負荷回路 １１ 負荷容量 ２０，３０，３０Ａ，３０Ｂ 分流回路 ２３，３２ ＮＭＯＳ（第１のスイッチ手
段） ２４，３３ ＮＭＯＳ（第２のスイッチ手
段） ２５，３４ 容量 ３５ インバータ Ｎ１，Ｎ２１ ノード Ｎ３１，Ｎ３２ 第１，第２のノード Ｓ１，Ｓ２ 第１，第２の入力信号 Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３６ 制御信号 Ｖｃｃ 電源電位（第１の電源電位） Ｖｓｓ 接地電位（第２の電源電位）1, 2, 21, 22, 31, 36 Input terminal 3 NMOS (first output transistor) 4 NMOS (second output transistor) 5 Parasitic resistance 6 Output terminal 10 External load circuit 11 Load capacitance 20, 30, 30A , 30B shunt circuit 23, 32 NMOS (first switch means) 24, 33 NMOS (second switch means) 25, 34 capacitance 35 inverter N1, N21 node N31, N32 first and second node S1, S2 1, second input signal S21, S22, S31, S36 control signal Vcc power supply potential (first power supply potential) Vss ground potential (second power supply potential)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification number Office reference number FI Technical indication location H03K 19/0175 8941-5J H03K 19/00 101 F
Claims (3)
され、第１の入力信号によってオン，オフ動作する第１
の出力トランジスタと、 前記出力端子と第２の電源電位間に直列接続され、前記
第１の入力信号に対して相補的な第２の入力信号によっ
てオン，オフ動作する第２の出力トランジスタとを、備
えた出力回路において、 ノードと前記第１の電源電位間に接続された容量と、 前記ノードを予め前記第２の電源電位に設定する第１の
スイッチ手段と、 前記第２の入力信号に同期した制御信号によりオン状態
となって前記出力端子と前記ノードを接続する第２のス
イッチ手段とを、 設けたことを特徴とする出力回路。1. A first circuit connected in series between an output terminal and a first power supply potential and turned on and off by a first input signal.
Output transistor, and a second output transistor connected in series between the output terminal and a second power supply potential and turned on / off by a second input signal complementary to the first input signal. An output circuit comprising: a capacitor connected between a node and the first power supply potential; a first switch means for setting the node to the second power supply potential in advance; An output circuit comprising: a second switch means which is turned on by a synchronized control signal and connects the output terminal to the node.
され、第１の入力信号によってオン，オフ動作する第１
の出力トランジスタと、 前記出力端子と第２の電源電位間に直列接続され、前記
第１の入力信号に対して相補的な第２の入力信号によっ
てオン，オフ動作する第２の出力トランジスタとを、備
えた出力回路において、 第１と第２のノード間に接続された容量と、 前記第１のノードを予め前記第２の電源電位に設定する
第１のスイッチ手段と、 前記第２の入力信号を反転してまたは該第２の入力信号
よりもタイミングの遅れた制御信号を反転して、前記第
２のノードを予め前記第１の電源電位に設定し、かつ前
記第２の入力信号に同期して前記第２のノードを前記第
２の電源電位へ遷移させるインバータと、 前記第２の入力信号または制御信号によりオン状態とな
って前記出力端子と前記第１のノードを接続する第２の
スイッチ手段とを、 設けたことを特徴とする出力回路。2. A first circuit connected in series between an output terminal and a first power supply potential and turned on and off by a first input signal.
Output transistor, and a second output transistor connected in series between the output terminal and a second power supply potential and turned on / off by a second input signal complementary to the first input signal. An output circuit comprising: a capacitor connected between a first node and a second node; a first switch means for setting the first node to the second power supply potential in advance; and a second input The signal is inverted or the control signal whose timing is delayed from the second input signal is inverted to set the second node to the first power supply potential in advance and to set the second input signal to the second input signal. An inverter that synchronously transitions the second node to the second power supply potential; a second inverter that is turned on by the second input signal or control signal to connect the output terminal and the first node Switch means of Output circuit, characterized in that digit.
され、第１の入力信号によってオン，オフ動作する第１
の出力トランジスタと、 前記出力端子と第２の電源電位間に直列接続され、前記
第１の入力信号に対して相補的な第２の入力信号によっ
てオン，オフ動作する第２の出力トランジスタとを、備
えた出力回路において、 第１と第２のノード間に接続された容量と、 前記第１のノードを予め前記第２の電源電位に設定する
第１のスイッチ手段と、 前記第２の入力信号あるいはそれよりもタイミングの遅
れた制御信号を反転して、前記第２のノードを予め前記
第１の電源電位に設定し、かつ前記第２の入力信号に同
期して前記第２のノードを前記第２の電源電位へ遷移さ
せるインバータと、 前記第２の入力信号によりオン状態となって前記出力端
子と前記第１のノードを接続する第２のスイッチ手段と
を、 設けたことを特徴とする出力回路。3. A first circuit connected in series between an output terminal and a first power supply potential and turned on and off by a first input signal.
Output transistor, and a second output transistor connected in series between the output terminal and a second power supply potential and turned on / off by a second input signal complementary to the first input signal. An output circuit comprising: a capacitor connected between a first node and a second node; a first switch means for setting the first node to the second power supply potential in advance; and a second input A signal or a control signal whose timing is delayed from that is inverted to set the second node to the first power supply potential in advance, and the second node is turned on in synchronization with the second input signal. An inverter that makes a transition to the second power supply potential, and a second switch unit that is turned on by the second input signal and connects the output terminal and the first node are provided. Output circuit to do.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04233927A JP3083654B2 (en) | 1992-09-01 | 1992-09-01 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04233927A JP3083654B2 (en) | 1992-09-01 | 1992-09-01 | Output circuit |
Publications (2)
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| JPH0684360A true JPH0684360A (en) | 1994-03-25 |
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Family Applications (1)
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| Country | Link |
|---|---|
| JP (1) | JP3083654B2 (en) |
Families Citing this family (1)
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|---|---|---|---|---|
| US11712637B1 (en) | 2018-03-23 | 2023-08-01 | Steven M. Hoffberg | Steerable disk or ball |
-
1992
- 1992-09-01 JP JP04233927A patent/JP3083654B2/en not_active Expired - Fee Related
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| JP3083654B2 (en) | 2000-09-04 |
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